CN102064814B

CN102064814B - 一种基于状态保存机制的抗单粒子锁存结构

Info

Publication number: CN102064814B
Application number: CN 201010560005
Authority: CN
Inventors: 周昕杰; 薛忠杰; 王栋; 罗静; 徐睿; 周毅
Original assignee: CETC 58 Research Institute
Current assignee: CETC 58 Research Institute
Priority date: 2010-11-26
Filing date: 2010-11-26
Publication date: 2012-09-05
Anticipated expiration: 2030-11-26
Also published as: CN102064814A

Abstract

本发明涉及一种基于状态保存机制的抗单粒子锁存结构，其包括信号延时电路及抗单粒子锁存电路；信号延时电路的延时时间大于单粒子瞬态扰动产生的最大脉冲宽度；抗单粒子锁存电路同时接收并比较外部输入信号及所述外部输入信号经过信号延时电路输出的外部输入延时信号，当外部输入信号与外部输入延时信号相同时，抗单粒子锁存电路根据外部输入信号的状态输出并锁存相应的状态信号；当外部输入信号与外部输入延时信号不同时，抗单粒子锁存电路输出前一时刻抗单粒子锁存电路锁存的状态信号。本发明提高了电路受单粒子扰动后恢复的速度，能够抵御SEU效应和SET效应对电路的干扰，电路结构简单，减小了占用面积，降低了功耗，提高了系统的可靠性。

Description

一种基于状态保存机制的抗单粒子锁存结构

技术领域

本发明涉及一种抗单粒子锁存结构，尤其是一种基于状态保存机制的抗单粒子锁存结构，具体地说是一种既能抗单粒子翻转又能防止单粒子扰动的锁存结构。

背景技术

电子器件在太空中工作时，会受到高能质子、高能中子及宇宙中重粒子的撞击。撞击本身，以及撞击产生的次级粒子，都会在体硅上电离电子-空穴对；当电离积累的电荷数量达到一定量级时，会对电路状态产生扰动。如：存储类单元的位翻转、组合逻辑中的瞬态脉冲等，这些效应常被称为单粒子效应。单粒子效应可以分为：单粒子闩锁（SEL），单粒子翻转（SEU），单粒子瞬态扰动（SET），单粒子烧毁（SEB），单粒子栅穿（SEGR）等。

在大尺寸工艺条件下，单粒子效应对电路的影响主要表现为SEU效应，主要影响带存储结构的电路。针对SEU效应加固的方法较多，其中利用反馈管恢复的DICE（双互锁单元技术）结构最为流行。而对于SET效应，在大尺寸条件下，由于电路的负载较大，很难产生足够幅度和时间跨度的SET脉冲。所以，大尺寸条件下，SET效应往往是被忽略的。

随着工艺尺寸的不断减小，电源电压不断降低，电路的工作频率越来越高，受单粒子扰动的节点噪声容限降低。所以，单粒子效应产生的瞬态脉冲在电路中传播时很难被衰减。同时，随着工作频率的增加，由SET效应引起的错误数量也随之增加。并且错误数量远远超过SEU的数量，成为导致系统出现错误的主要来源。对于锁存结构而言，在深亚微米工艺条件下，只对SEU效应进行加固显得远远不够。

目前国际上流行利用延时滤波器加上DICE结构完成对锁存结构的SET加固。此方法的局限性在于：利用单独的延时滤波器会增加系统时序的开销。而且，对于抗单粒子DICE结构而言，每次受单粒子效应影响后，必有一个相邻的节点与之同时受到干扰。当扰动结束后，通过反馈管，将受干扰节点的状态重新恢复到扰动前的状态。这一反馈恢复的过程也需要一定的时间。同时，如果在此恢复过程中，系统有数据输出的请求，也会产生错误的数据输出。所以，整个延时滤波器加DICE的抗单粒子结构不但对系统时序开销较大，同时也伴随着输出错误数据的可能性，限制了芯片在高频情况下的使用。

另一种流行的加固方法是利用三模冗余的方法，同一电路被一式三份，并通过多数表决器决定最终的输出结果。三模冗余加多数表决器的结构可以完全消除单粒子效应对电路的影响，但是会在面积和功耗上带来多达3.5倍的额外开销。

发明内容

本发明的目的是克服现有技术中存在的不足，提供一种基于状态保存机制的抗单粒子锁存结构，其提高了电路受单粒子扰动后恢复的速度，能够抵御SEU效应和SET效应对电路的干扰，电路结构简单，减小了占用面积，降低了功耗，提高了系统的可靠性。

按照本发明提供的技术方案，所述基于状态保存机制的抗单粒子锁存结构，包括信号延时电路及与所述信号延时电路相连的抗单粒子锁存电路；所述信号延伸电路用于将输入信号延时后输出，所述信号延时电路的延时时间大于单粒子瞬态扰动产生的最大脉冲宽度；所述抗单粒子锁存电路同时接收并比较外部输入信号及所述外部输入信号经过信号延时电路输出的外部输入延时信号，当所述外部输入信号与外部输入延时信号相同时，抗单粒子锁存电路根据外部输入信号的状态输出并锁存相应的状态信号；当所述外部输入信号与外部输入延时信号不同时，抗单粒子锁存电路输出前一时刻抗单粒子锁存电路锁存的状态信号。

所述信号延时电路包括至少一组反相器延时电路，所述每组反相器延时电路包括至少两个反相器。所述反相器包括MOS管P41及MOS管N41，所述MOS管P41的源极端与电源VDD相连，MOS管P41的漏极端与MOS管N41的漏极端相连，所述MOS管N41的源极端接地；MOS管P41与MOS管N41的栅极端相连；所述MOS管P41与MOS管N41的栅极端相连后形成延时信号输入端，MOS管P41与MOS管N41的漏极端相连后形成延时信号输出端；每组反相器延时电路内前一反相器的延时信号输出端与后一反相器的延时信号输入端相连。

所述抗单粒子锁存电路包括第一状态保持电路、第二状态保持电路、第三状态保持电路及第四状态保持电路；第一状态保持电路包括MOS管P1、MOS管P2、MOS管N1及MOS管N2；所述MOS管P1的源极端与电源VDD相连，MOS管P1的漏极端与MOS管P2的源极端相连；MOS管P2的漏极端与MOS管N1的漏极端相连，并形成第一节点；MOS管N1的源极端与MOS管N2的漏极端相连，MOS管N2的源极端接地；MOS管P1的栅极端与MOS管N1的栅极端相连，MOS管P2的栅极端与MOS管N2的栅极端相连；所述第二状态保持电路包括MOS管P3、MOS管P4、MOS管N3及MOS管N4；MOS管P3的源极端与电源VDD相连，MOS管P3的漏极端与MOS管P4的源极端相连；MOS管P4的漏极端与MOS管N3的漏极端相连，并形成第二节点；MOS管N3的源极端与MOS管N4的漏极端相连，MOS管N4的源极端接地；MOS管P3与MOS管N3的栅极端相连，MOS管P4与MOS管N4的栅极端相连；所述第三状态保持电路包括MOS管P5、MOS管P6、MOS管N5及MOS管N6；所述MOS管P5的源极端与电源VDD相连，MOS管P5的漏极端与MOS管P6的源极端相连；MOS管P6的漏极端与MOS管N5的漏极端相连，并形成第三节点；MOS管N5的源极端与MOS管N6的漏极端相连，所述MOS管N6的源极端接地；所述第四状态保持电路包括MOS管P7、MOS管P8、MOS管N7及MOS管N8；所述MOS管P7的源极端与电源VDD相连，MOS管P7的漏极端与MOS管P8的源极端相连；MOS管P8与MOS管N7的漏极端相连，并形成第四节点；MOS管N7的源极端与MOS管N8的漏极端相连，MOS管N8的源极端接地；所述第四节点同时与MOS管P1的栅极端、MOS管N1的栅极端、MOS管P6的栅极端及MOS管N6的栅极端相连，并形成数据输出端；第三节点同时与MOS管P8的栅极端、MOS管N8的栅极端、MOS管P3的栅极端及MOS管N3的栅极端相连；第二节点同时与MOS管P5的栅极端、MOS管N5的栅极端、MOS管N2的栅极端及MOS管P2的栅极端相连；第一节点同时与MOS管P4的栅极端、MOS管N4的栅极端、MOS管P7的栅极端及MOS管N7的栅极端相连；MOS管P1的栅极端与MOS管N1的栅极端对应相连的端部形成第一锁存电路输入端，MOS管P2的栅极端与MOS管N2的栅极端对应相连的端部形成第二锁存电路输入端。

所述第二锁存电路输入端与信号延时电路的输出端相连，所述信号延时电路的输入端与数据输入端相连，所述数据输入端还与第一锁存电路输入端相连。

所述数据输入端与MOS管N10、MOS管N9的源极端相连，所述MOS管N10的漏极端与信号延时电路的输入端相连，MOS管N9的漏极端与第一锁存电路输入端相连；MOS管N10与MOS管N9的栅极端均与控制信号输入端相连。

本发明的优点：提出了一种利用状态保存机制的锁存结构，包括由反相器组成的信号延时电路和抗单粒子锁存电路；信号延时电路的输出端与第二锁存电路输入端相连；数据输入端输入的外部输入信号经过信号延时电路输出外部输入延时信号，抗单粒子锁存电路同时接收并比较外部输入信号及外部输入延时信号，当外部输入信号与外部输入延时信号相同时，抗单粒子锁存电路根据外部输入信号输出相应的状态信号；当外部输入信号与外部输入延时信号不同时，抗单粒子锁存电路输出电路前一时刻锁存的状态信号，能够避免外部数据输入的扰动，能够抵抗单粒子瞬态扰动和单粒子翻转。与利用反馈机理的DICE结构相比，该结构在受单粒子扰动时，有更快的恢复速度；与三模冗余结构相比，电路结构简单，面积和功耗更小，电路结构简单，减小了占用面积，降低了功耗，提高了系统的可靠性。

附图说明

图1为本发明的信号延时电路的原理图。

图2为本发明的状态保持原理图。

图3为本发明抗单粒子锁存电路的原理图。

图4为本发明的使用状态图。

具体实施方式

下面结合具体附图和实施例对本发明作进一步说明。

如图1~图4所示：本发明包括信号延时电路、抗单粒子锁存电路、第一节点1、第二节点2、第三节点3、第四节点4、控制信号输入端5、数据输入端6、数据输出端7、第一锁存电路输入端61及第二锁存电路输入端62。

图1为信号延时电路的原理图。图1中，只表示了信号延时电路中的一组反相器延时电路。如图1所示：反相器延时电路包括两个反相器；所述反相器包括MOS管P41及MOS管N41，所述MOS管P41的源极端与电源VDD相连，MOS管P41的漏极端与MOS管N41的漏极端相连，形成信号输出端；MOS管N41的源极端接地。MOS管P41与MOS管N41的栅极端相连，形成信号输入端。图1中两个反相器相级联，即前一个反相器的信号输出端与后一个反相器的输入端相连，前一个反相器的信号输入端为整个信号延时电路的输入端，后一个反相器的输出端为整个信号延时电路的信号输出端。为了保证抗单粒子锁存电路不受单粒子瞬态脉冲（SET）的影响，信号延时电路的延迟时间必须大于SET在电路中产生最大扰动时间，即信号延时电路的延迟时间必须大于单粒子瞬态扰动产生的最大脉冲宽度。为了达到足够的延迟时间，信号延时电路可以采用多级反相器相级联组成。所述信号延时电路与抗单粒子锁存电路相连，起到抗SET效应的作用。所述MOS管P41为P型MOS管，MOS管N41为N型MOS管，后续MOS管的类型与此相同。

如图2所示：为本发明实现状态保持的原理图，即抗单粒子锁存电路的一个基础电路单元。为了实现状态保持，所述电路包括MOS管P31、MOS管P32、MOS管N31及MOS管N32。所述MOS管P31的源极端与电源VDD相连，MOS管P31的漏极端与MOS管P32的源极端相连，MOS管P32的漏极端与MOS管N31的漏极端相连，并形成信号输出端23。MOS管N31的源极端与MOS管N32的漏极端相连，MOS管N32的源极端接地。所述MOS管P31与MOS管N31的栅极端相连，并形成信号输入端21；MOS管P32与MOS管N32的栅极端相连，并形成信号输入端22。信号输出端23的状态由MOS管P31、MOS管P32、MOS管N31及MOS管N32的输入信号同时决定；而MOS管P31与MOS管N31的状态由信号输入端21的输入信号决定；MOS管P32及MOS管N32的状态由信号输入端22的输入信号决定。当信号输入端21的输入信号与信号输入端22的输入信号有且只有一个状态发生变化时，信号输出端23的状态不会受到影响，还保持原有的状态，即输出之前锁存的状态信号。当信号输入端21的输入信号与信号输入端22的输入信号同时发生变化时，信号输出端23的状态才会发生改变；由此原理，可以得到抗单粒子锁存电路的原理图。

如图3所示：为本发明抗单粒子锁存电路的原理图。由图3中，可以看出，所述抗单粒子锁存电路包括四个在图2中描述的状态保持电路，所述抗单粒子锁存电路的状态保持电路分别包括第一状态保持电路、第二状态保持电路、第三状态保持电路及第四状态保持电路。所述第一状态保持电路包括MOS管P1、MOS管P2、MOS管N1及MOS管N2；所述MOS管P1的源极端与电源VDD相连，MOS管P1的漏极端与MOS管P2的源极端相连；MOS管P2的漏极端与MOS管N1的漏极端相连，并形成第一节点1；MOS管N1的源极端与MOS管N2的漏极端相连，MOS管N2的源极端接地；MOS管P1的栅极端与MOS管N1的栅极端相连，MOS管P2的栅极端与MOS管N2的栅极端相连。

所述第二状态保持电路包括MOS管P3、MOS管P4、MOS管N3及MOS管N4；MOS管P3的源极端与电源VDD相连，MOS管P3的漏极端与MOS管P4的源极端相连；MOS管P4的漏极端与MOS管N3的漏极端相连，并形成第二节点2；MOS管N3的源极端与MOS管N4的漏极端相连，MOS管N4的源极端接地；MOS管P3与MOS管N3的栅极端相连，MOS管P4与MOS管N4的栅极端相连。

所述第三状态保持电路包括MOS管P5、MOS管P6、MOS管N5及MOS管N6；所述MOS管P5的源极端与电源VDD相连，MOS管P5的漏极端与MOS管P6的源极端相连；MOS管P6的漏极端与MOS管N5的漏极端相连，并形成第三节点3；MOS管N5的源极端与MOS管N6的漏极端相连，所述MOS管N6的源极端接地。

所述第四状态保持电路包括MOS管P7、MOS管P8、MOS管N7及MOS管N8；所述MOS管P7的源极端与电源VDD相连，MOS管P7的漏极端与MOS管P8的源极端相连；MOS管P8与MOS管N7的漏极端相连，并形成第四节点4；MOS管N7的源极端与MOS管N8的漏极端相连，MOS管N8的源极端接地。

所述第四节点4同时与MOS管P1的栅极端、MOS管N1的栅极端、MOS管P6的栅极端及MOS管N6的栅极端相连，并形成数据输出端7；第三节点3同时与MOS管P8的栅极端、MOS管N8的栅极端、MOS管P3的栅极端及MOS管N3的栅极端相连；第二节点2同时与MOS管P5的栅极端、MOS管N5的栅极端、MOS管N2的栅极端及MOS管P2的栅极端相连；第一节点1同时与MOS管P4的栅极端、MOS管N4的栅极端、MOS管P7的栅极端及MOS管N7的栅极端相连；MOS管P1的栅极端与MOS管N1的栅极端对应相连的端部形成第一锁存电路输入端61，MOS管P2的栅极端与MOS管N2的栅极端对应相连的端部形成第二锁存电路输入端62。第一状态保持电路、第二状态保持电路、第三状态保持电路及第四状态保持电路的输出与输入信号相对应配合，每个状态保持电路的输入与输出均受到其他状态保持电路的影响，从而能够相互影响，从而防止单粒子翻转效应的影响。

第一节点1与第二状态保持电路的MOS管P4及MOS管N4的栅极端相连，且与第四状态保持电路的MOS管P7及MOS管N7的栅极端相连；第三节点3与第二状态保持电路的MOS管P3与MOS管N3的栅极端相连，且与第四状态保持电路的MOS管P8及MOS管N8的栅极端相连，因此，当第一节点1与第三节点3的状态改变会使得第二节点2与第四节点4的状态也随之改变，即第二节点2与第四节点4的状态会受到第一节点1与第三节点3的影响。第四节点4与第一状态保持电路的MOS管P1与MOS管N1的栅极端相连，且与第三状态保持电路的MOS管P6与MOS管N6的栅极端相连；第二节点2与第一状态保持电路的MOS管P2与MOS管N2的栅极端相连，且与第三状态保持电路的MOS管P5及MOS管N5的栅极端相连，由此可以看出第一节点1与第二节点3的状态也是受到第二节点2与第四节点4的控制，即第一节点1、第二节点2、第三节点3及第四节点4的输出状态相互影响。

如图4所示：为本发明的工作使用原理图。信号延时电路的输出端与抗单粒子锁存电路的第二锁存电路输入端62相连，信号延时电路通过MOS管N10与数据输入端6相连，所述MOS管N10的漏极端与信号延时电路的输入端相连；MOS管N10的源极端与数据输入端6相连。所述数据输入端6同时还通过MOS管N9与第一锁存电路输入端61相连，所述MOS管N9的源极端与数据输入端6相连，MOS管N9的漏极端与第一锁存电路输入端61相连。所述MOS管N9与MOS管N10的栅极端均与控制信号输入端5相连，控制信号输入端5输入的控制信号能够控制MOS管N9与MOS管N10的开通与关断。

工作时，控制信号通过控制信号输入端5输入，并控制MOS管N9及MOS管N10的开关状态；当MOS管N9和MOS管N10打开后，能够将数据输入端6的输入信号能够输入到抗单粒子锁存电路中。当数据输入端6有数据输入时，同一数据信号被分成两路，一路数据信号通过MOS管N9输入到第一锁存电路输入端61；另一路数据信号通过MOS管N10及信号延时电路输入到第二锁存电路输入端62。由于第一锁存电路输入端61同时与第一状态保持电路的MOS管P1及MOS管N1的栅极端相连、且与第三状态保持电路的MOS管P6及MOS管N6的栅极端相连；第二锁存电路输入端62同时与第一状态保持电路的MOS管P2与MOS管N2的栅极端相连，且与第三状态保持电路的MOS管P5与MOS管N5的栅极端相连，因此数据输入端6分出的两路数据信号相同时使得第一节点1与第三节点3的状态会同时发生变化。由于信号延时电路的延迟时间大于单粒子扰动给电路带来的最大扰动宽度，因此，当有单粒子瞬态扰动（SET）从数据输入端进入抗单粒子锁存电路时，在第一锁存电路输入端61的数据输入使得第一状态保持电路的MOS管P1与MOS管N1，第三状态保持电路的MOS管P6及MOS管N6的状态发生变化，但是在第二锁存电路输入端62，由于信号延时电路对数据输入信号进行延时，第二锁存电路输入端62的信号变化迟于第一锁存电路输入端61。由前述分析可知，如果第一节点1的输出状态发生变化时，需要MOS管P1、MOS管P2、MOS管N1及MOS管N2的栅极输入同时变化，因此从数据输入端6进入的单粒子瞬态扰动信号通过第一锁存电路输入端61及第二锁存电路输入端62加在第一状态保持电路上时，第一节点1的输出状态不会发生变化；由于第三状态保持电路的第三节点3同样受到第一锁存电路输入端61及第二锁存电路输入端62输入信号的影响，第三节点3的状态也不会改变，从而保持了第一节点1和第三节点3的状态，使得第一节点1与第三节点3不受SET效应的影响。同理，可以得到第二节点2与第四节点4也不受SET效应的影响。

以第二节点2的输出状态变化为例，假设抗单粒子锁存电路在锁存状态时，受到单粒子翻转效应（SEU）的影响，状态发生变化。当第二节点2的状态发生变化时，因此与第二节点2相连的第一状态保持电路的MOS管P2、MOS管N2，第三状态保持电路的MOS管P5、MOS管N5的栅极端信号也发生变化；但是第一状态保持电路的MOS管P1、MOS管N1，第三状态保持电路的MOS管P6、MOS管N6的状态没有改变，因此使得第一节点1和第三节点3保持原有的状态。由于第二状态保持电路的MOS管P3、MOS管P4、MOS管N3及MOS管N4的状态同时受到第一节点1与第三节点3的输出状态影响，第一节点1与第三节点3保持原有状态时，第二状态保持电路的MOS管P3、MOS管P4、MOS管N3及MOS管N4的状态也没有改变；当单粒子翻转效应（SEU）对电路的影响结束后，使得第二节点2的状态会立即恢复原来的状态，如果四个节点中，任意一个节点受到SEU效应的影响，状态发生变化，都可以被恢复至受干扰前的状态，提高了电路受到单粒子扰动后的启动速度。即本发明通过信号延时电路的存在，能够抵御单粒子瞬态响应（SET）的影响，通过抗单粒子锁存电路能够抵御单粒子翻转效应（SEU）的影响。由于正常输入数据的时序需要很长的时间，正常输入数据的时间远大于单粒子瞬态响应（SET）和单粒子瞬态翻转效应（SEU）的时间，整个电路能够保证正常的输出状态。

本发明提出了一种利用状态保存机制的锁存结构，包括由反相器组成的信号延时电路和抗单粒子锁存电路；信号延时电路的输出端与第二锁存电路输入端相连；数据输入端输入的外部输入信号经过信号延时电路输出外部输入延时信号，抗单粒子锁存电路同时接收并比较外部输入信号及外部输入延时信号，当外部输入信号与外部输入延时信号相同时，抗单粒子锁存电路根据外部输入信号输出相应的状态信号；当外部输入信号与外部输入延时信号不同时，抗单粒子锁存电路输出电路前一时刻锁存的状态信号，能够避免外部数据输入的扰动，能够抵抗单粒子瞬态扰动和单粒子翻转。与利用反馈机理的DICE结构相比，该结构在受单粒子扰动时，有更快的恢复速度；与三模冗余结构相比，电路结构简单，面积和功耗更小，电路结构简单，减小了占用面积，降低了功耗，提高了系统的可靠性。

Claims

1. 一种基于状态保存机制的抗单粒子锁存结构，其特征是：包括信号延时电路及与所述信号延时电路相连的抗单粒子锁存电路；所述信号延时电路用于将输入信号延时后输出，所述信号延时电路的延时时间大于单粒子瞬态扰动产生的最大脉冲宽度；所述抗单粒子锁存电路同时接收并比较外部输入信号及所述外部输入信号经过信号延时电路输出的外部输入延时信号，当所述外部输入信号与外部输入延时信号相同时，抗单粒子锁存电路根据外部输入信号的状态输出并锁存相应的状态信号；当所述外部输入信号与外部输入延时信号不同时，抗单粒子锁存电路输出前一时刻抗单粒子锁存电路锁存的状态信号；

所述抗单粒子锁存电路包括第一状态保持电路、第二状态保持电路、第三状态保持电路及第四状态保持电路；第一状态保持电路包括MOS管P1、MOS管P2、MOS管N1及MOS管N2；所述MOS管P1的源极端与电源VDD相连，MOS管P1的漏极端与MOS管P2的源极端相连；MOS管P2的漏极端与MOS管N1的漏极端相连，并形成第一节点（1）；MOS管N1的源极端与MOS管N2的漏极端相连，MOS管N2的源极端接地；MOS管P1的栅极端与MOS管N1的栅极端相连，MOS管P2的栅极端与MOS管N2的栅极端相连；所述第二状态保持电路包括MOS管P3、MOS管P4、MOS管N3及MOS管N4；MOS管P3的源极端与电源VDD相连，MOS管P3的漏极端与MOS管P4的源极端相连；MOS管P4的漏极端与MOS管N3的漏极端相连，并形成第二节点（2）；MOS管N3的源极端与MOS管N4的漏极端相连，MOS管N4的源极端接地；MOS管P3与MOS管N3的栅极端相连，MOS管P4与MOS管N4的栅极端相连；所述第三状态保持电路包括MOS管P5、MOS管P6、MOS管N5及MOS管N6；所述MOS管P5的源极端与电源VDD相连，MOS管P5的漏极端与MOS管P6的源极端相连；MOS管P6的漏极端与MOS管N5的漏极端相连，并形成第三节点（3）；MOS管N5的源极端与MOS管N6的漏极端相连，所述MOS管N6的源极端接地；所述第四状态保持电路包括MOS管P7、MOS管P8、MOS管N7及MOS管N8；所述MOS管P7的源极端与电源VDD相连，MOS管P7的漏极端与MOS管P8的源极端相连；MOS管P8的漏极端与MOS管N7的漏极端相连，并形成第四节点（4）；MOS管N7的源极端与MOS管N8的漏极端相连，MOS管N8的源极端接地；所述第四节点（4）同时与MOS管P1的栅极端、MOS管N1的栅极端、MOS管P6的栅极端及MOS管N6的栅极端相连，并形成数据输出端（7）；第三节点（3）同时与MOS管P8的栅极端、MOS管N8的栅极端、MOS管P3的栅极端及MOS管N3的栅极端相连；第二节点（2）同时与MOS管P5的栅极端、MOS管N5的栅极端、MOS管N2的栅极端及MOS管P2的栅极端相连；第一节点（1）同时与MOS管P4的栅极端、MOS管N4的栅极端、MOS管P7的栅极端及MOS管N7的栅极端相连；MOS管P1的栅极端与MOS管N1的栅极端对应相连的端部形成第一锁存电路输入端（61），MOS管P2的栅极端与MOS管N2的栅极端对应相连的端部形成第二锁存电路输入端（62）。

2.根据权利要求1所述的基于状态保存机制的抗单粒子锁存结构，其特征是：所述信号延时电路包括至少一组反相器延时电路，所述每组反相器延时电路包括至少两个反相器。

3.根据权利要求2所述的基于状态保存机制的抗单粒子锁存结构，其特征是：所述反相器包括MOS管P41及MOS管N41，所述MOS管P41的源极端与电源VDD相连，MOS管P41的漏极端与MOS管N41的漏极端相连，所述MOS管N41的源极端接地；MOS管P41与MOS管N41的栅极端相连；所述MOS管P41与MOS管N41的栅极端相连后形成延时信号输入端，MOS管P41与MOS管N41的漏极端相连后形成延时信号输出端；每组反相器延时电路内前一反相器的延时信号输出端与后一反相器的延时信号输入端相连。

4.根据权利要求1所述的基于状态保存机制的抗单粒子锁存结构，其特征是：所述第二锁存电路输入端与信号延时电路的输出端相连，所述信号延时电路的输入端与数据输入端（6）相连，所述数据输入端（6）还与第一锁存电路输入端相连。

5.根据权利要求4所述的基于状态保存机制的抗单粒子锁存结构，其特征是：所述数据输入端（6）与MOS管N10、MOS管N9的源极端相连，所述MOS管N10的漏极端与信号延时电路的输入端相连，MOS管N9的漏极端与第一锁存电路输入端相连；MOS管N10与MOS管N9的栅极端均与控制信号输入端（5）相连。