CN111047033B - 一种面向宽电压的在线时序检错纠错电路 - Google Patents

Abstract

本发明公开了一种面向宽电压的在线时序检错纠错电路，涉及集成电路计算、推算、计数的技术领域，包括：在线时序检错单元、在线时序纠错单元、控制信号发生单元。在线时序检错单元仅由9个CMOS晶体管构成，面积开销小，在超低电压(0.4~0.6V)下保持稳定的检错性能；在线时序纠错单元由基于传输门的数据选通触发器构成，可同时实现检测数据采集和在线时序错误纠正，结构简单，功耗开销低；控制信号发生单元仅由反相器控制系统全局时钟信号，产生检测控制信号。本发明结构简单、性能稳定，在宽电压下应用于神经网络硬件加速器，可在线实现同一周期多次时序检错和纠错，极大地提高加速器吞吐量，降低系统能耗。

Description

一种面向宽电压的在线时序检错纠错电路

技术领域

本发明涉及集成电路计算、推算、计数的技术领域，特别是一种面向宽电压的在线时序检错纠错电路。

背景技术

为了满足智能物联网、智慧医疗可穿戴等移动设备系统片上芯片在不同负载情况下对高能效和性能的需求，近年来宽电压范围电路，引起了工业界和学术界的极大关注。宽电压电路通常涵盖近/亚阈值区至常规电压区，可以根据芯片不同负载下对性能或能效的实际需求在宽电压范围内灵活调整供电电压，实现能效最优化。然而，由于工艺、电压、温度（Process、Voltage and Temperature，PVT）变化对电路时序的影响，尤其是低电压下严重影响了芯片系统的性能和可靠性。且随着制造工艺的不断进步，PVT变化对时序电路数据路径的延迟影响越加显著。

为避免由PVT变化引起的延迟错误，传统的集成电路设计通过一定的电压和时序安全余量来抑制性能下降，但这些过多的安全余量明显降低了系统的能效和吞吐量。时序弹性电路结合DVFS技术，通过时序错误检测和校正（TEDC）单元，可动态调节系统的工作电压和频率，一定程度上可有效消除过多的安全余量。其中，Razor使最具代表性的TEDC结构，可通过由延迟时钟信号使能的数据采样副本（阴影锁存器）和多路选择单元，进行在线时序错误检测。但是，该设计所需晶体管数目较多，且无法在同一周期执行时序错误校正，需要过多额外的面积和能耗开销。而其他基于Razor的TEDC优化结构，虽然所需晶体管数量有所降低但，无法在低电压下执行稳定的时序检错和纠错。

深度神经网络（DNN）已经在视觉图像分类、音频和文本识别方面取得了突出的效果。基于DNN硬件加速器的智能移动设备的已广泛应用于各个重要领域，从智慧城市管理和商业电子消费到先进医疗辅助，其对性能和能效的需求也越来越高。神经网络硬件加速器的架构通常依赖于相对简单的普通数据路径和控制平台，在低电压下对时序延迟问题非常敏感。

综上，现有的用于基于DNN硬件加速器的智能移动设备的Razor系列时序检错和纠错电路存在需要较多额外晶体管，且宽电压下工作性能不稳定的技术问题。

发明内容

本发明所要解决的技术问题是克服现有技术的不足而提供一种面向宽电压的在线时序检错纠错电路，本发明设计更为精简的在线时序检错纠错电路，结合先进的DVFS技术使神经网络硬件加速器电路在超低电压下，快速达到最优能效点。

本发明为解决上述技术问题采用以下技术方案：

根据本发明提出的一种面向宽电压的在线时序检错纠错电路，包括控制信号发生单元、在线时序检错单元和在线时序纠错单元；其中，

控制信号发生单元，用于对全局时钟信号CK进行调制，产生检测控制信号DCS输出至在线时序检错单元；控制信号发生单元根据在线时序检错单元输入的时序出错信号 ERR，产生时序未出错信号 NERR输出至在线时序纠错单元；

在线时序检错单元，用于当接收到DCS后进行时序错误检测，在线时序检错单元中的第一浮动节点n1和第二浮动节点n2分别连接第一漏电保护模块和第二漏电保护模块的栅极，根据n1和n2信号的跳变执行时序延迟错误检测，若检测时序延迟错误，产生 ERR信号输出至在线时序纠错单元和控制信号发生单元；

在线时序纠错单元，用于采集检测数据，并根据 ERR和 NERR控制数据传输执行在线时序错误纠正。

作为本发明所述的一种面向宽电压的在线时序检错纠错电路进一步优化方案，所述在线时序检错单元包括：第一NMOS晶体管、第一PMOS晶体管、第二NMOS晶体管、第二PMOS晶体管、第三NMOS晶体管、第四NMOS晶体管、第三PMOS晶体管、第五NMOS晶体管和第四PMOS晶体管，其中，

第一NMOS晶体管的栅极与第一PMOS晶体管的栅极、在线时序检错单元的数据输入端分别连接，第一NMOS晶体管的漏极与第一PMOS晶体管的漏极、第三NMOS晶体管的栅极、第二NMOS晶体管的栅极、第二PMOS晶体管的栅极分别连接，第一NMOS晶体管的源极与第三NMOS晶体管的源极、第三NMOS晶体管的漏极、第二NMOS晶体管的源极、电源地分别连接，第一PMOS晶体管的源极与第三PMOS晶体管的漏极、第二PMOS晶体管的源极、第五NMOS晶体管的栅极、第四PMOS晶体管的栅极分别连接，第二PMOS晶体管的漏极与第二NMOS晶体管的漏极、第四NMOS晶体管的栅极分别连接，第四NMOS晶体管的漏极与第四NMOS晶体管的源极、电源地分别连接，第三PMOS晶体管的源极连接电源电压，第五NMOS晶体管的漏极与第四PMOS晶体管的漏极连接，第五NMOS晶体管的源极接地，第四PMOS晶体管的源极连接电源电压。

作为本发明所述的一种面向宽电压的在线时序检错纠错电路进一步优化方案，第三PMOS晶体管的栅极作为检测窗口控制源，第三PMOS晶体管的栅极连接检测控制信号DCS；第一NMOS晶体管和第一PMOS晶体管组成第一反相器，第二NMOS晶体管和第二PMOS晶体管组成第二反相器，第五NMOS晶体管和第四PMOS晶体管组成第三反相器。

作为本发明所述的一种面向宽电压的在线时序检错纠错电路进一步优化方案，第三NMOS晶体管、第四NMOS晶体管的宽长比高出第一NMOS晶体管、第二NMOS晶体管、第三NMOS晶体管、第四NMOS晶体管、第五NMOS晶体管和第四PMOS晶体管的宽长比一个数量级。

作为本发明所述的一种面向宽电压的在线时序检错纠错电路进一步优化方案，所述控制信号发生单元包括时钟控制信号发生器和数据选通控制信号发生器，时钟控制信号发生器由N个反相器串联组成，时钟控制信号发生器的输入源为时钟信号 CK；数据选通控制信号发生器由第四反相器组成，数据选通控制信号发生器的输入端连接所述在线时序检错单元的数据输出端，数据选通控制信号发生器的输出端连接时序未出错信号 NERR信号节点。

作为本发明所述的一种面向宽电压的在线时序检错纠错电路进一步优化方案，所述在线时序纠错单元包括主锁存器、从锁存器、第一传输门和第二传输门，其中：

主锁存器为负锁存器，主锁存器的输入端连接第一传输门的输出端，主锁存器的输出端与第二传输门的输出端、从锁存器的输入端分别连接；从锁存器为正锁存器，从锁存器的输出端连接所述在线时序纠错单元的数据输出端；第一传输门的输入端连接所述在线时序纠错单元的数据采集输入端，第二传输门的输入端连接所述在线时序纠错单元数据采集输入端。

作为本发明所述的一种面向宽电压的在线时序检错纠错电路进一步优化方案，主锁存器和从锁存器构成正边沿触发寄存器，第一传输门、第二传输门均分别都由一个PMOS晶体管和NMOS晶体管构成，其中，

第一传输门中的PMOS晶体管漏极和NMOS晶体管漏极相连作为第一传输门的输入端，其第一传输门中的PMOS晶体管和NMOS晶体管源极相连作为第一传输门的输出端；第一传输门中PMOS晶体管栅极连接第四反向器的输出端，第一传输门中NMOS晶体管栅极连接所述在线时序检错单元的数据输出端 ERR；

第二传输门中的PMOS晶体管漏极和NMOS晶体管漏极相连作为第二传输门输入端，第二传输门中PMOS晶体管和NMOS晶体管源极相连作为第二传输门的输出端；第二传输门中PMOS晶体管栅极连接所述在线时序检错单元的数据输出端 ERR，第二传输门中NMOS晶体管栅极连接第四反向器的输出端 NERR。

作为本发明所述的一种面向宽电压的在线时序检错纠错电路进一步优化方案，第一漏电保护模块为第三NMOS晶体管，第二漏电保护模块为第四NMOS晶体管。

本发明采用以上技术方案与现有技术相比，具有以下技术效果：

（1）设计精简，其在线时序检测单元仅由9个CMOS晶体管构成，结构简单，面积和功耗开销小；

（2）在线时序纠错单元同一周期内可同时实现检测数据采集和在线时序错误纠正，功耗开销低；

（3）在超低电压下由于M5和M6稳压管的设计，工作性能稳定，结合动态电压和频率缩放技术（DVFS）能使神经网络硬件加速器电路快速达到最优能效点；

（4）本发明能够在超低电压(0.4~0.6v)下同一周期内进行多次时序检错和纠错，极大地提高加速器吞吐量，降低系统能耗。

附图说明

图1是本发明所提出的在线检错纠错电路的结构示意图。

图2是本发明用于实例运行在线时序检错纠错部分信号波形图。

图3是本发明用于实例基于脉动阵列的卷积神经网络硬件加速器的示意图。

图4是在线时序检错纠错操作执行流程示意图。

具体实施方式

下面结合附图对本发明的技术方案做进一步的详细说明：

一种面向宽电压的在线时序检错纠错电路，包含：在线时序检错单元、在线时序纠错单元、控制信号发生单元。在线时序检错单元基于特定浮动节点跳变进行数据时序延迟错误检测；在线时序纠错单元由基于传输门的数据选通触发器构成，可同时实现检测数据采集和在线时序错误纠正；控制信号发生单元产生检测控制信号。

基于上述技术方案的优选方案，在线时序检错单元包括：第一NMOS晶体管M1、第一PMOS晶体管M2、第二NMOS晶体管M3、第二PMOS晶体管M4、第三NMOS晶体管M5、第四NMOS晶体管M6、第三PMOS晶体管M7、第五NMOS晶体管M8和第四PMOS晶体管M9，其中，

第一NMOS晶体管M1的栅极与第一PMOS晶体管M2的栅极、在线时序检错单元的数据输入端分别连接，第一NMOS晶体管M1的漏极与第一PMOS晶体管M2的漏极、第三NMOS晶体管M5的栅极、第二NMOS晶体管M3的栅极、第二PMOS晶体管M4的栅极分别连接，第一NMOS晶体管M1的源极与第三NMOS晶体管M5的源极、第三NMOS晶体管M5的漏极、第二NMOS晶体管M3的源极和电源地相连接，第一PMOS晶体管M2的源极与第三PMOS晶体管M7的漏极、第二PMOS晶体管M4的源极、第五NMOS晶体管M8的栅极、第四PMOS晶体管M9的栅极相连接，第二PMOS晶体管M4的漏极与第二NMOS晶体管M3的漏极、第四NMOS晶体管M6的栅极分别连接，第四NMOS晶体管M6的漏极与源极和电源地相连接，第三PMOS晶体管M7的源极连接电源电压，第五NMOS晶体管M8的漏极与第四PMOS晶体管M9的漏极连接，第五NMOS晶体管M8的源极接地，第四PMOS晶体管M9的源极连接电源电压。

M1 NMOS晶体管和M2 PMOS晶体管组成第一反相器（INV1），M1晶体管的栅极和M2晶体管的栅极相连，同时连接所述在线时序检错单元的数据输入端，M1晶体管的漏极和M2晶体管的漏极连接INV1输出信号节点 n1，其源极接地；M2晶体管的源极和M7晶体管漏极连接浮动节点 FVDD，M7晶体管栅极作为检测窗口控制源，连接检测控制信号DCS，其源极连接电源电压；

M3 NMOS晶体管和M4 PMOS晶体管组成第二反相器（INV2），M3晶体管的栅极和M4晶体管的栅极连接所述INV1的输出端 n1即INV2的输入端，M3晶体管的漏极和M4晶体管的漏极连接INV1输出信号节点 n2，其源极接地，M4晶体管的源极连接浮动节点 FVDD；

M5晶体管和M6晶体管作为节点 n1和 n2的稳压晶体管，其栅极分别连接节点 n1和 n2，在低电源电压下通过充放电进行稳压，源极和漏极均接地；晶体管尺寸均较宽，晶体管宽长比约高出其他NMOS晶体管一个数量级。

M8 NMOS晶体管和M9 PMOS晶体管组成第三反相器（INV3），M8晶体管的栅极和M9晶体管的栅极连接浮动节点 FVDD，M8晶体管的漏极和M9晶体管的漏极连接所述在线时序检错单元的数据输出端 ERR，其源极接地，M9晶体管的源极电源电压；

基于上述技术方案的优选方案，控制信号发生单元包括：时钟控制信号发生器和数据选通控制信号发生器，时钟控制信号发生器由N个反相器串联组成，输入源为系统时钟信号 CLK；数据选通控制信号发生器由第四反相器（INV4）组成，输入端连接所述在线时序检错单元的数据输出端 ERR，输出连接信号节点。

基于上述技术方案的优选方案，在线时序纠错单元包括：主锁存器、从锁存器、第一传输门（G1）和第二传输门（G2），主锁存器和从锁存器构成正边沿触发寄存器，传输门均有一个PMOS晶体管和NMOS晶体管构成，其中：

主锁存器为负锁存器，输入连接所述在线时序纠错单元数据输入端，输出连接传G1输入端；

从锁存器为正锁存器，输入连接G1输出端，输出连接所述在线时序纠错单元数据输入端；

第一传输门（G1）的PMOS晶体管漏极和 NMOS晶体管漏极连接，其源极也对应相互连接；其PMOS晶体管栅极连接第四反向器（INV4）输出端，NMOS晶体管栅极连接所述在线时序检错单元的数据输出端 ERR；

第二传输门（G2）的PMOS晶体管漏极和 NMOS晶体管漏极连接，其源极也对应相互连接；其PMOS晶体管栅极连接所述在线时序检错单元的数据输出端 ERR，NMOS晶体管栅极连接第四反向器（INV4）输端。

如图1在线检错纠错电路的结构示意图所示，包含：在线时序检错单元、在线时序纠错单元、控制信号发生单元。控制信号发生单元通过若干反相器，基于系统工作时钟信号，产生检测控制信号 DCS。如图2本发明用于实例运行在线时序检错部分信号波形图所示，检测控制信号 DCS可调节相应检测窗口大小。在检测控制信号 DCS控制的时序检测窗口内，M7 PMOS晶体管关闭，特定浮动节点 FVDD的信号值浮动在逻辑“1”， ERR节点信号保持逻辑“0”。

参照图2，在Cycle 1期间，数据正确传输，ERR信号值保持逻辑“0”；在Cycle 2期间，当输入数据信号由于时序延迟违规，发生从逻辑“0”跳变到逻辑“1”的跳变，在检测窗口内M7关闭、M2和M3状态由开启转变为截断、M1和M4状态由截断转变为开启，n1节点从逻辑“1”跳变到逻辑“0”，n2从逻辑“0”跳变到逻辑“1”的跳变，M6被开启放电，浮动节点FVDD电压被拉低，则 ERR节点信号值被拉高为逻辑“1”，传输门G1关闭、G2透明，从锁存器在下降沿采样延迟输入数据。在线时序纠错单元由基于传输门的数据选通触发器构成，可同时实现检测数据采集和多次延迟跳变在线时序错误纠正。在Cycle 3期间，当输入数据信号由于时序违规，连续发生从逻辑“0”跳变到逻辑“1”的跳变，当第一次发生跳变时， ERR节点信号值立即被拉高为逻辑“1”，主锁存器输入立即被截断，晶体管不再随违规数据源进行翻转，节约了能耗开销。

当输入数据信号由于时序延迟违规，发生从逻辑“0”跳变到逻辑“1”的跳变，在检测窗口内M7关闭、M1和M4状态由开启转变为截断、M2和M3状态由截断转变为开启，n1节点从逻辑“0”跳变到逻辑“1”，M5被开启放电，浮动节点 FVDD电压被拉低。

参照图3，将本发明插入实例基于脉动阵列的卷积神经网络硬件加速器关键路径上，替换路径上的原始传统寄存器，进行在线时序检错纠错。可通过最优化规划算法计算所要插入的检错纠错电路数量和相关路径。参照图4在线时序检错纠错操作执行流程示意图，当在线时序检错单元检测到输入数据违规，则将相应的ERR信号传输到OR Tree进行判别。若系统时序错误在容忍范围内，则接受在线时序纠错的结果，将数据传输到下一级运算；若系统时序错误过多超出了容忍裕度，则可执行相应的动态电压和频率调节，使得系统快速达到最优能效点。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围内。

Claims (7)

1.一种面向宽电压的在线时序检错纠错电路，其特征在于，包括控制信号发生单元、在线时序检错单元和在线时序纠错单元；其中，

控制信号发生单元，用于对全局时钟信号CK进行调制，产生检测控制信号DCS输出至在线时序检错单元；控制信号发生单元根据在线时序检错单元输入的时序出错信号ERR，产生时序未出错信号NERR输出至在线时序纠错单元；

在线时序检错单元，用于当接收到DCS后进行时序错误检测，在线时序检错单元中的第一浮动节点n1和第二浮动节点n2分别连接第一漏电保护模块和第二漏电保护模块的栅极，根据n1和n2信号的跳变执行时序延迟错误检测，若检测时序延迟错误，产生ERR信号输出至在线时序纠错单元和控制信号发生单元；

在线时序纠错单元，用于采集检测数据，并根据ERR和NERR控制数据传输执行在线时序错误纠正；

所述在线时序检错单元包括：第一NMOS晶体管、第一PMOS晶体管、第二NMOS晶体管、第二PMOS晶体管、第三NMOS晶体管、第四NMOS晶体管、第三PMOS晶体管、第五NMOS晶体管和第四PMOS晶体管，其中，

第一NMOS晶体管的栅极与第一PMOS晶体管的栅极、在线时序检错单元的数据输入端分别连接，第一NMOS晶体管的漏极与第一PMOS晶体管的漏极、第三NMOS晶体管的栅极、第二NMOS晶体管的栅极、第二PMOS晶体管的栅极分别连接，第一NMOS晶体管的源极与第三NMOS晶体管的源极、第三NMOS晶体管的漏极、第二NMOS晶体管的源极、电源地分别连接，第一PMOS晶体管的源极与第三PMOS晶体管的漏极、第二PMOS晶体管的源极、第五NMOS晶体管的栅极、第四PMOS晶体管的栅极分别连接，第二PMOS晶体管的漏极与第二NMOS晶体管的漏极、第四NMOS晶体管的栅极分别连接，第四NMOS晶体管的漏极与第四NMOS晶体管的源极、电源地分别连接，第三PMOS晶体管的源极连接电源电压，第五NMOS晶体管的漏极与第四PMOS晶体管的漏极连接，第五NMOS晶体管的源极接地，第四PMOS晶体管的源极连接电源电压。

2.根据权利要求1所述的一种面向宽电压的在线时序检错纠错电路，其特征在于，第三PMOS晶体管的栅极作为检测窗口控制源，第三PMOS晶体管的栅极连接检测控制信号DCS；第一NMOS晶体管和第一PMOS晶体管组成第一反相器，第二NMOS晶体管和第二PMOS晶体管组成第二反相器，第五NMOS晶体管和第四PMOS晶体管组成第三反相器。

3.根据权利要求2所述的一种面向宽电压的在线时序检错纠错电路，其特征在于，第三NMOS晶体管、第四NMOS晶体管的宽长比高出第一NMOS晶体管、第二NMOS晶体管、第三NMOS晶体管、第四NMOS晶体管、第五NMOS晶体管和第四PMOS晶体管的宽长比一个数量级。

4.根据权利要求1所述的一种面向宽电压的在线时序检错纠错电路，其特征在于，所述控制信号发生单元包括时钟控制信号发生器和数据选通控制信号发生器，时钟控制信号发生器由N个反相器串联组成，时钟控制信号发生器的输入源为时钟信号CK；数据选通控制信号发生器由第四反相器组成，数据选通控制信号发生器的输入端连接所述在线时序检错单元的数据输出端，数据选通控制信号发生器的输出端连接时序未出错信号NERR信号节点。

5.根据权利要求1所述的一种面向宽电压的在线时序检错纠错电路，其特征在于，所述在线时序纠错单元包括主锁存器、从锁存器、第一传输门和第二传输门，其中：

主锁存器为负锁存器，主锁存器的输入端连接第一传输门的输出端，主锁存器的输出端与第二传输门的输出端、从锁存器的输入端分别连接；从锁存器为正锁存器，从锁存器的输出端连接所述在线时序纠错单元的数据输出端；第一传输门的输入端连接所述在线时序纠错单元的数据采集输入端，第二传输门的输入端连接所述在线时序纠错单元数据采集输入端。

6.根据权利要求5所述的一种面向宽电压的在线时序检错纠错电路，其特征在于，主锁存器和从锁存器构成正边沿触发寄存器，第一传输门、第二传输门均分别都由一个PMOS晶体管和NMOS晶体管构成，其中，

第一传输门中的PMOS晶体管漏极和NMOS晶体管漏极相连作为第一传输门的输入端，其第一传输门中的PMOS晶体管和NMOS晶体管源极相连作为第一传输门的输出端；第一传输门中PMOS晶体管栅极连接第四反向器的输出端，第一传输门中NMOS晶体管栅极连接所述在线时序检错单元的数据输出端ERR；

第二传输门中的PMOS晶体管漏极和NMOS晶体管漏极相连作为第二传输门输入端，第二传输门中PMOS晶体管和NMOS晶体管源极相连作为第二传输门的输出端；第二传输门中PMOS晶体管栅极连接所述在线时序检错单元的数据输出端ERR，第二传输门中NMOS晶体管栅极连接第四反向器的输出端NERR。

7.根据权利要求1所述的一种面向宽电压的在线时序检错纠错电路，其特征在于，第一漏电保护模块为第三NMOS晶体管，第二漏电保护模块为第四NMOS晶体管。

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