CN107561433B - 一种基于半路径时序预警的时序监测单元及系统 - Google Patents

Abstract

本发明公开了一种基于半路径时序预警的时序监测单元及系统，系统包括时序监测单元，动态或逻辑模块和时钟门控模块。时序监测单元采用22个晶体管，利用三态反相器中的特定节点来作为时序预警信号的探测点，通过监测探测点的电压变化来判定是否发生数据晚到的情形，实现了宽电压下半路径时序预警的功能。本发明可以有效地对片上电路进行原地时序监测，将时序监测单元插入在关键路径组合逻辑中间节点附近，采用时钟门控的方法解决电路的时序紧张。采用半路径时序预警的时序监测系统实现简单，硬件开销小，有效减少了在线监测带来的额外的面积和功耗代价。

Description

一种基于半路径时序预警的时序监测单元及系统

技术领域

本发明涉及一种基于半路径时序预警的时序监测单元及系统，该电路可用于自适应电压调整技术，在关键路径中间点附近插入时序监测单元，用于对电路的时序错误预警监测，从而来判断电路时序是否紧张。整个电路用纯数字逻辑实现，属于集成电路设计领域。

技术背景

在传统的电路设计过程中，设计者为了应对最差情况下的电路变化，通常会选择最坏情况作为芯片的设计条件，“最坏情况”综合考虑了电路中可能存在的电压抖动、温度波动、栅长、掺杂波动和耦合噪声等各种参数波动的不利影响，但这些不利的时序偏差因素实际上很难同时发生甚至根本不会发生，这就造成所选择的工作电压过于保守。

为降低电路这种过多的设计余量，国际上提出了很多压缩设计余量的方法，主要分为两大研究方向，一种是基于直接监测关键路径时序的自适应电压调节(AdaptiveVoltage Scaling,AVS)方法，另一种是基于间接监测关键路径时序的AVS方法。AVS可以通过在线监测电路的时序情况是紧张还是宽松，相应的调节其工作电压或频率，从而尽可能的降低芯片的时序余量。传统设计的芯片，由于全局或者局部的差异性、工作环境的波动以及外界因素的干扰，会导致正常工作的芯片发生错误甚至是功能失常，而自适应的技术能够很好的应对外界环境的波动。而基于直接监测AVS方法中的半路径时序预警型方法，是指在多条关键路径组合逻辑中间节点附近插入时序监测单元，然后根据监测结果反映电路的时序情况，控制模块根据时序情况实时调节芯片工作电压和频率。传统的直接监测AVS方法都是将关键路径末端寄存器替换成时序监测单元或将关键路径末端寄存器与时序监测单元做成宏单元放置在一起。

半路径时序预警型方法是指将时序监测单元插入到关键路径的中间点，从而实现提前预警，其优势在于可以保证时序错误时单周期内快速响应，并且监测的代价也比较小，不需要留有保守抵抗快速偏差的余量，监测电路的功耗收益比较高。半路径时序预警型方法的核心是通过在线监测电路的时序情况，并根据时序松紧情况实时调节控制芯片工作电压/频率，有效减少设计过程中预留的时序余量，从而达到降低芯片功耗的目的。而完成电路时序预警监测关键的设计就是时序监测单元的设计。

基于半路径时序预警的时序监测系统重点在于时序监测单元的设计，一个好的时序监测单元需要满足以下四个条件：

1)能够准确的监测时序信息。路径时序紧张时能及时的实现预警监测，路径时序宽裕时不能出现错误预警。

2)时序监测单元的面积和功耗要小。因为在超大规模集成电路里，需要监测的路径可能会很多，如果时序监测单元的面积和功耗不能控制在合理范围，那么自适应电压调节节省下来的功耗可能得不偿失。

3)时序监测单元的反馈速度要足够快。当出现时序预警时应该短时间内立即响应，这样才能有充足的时间供自适应电压调节或频率调节系统进行调控。特别是对于半路径监测法，从时序预警信号通过或门传到控制系统并输出控制信号对芯片频率或电压进行调节，只有半个时钟周期。

4)时序监测单元要尽可能的少影响原来电路时序。对于半路径监测法，需要将时序监测单元插入在关键路径的中间节点，会影响原来电路的时序信息。

发明内容

发明目的：本发明公布了应用于半路径时序预警的时序监测单元，采用触发器内部的三态反相器中的特定节点来作为错误信号的探测点，能够有效的对电路的时序进行监测，并且可以在宽电压范围内正常工作。基于半路径时序预警的时序监测系统硬件开销小，能有效的对数字电路路径进行时序监测，结合电压频率调节能有效降低电路功耗。

技术方案：

本发明主要用于直接监测中的半路径时序预警，该方法的时序工作原理是在时钟低电平期间，当监测点数据D发生数据翻转时，时序监测单元产生时序预警信号；在时钟高电平期间，当监测点数据D发生数据翻转时，时序监测单元不产生时序预警信号。在时钟高电平期间监测点数据D发生翻转，表示关键路径一半的延时相对于时钟周期一半的时间还并不紧张，对应到整条关键路径上可以得知，此时关键路径时序并不紧张，因此不产生时序预警信号是正确的。在时钟低电平期间监测点数据D发生翻转，表示关键路径一半的延时相对于时钟周期一半的时间已经紧张，对应到整条关键路径上可以得知，此时关键路径时序已紧张，因此此时必须产生时序预警信号并调节电路频率或供电电压才能保证电路功能不出错。

传统的时序监测单元存在着响应速度慢，面积开销大。为此，本发明设计了一套基于半路径时序预警的时序监测系统，包括N个时序监测单元、一个动态或逻辑模块、一个时钟门控模块，其中N为正整数；

时序监测单元由3个NMOS管、3个PMOS管、4个反相器、1个三态门和1个或非门组成，时钟输入信号CLK取反后连接到PMOS管M1的栅极，PMOS管M1的漏极和PMOS管M2的漏极相连于节点VVDD，外围输入数据D与NMOS管M3、PMOS管M2的栅极相连，NMOS管M3的源极和PMOS管M2的源极相连于节点DN，作为交叉耦合反相器的信号输入，交叉耦合反相器包含一个反相器U1和一个三态门U2，反相器U1的输出端连接到三态门U2的输入端，三态门U2的输出端与节点DN相连，NMOS管M3的漏极和NMOS管M4的漏极相连于节点VVSS，NMOS管M4的源极接地，NMOS管M5和PMOS管M6的漏极也相连于节点DN，NMOS管M5的源极连接节点VVDD，PMOS管M6的源极连接节点VVSS，外围输入数据D经过反相器U3信号取反后连接到NMOS管M5的栅极和PMOS管M6的栅极，节点VVDD连接反相器U4的输入端，反相器U4的输出端与节点VVSS连接或非门U5的两输入端，或非门U5的输出端和非门U6的输入端相连，非门U6的输出端输出时序预警信号Pre_error。

时序监测单元的输入信号为时钟信号(CLK)和数据输入信号(D)，输出信号为时序预警信号(Pre_error)，所述的时序监测单元在传统的标准D触发器基础上，采用触发器内部的三态反相器中的特定节点来作为错误信号的探测点，通过监测探测点的电压变化来判定是否发生数据晚到的情形。该时序监测单元是在标准寄存器的基础上增加10个MOS管(虚线框标示)，同时去掉交叉耦合反相器后面的结构，通过监测寄存器内部节点VVDD和VVSS实现时序错误监测，其监测的核心原理是当VVDD电平发生由高到低的跳变或VVSS电平发生由低到高的跳变时，时序预警Pre_error信号拉高。

动态或逻辑模块具有N个错误预警信号的输入端，它们与N个时序监测单元的输出端分别对应相连接，对多个时序监测单元传来的错误预警信号进行或操作，得到总的错误预警信号(Pre_error_all)，并将其传递给时钟门控模块；

时钟门控模块的复位信号(reset)输出端与动态或逻辑模块的复位信号(reset)输入端相连，时钟门控模块的时钟和数据使能端通与外部输入数据相连。

本发明所述的基于半路径时序预警的时序监测系统需要在常规数字电路的基础上增加一些步骤，其设计方法包括如下步骤：

(1)系统设计：对系统完成设计，实现其功能设计；

(2)插入点选择：对电路的插入点进行选择和优化。

(3)时序监测单元插入：需要插入监测单元的插入点确认后，在插入点处添加监测单元，从而实现对关键路径进行监控。

(4)电压频率调节模块，当电路没有时序预警时，降低电源电压或提高系统工作频率；当时序出现预警，抬升电源电压或降低系统工作频率。

该系统面向近阈值宽电压范围内进行时序监测及电压调节，在出现总错误预警信号时立即将时钟进行门控一个周期，以保证当时钟恢复后，能采集到正确的数据。

有益效果：本发明提供一种基于半路径时序预警的时序监测单元及系统，能够实现时序预警监测。时序监测单元插入在关键路径组合逻辑中间点附近，而其只有3个NMOS管、3个PMOS管、4个反相器、1个三态门和1个或非门共22个晶体管，由此降低了自适应电压调节带来的面积代价和功耗代价，提高了原设计的性能，从而可以取得较高的功耗收益。此外，时序监测单元的工作电压范围为0.6V-1.1V，保证了时序监测系统能够在宽电压下进行时序预警监测。

附图说明

图1为本发明的基于半路径时序预警的时序监测系统框架图；

图2为本发明的时序监测单元结构；

图3为本发明的时序监测单元工作时序图；

图4为本发明的系统整体工作时序图；

图5为本发明的系统自适应电压调节仿真图；

具体实施方式

下面结合附图对本发明技术方案进行详细说明，但是本发明的保护范围不局限于所述实施例。

如图1所示，为本发明的基于半路径监测法的自适应电压调节系统框图，包括时序监测单元(Transition Detector，TD)、动态or_tree和控制模块。时序监测单元插入在关键路径中间点实现对电路的时序监测，其输出结果主要是表征电路时序是否紧张，通过动态or-tree汇总所有时序监测单元的时序信息后产生总的预警信号，并将其传输给时钟门控模块，然后实现对电路时序的调节。

如图2所示，为本发明的时序监测单元结构，本设计基于SMIC40nm的工艺进行设计，时序监测单元在传统的标准D触发器基础上，采用触发器内部的三态反相器中的特定节点来作为错误信号的探测点，通过监测探测点的电压变化来判定是否发生数据晚到的情形。该时序监测单元是在标准寄存器的基础上增加10个MOS管(虚线框标示，3个反相器和一个或非门)，同时去掉交叉耦合反相器后面的结构，通过监测寄存器内部节点VVDD和VVSS实现时序错误监测，其监测的核心原理是当VVDD电平发生由高到低的跳变或VVSS电平发生由低到高的跳变时，时序预警Pre_error信号拉高。时序监测单元由3个NMOS管、3个PMOS管、4个反相器、1个三态门和1个或非门组成，时钟输入信号(CLK)取反后连接到PMOS管M1的栅极，PMOS管M1的漏极和PMOS管M2的漏极相连于节点VVDD，外围输入数据D与NMOS管M3、PMOS管M2的栅极相连，NMOS管M3的源极和PMOS管M2的源极相连于节点DN，作为交叉耦合反相器的信号输入，交叉耦合反相器包含一个反相器U1和一个三态门U2，反相器U1的输出端连接到三态门U2的输入端，三态门U2的输出端与DN节点相连，NMOS管M3的漏极和NMOS管M4的漏极相连于节点VVSS，NMOS管M4的源极接地，NMOS管M5和PMOS管M6的漏极也相连于节点DN，NMOS管M5的源极连接节点VVDD，PMOS管M6的源极连接节点VVSS，外围输入数据D经过反相器U3信号取反后连接到NMOS管M5的栅极和PMOS管M6的栅极，节点VVDD连接反相器U4的输入端，反相器U4的输出端与节点VVSS连接或非门U5的两输入端，或非门U5的输出端和非门U6的输入端相连，非门U6的输出端输出Pre_error信号，即时序预警信号，监测单元的输入信号为时钟信号(CLK)和数据输入信号(D)，输出信号为时序预警信号(Pre_error)。

如图3所示，为本发明的时序监测单元工作时序图，时钟信号CLK为高电平期间，数据D发生由低到高或由高到低的电平变化，此时无时序紧张预警。如Case1和Case2，MOS管M1、M4导通，两监测节点VVDD和VVSS电压分别为电源电压和地，与当前输入信号D的电平无关，因此时序预警信号Pre_error保持低电平。时钟信号为低电平期间，数据D发生由低到高的电平变化，此时产生时序紧张预警。如Case3，当时钟信号处于低电平时，MOS管M1、M4截止，当数据D处于低电平时，此时MOS管M2、M5导通，MOS管M3、M6截止，此时监测节点VVDD和DN连接，DN处于高电平，监测节点VVSS处于悬空状态。当数据D变为高电平时，此时MOS管M3、M6导通，MOS管M2、M5截止，此时监测节点VVSS和DN连接，由于DN通过主级交叉耦合反相器反馈自稳，监测节点VVSS将被充电至与DN相同的电位，即监测节点VVSS变为高电平。由于监测节点VVSS发生由低到高的电位翻转，因此时序预警信号Pre_error电位拉高。时钟信号为低电平期间，数据D发生由高到低的电平变化，此时产生时序紧张预警。如Case4，当时钟信号处于低电平时，MOS管M1、M4截止，当数据D处于高电平时，此时MOS管M3、M6导通，MOS管M2、M5截止，此时监测节点VVSS和DN连接，DN处于低电平，监测节点VVDD处于悬空状态。当数据D变为低电平时，此时MOS管M2、M5导通，MOS管M3、M6截止，此时监测节点VVDD和DN连接，由于DN通过主级交叉耦合反相器反馈自稳，监测节点VVDD将被放电至与DN相同的电位，即监测节点VVDD变为低电平。由于监测节点VVDD发生由高到低的电位翻转，因此时序预警信号Pre_error电位拉高。在时钟高电平或低电平期间，数据D不发生翻转，此时无时序紧张预警。当前这种情况下，由于数据D不发生翻转，因此监测节点VVDD和VVSS也不会发生电平翻转情况，因此时序预警信号Pre_error电位保持为零。

如图4所示，本发明的系统整体工作时序图，系统在FF、0.6V、25℃的HSIM仿真图，以当前仿真环境为例进行功能验证，时钟频率是333MHz，此时监测系统已经产生频繁的时序预警(信号Pre_error_all频繁被拉高)。可以看出，Pre_error_all是通过动态or_tree传出来的时序预警信号，当Pre_errror_all信号拉高时，此时门控模块使能，然后下一个系统时钟被门控。可以看到的是，由不同or_tree输出的预警信号不是时时刻刻一样的，这说明在电路工作的过程中，有些路径会变的比较关键，而有些路径不算关键路径，因此对于关键路径监测的准确性显得非常重要，一旦时序监测单元监测的路径都是非关键路径，那么整个电路时序预警不准确。

如图5所示，本发明的系统自适应电压调节仿真图，clk是系统时钟，Vout是输出电压信号，Volt_ctrl[1]是上调电压控制信号，Volt_ctrl[0]是下调电压控制信号，Volt_ctrl[1:0]＝2’b00时电压保持不变，Volt_ctrl[1:0]＝2’b01时电压降低，Volt_ctrl[1:0]＝2’b10时电压上升。Pre_error_all是系统中经过动态or-tree后输出的时序预警信号。系统的初始工作电压是0.6V，输入的时钟频率是150MHz，刚开始电路的时序比较宽松，半路径时序监测单元并没有发出时序预警信号，控制系统开始连续发出电压降低的控制信号，然后Volt_ctrl[1]信号拉低，Volt_ctrl[0]信号拉高，电压以步长为0.02V的幅度逐级下降。随着电压的慢慢下降，系统的时序开始变的紧张，当输出电压降低到0.49V左右，此时时序监测系统开始偶尔发出时序预警信号Pre_error_all拉高，此时时钟进行二分频，然后控制模块输出电压抬升信号，即Volt_ctrl[1]信号拉高，Volt_ctrl[0]信号拉低，然后系统输出电压逐步抬升，直到Pre_error_all拉高信号消失，然后系统输出电压继续降低，当输出电压降低至0.49V时，半路径时序监测单元开始频繁的发出时序预警信号，说明此时系统时序非常紧张，应将电压再提升一个步长，使整个芯片时序不再紧张，即时序监测单元不发出时序预警信号。

Claims (2)

1.一种基于半路径时序预警的时序监测单元，其特征在于由3个NMOS管、3个PMOS管、4个反相器、1个三态门和1个或非门组成，时钟输入信号CLK取反后连接到PMOS管M1的栅极，PMOS管M1的漏极和PMOS管M2的漏极相连于节点VVDD，外围输入数据D与NMOS管M3、PMOS管M2的栅极相连，NMOS管M3的源极和PMOS管M2的源极相连于节点DN，作为交叉耦合反相器的信号输入，交叉耦合反相器包含一个反相器U1和一个三态门U2，反相器U1的输出端连接到三态门U2的输入端，三态门U2的输出端与节点DN相连，NMOS管M3的漏极和NMOS管M4的漏极相连于节点VVSS，NMOS管M4的源极接地，NMOS管M5和PMOS管M6的漏极也相连于节点DN，NMOS管M5的源极连接节点VVDD，PMOS管M6的源极连接节点VVSS，外围输入数据D经过反相器U3信号取反后连接到NMOS管M5的栅极和PMOS管M6的栅极，节点VVDD连接反相器U4的输入端，反相器U4的输出端与节点VVSS连接或非门U5的两输入端，或非门U5的输出端和非门U6的输入端相连，非门U6的输出端输出时序预警信号Pre_error。

2.一种基于半路径时序预警的时序监测单元及系统，其特征在于：包括N个时序监测单元、一个动态或逻辑模块、一个时钟门控模块，其中N为正整数；

所述时序监测单元由3个NMOS管、3个PMOS管、4个反相器、1个三态门和1个或非门组成；时钟输入信号CLK取反后连接到PMOS管M1的栅极，PMOS管M1的漏极和PMOS管M2的漏极相连于节点VVDD，外围输入数据D与NMOS管M3、PMOS管M2的栅极相连，NMOS管M3的源极和PMOS管M2的源极相连于节点DN，作为交叉耦合反相器的信号输入，交叉耦合反相器包含一个反相器U1和一个三态门U2，反相器U1的输出端连接到三态门U2的输入端，三态门U2的输出端与节点DN相连，NMOS管M3的漏极和NMOS管M4的漏极相连于节点VVSS，NMOS管M4的源极接地，NMOS管M5和PMOS管M6的漏极也相连于节点DN，NMOS管M5的源极连接节点VVDD，PMOS管M6的源极连接节点VVSS，外围输入数据D经过反相器U3信号取反后连接到NMOS管M5的栅极和PMOS管M6的栅极，节点VVDD连接反相器U4的输入端，反相器U4的输出端与节点VVSS连接或非门U5的两输入端，或非门U5的输出端和非门U6的输入端相连，非门U6的输出端输出时序预警信号Pre_error；

时序监测单元插在关键路径中间点，时序监测单元的数据输入端与半路径监测点相连，时钟门控模块的时钟信号输出端与时序监测单元的时钟输入端相连，时序监测单元的输出端输出信号作为时序预警信号与动态或逻辑模块相连；

所述动态或逻辑模块具有N个错误预警信号的输入端，它们与N个时序监测单元的输出端分别对应相连接，对多个时序监测单元传来的时序预警信号进行或操作，得到总的错误预警信号Pre_error_all，并将其传递给时钟门控模块；

所述时钟门控模块的复位信号输出端与动态或逻辑模块的复位信号输入端相连，时钟门控模块的时钟和数据使能端通与外部输入数据相连。

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