CN106209060B

CN106209060B - 一种基于电流监测的时序错误监控系统

Info

Publication number: CN106209060B
Application number: CN201610482976.6A
Authority: CN
Inventors: 单伟伟; 商新超
Original assignee: Southeast University
Current assignee: Southeast University
Priority date: 2016-06-27
Filing date: 2016-06-27
Publication date: 2019-04-19
Anticipated expiration: 2036-06-27
Also published as: CN106209060A

Abstract

本发明公开了一种基于电流监测的时序错误监控系统，包括监控单元模块，动态或逻辑模块和时钟门控模块。监控单元模块由锁存器和跳变沿检测单元组成，跳变沿检测单元基于电流监测的原理，采用9个MOS管，实现了宽电压下时序错误监控的功能，本发明可以有效地对片上电路进行原地监控，利用监控单元模块替换监控路径末端的触发器，采用时钟门控的方法解决电路的时序紧张。基于电流监测的时序错误监控系统实现简单，硬件开销小，有效减少了在线监控带来的额外的面积和功耗代价。

Description

一种基于电流监测的时序错误监控系统

技术领域

本发明涉及一种基于电流监测的时序错误监控系统，该电路可用于自适应电压调整技术，用于对路径的时序错误监控，从而来判断时序是否出现了违反。整个电路用纯数字逻辑实现，属于集成电路设计领域。

技术背景

伴随着集成电路的发展以及人们对芯片性能的持续诉求，芯片的集成度越来越高，功能也越来越强大，单芯片集成的晶体管数目呈指数形式持续增加。然而，这种集成度的提高，也带来了芯片功耗的指数增长，给芯片的散热、供电、功能稳定性及使用寿命都带来了严峻的挑战，降低集成电路的能耗成为了重要的方面。

为了保证电路能够稳定的工作，在设计之初，我们要考虑PVT(Process Voltage&Temperature variation)的变化，为设计预留一定的设计余量。为了保证电路在不同的PVT条件下都能正常工作，设计者在设计电路时，需要考虑最悲观的情况，为芯片的时序预留一些余量，保证在“最坏情况”(worst-case)下也能正常工作。而芯片实际工作的PVT条件也有可能并非是最悲观的。同时，为了防止电路老化、时钟抖动、随机噪声、1/f噪声等因素，电路也需要预留一些时序余量。

为降低电路这种过多的设计余量，更好的释放宽电压设计的潜能，克服低电压下的PVT偏差剧烈的问题，自适应电压频率调节(Adaptive Voltage Frequency Scaling，AVFS)技术应运而生。它可以有效的抑制芯片的工艺偏差，其核心思想是通过片上监控单元模块将工艺、电压和温度变化(Process Voltage&Temperature variation，PVT)以及噪声、老化等因素转化为监控单元模块的时序延时，然后根据延时关系动态调节供电电压值，从而降低芯片总功耗。

自适应电压频率调节技术的核心通过在线监控电路的时序情况，并根据时序松紧情况实时调节控制芯片工作电压/频率，有效减少设计过程中预留的时序余量，从而达到降低芯片功耗的目的。而完成电路时序错误监控最关键的设计就是监控单元模块的设计。一个好的监控单元模块主要有如下几个特点：一是，有效监控电路时序，因为监控单元模块最核心的功能就是监控电路时序；二是，对于原设计时序影响尽可能小，因为基于错误预测的原地监控方法需要插入监控单元模块到原设计中，需要对原设计进行修改，会影响被插入路径的时序；三是，面积开销尽可能的小。而本发明完全符合这三点的要求。

本发明主要用于自适应电压调节系统中电路的时序错误监控，结合控制逻辑，完成对电路的时序监控。本设计的跳变沿检测单元，当CLK为低电平时，节点VVSS的电压始终为“0”(低电平)，在经过反相器后，error信号保持为“1”(高电平)。当CLK为高电平时，电路进行数据翻转的监控。增加晶体管M5和M6，能有效的抬升节点VVSS的电压，以使电路可以在更加低的电压下工作。

发明内容

发明目的：本发明针对自适应电压频率调节系统的最关键部分跳变沿检测单元进行了设计，设计的跳变沿检测单元基于电流监测的原理，能够有效的对电路的时序进行监控，并且可以在宽电压范围内正常工作。基于电流监测的时序错误监控系统硬件开销小，不会对原电路的时序信息产生影响，能有效的对数字电路路径进行时序监控。

技术方案：为实现上述发明目的，本发明设计了一种基于电流监测的时序错误监控系统，其特征在于：包括监控单元模块、动态或逻辑模块和时钟门控模块，监控单元模块替换监控路径末端的触发器，对监控路径进行原地监控，当CLK处于高电平期间进行数据翻转的监控，从而来判断电路的时序是否“紧张”，当监控单元模块发出错误预警信号时，通过动态或逻辑，将总错误预警信号传递给时钟控制模块，对时钟进行门控，由于采用锁存器替换监控路径末端的触发器，当时序出现紧张时，有效的利用锁存器的时间借用(Timeborrowing)特性，保证数字电路设计并未发生真正的时序错误。

本发明所述的基于新型跳变沿检测单元的片上监控电路需要在常规数字电路的基础上增加一些步骤，其设计方法包括如下步骤：

(1)系统设计：对系统完成设计，实现其功能设计；

(2)监控时序路径选择：对电路的关键路径进行选择，选择需要监控的关键路径。

(3)监控单元模块插入：需要监控的路径确定后，对监控路径末端的触发器替换为监控单元模块，完成监控单元模块在数字电路中的插入，对关键路径进行监控。

(4)电压频率调节模块，当出现错误预警时，停止电压进一步的降低和频率的提升。当时序没有预警时，降低电源电压或提高设计的频率，以降低系统的整体功耗。

所述监控单元模块的数据输入端与外围输入数据D相连，时钟输入端与时钟门控模块的时钟输出端相连，监控单元模块中的跳变沿检测单元采用的时钟是锁存器的时钟经过反相器之后的反相时钟，锁存器在时钟高电平期间进行数据传输。

本发明提供的监控单元模块用于替换监控路径末端的触发器，包括锁存器和跳变沿检测单元两部分，其中锁存器在时钟高电平期间进行数据的传输，实现了在宽电压下的错误监控，能及时的监控数据是否发生了翻转，从而来判断电路的时序是否正常。

监控单元模块的跳变沿检测单元由4个NMOS管、3个PMOS管和一个反相器组成，外围输入数据与NMOS管M1、PMOS管M2的栅极相连，NMOS管M1和PMOS管M2的漏极相连于节点m,作为NMOS管M3、PMOS管M4栅极的输入端，NMOS管M3和PMOS管M4的漏极相连于节点nm，作为NMOS管M5和PMOS管M6的栅极输入，NMOS管M5作为一个电容，其漏极和源极相连接地，PMOS管M6起到反馈的作用，其漏极与NMOS管M3和PMOS管M4的栅极相连，时钟输入信号取反后与NMOS管M7的栅极相连，NMOS管M1和NMOS管M3的源极与NMOS管M7的漏极相连于节点VVSS，作为反相器的输入端，反相器的输出即错误预警信号。

所述动态或逻辑模块由N+1个PMOS、3个NMOS和两个反相器组成；PMOS管MP1至PMOS管MPN的栅极分别与N个监控单元模块输出的错误信号(error1～errorN)相连，源极连在一起与PMOS管MP0的漏极相连，漏极与NMOS管MN1、MN2的漏极连接点相连作为反相器U2的输入；PMOS管MP0的源极与电源VDD相连，栅极与时钟门控模块输出的复位信号相连；NMOS管MN2的源极与NMOS管MN3的漏极相连接，NMOS管MN2的栅极连接反相器U2的输出端，NMOS管MN3的栅极与其源极相连与地VSS相连；NMOS管MN1的栅极与时钟门控模块输出的复位信号相连，源极与地VSS相连接；反相器U2的输出作为反相器U3的输入，反相器U3的输出即为总错误预警信号。

时钟门控模块由时钟门控单元和错误复位产生电路组成，时钟门控单元的输入端与外围的时钟和使能信号相连，同时与动态或逻辑总错误预警信号相连，实现对时钟的门控，当总错误预警信号有效时，时钟被门控。错误复位产生电路由一个D触发器、两个延时单元、一个与非门和一个反相器组成，产生的复位信号与动态或逻辑的输入端相连，实现对错误信号的复位。

该系统面向近阈值宽电压范围内进行时序监控及电压调节，在出现总错误预警信号时立即将时钟进行门控一个周期，以保证当时钟恢复后，能采集到正确的数据。随着工艺节点的进一步降低，芯片的工艺偏差变得越来越严重，为了保证设计的正确性，设计中要预留更加的多的设计余量，自适应电压调整技术能有效的应对工艺偏差的影响，对电路时序进行监控，有效的去除设计的余量，使系统能够工作在最优电压下。自适应电压技术的核心就是对路径时序进行有效的监控，通过对时序路径的监控来判断是否需要调整电压。而监控单元模块的设计在保证能够完成错误监控的功能的基础上，尽量不会对原电路的时序产生影响，监控单元模块的面积尽量设计的小，以保证比较小的硬件开销。

有益效果：本发明基于一种基于电流监测的时序错误监控系统，能够实现从近阈值到正常电压的时序错误监控。跳变沿检测单元与锁存器lacth作为一个新的标准单元替换需要监控路径末端的触发器，只增加了一个MOS管，大大减少了硬件开销，由此降低了自适应电压调节带来的面积代价和功耗代价，同时有效的利用了锁存器借用时间的特性，提高了原设计的性能，从而可以取得较高的功耗收益。

附图说明

图1为本发明的基于电流监测的时序错误监控系统框图；

图2为本发明的跳变沿检测单元结构；

图3为本发明的跳变沿检测单元工作时序图；

图4为本发明的节点VVSS电压与反相器翻转所需电压比较；

图5为系统整体工作时序图；

图6为本发明的时钟门控模块和错误复位电路及时序图；

具体实施方式

下面结合附图对本发明技术方案进行详细说明，但是本发明的保护范围不局限于所述实施例。

如图1所示，为本发明基于电流监测的时序错误监控系统框图。包括三部分：监控单元模块、动态或逻辑模块和时钟门控模块。所述监控单元模块由跳变沿检测单元和锁存器组成，跳变沿检测单元和锁存器的数据输入端与外围输入数据相连，时钟门控模块的时钟信号输出端与锁存器的时钟信号输入端连接，时钟门控模块的时钟信号输出端经一反相器与跳变沿检测单元的时钟信号输入端连接；跳变沿检测单元的输出端输出被监控路径的错误预警信号；所述动态或逻辑模块具有与N个监控单元模块的输出端分别对应连接的N个错误预警信号输入端，其对多个监控单元模块传来的错误预警信号进行或操作得到总错误预警信号(dynamic_error)，并传输给时钟门控模块对时钟进行门控；时钟门控模块的复位信号输出端与动态或逻辑模块的复位信号输入端相连，时钟门控模块的时钟和数据使能端通过外部数据来输入。基于跳变沿检测单元的自适应电压调节系统完成了当出现时序紧张时，通过门控时钟的方法来解决时序的问题，在系统设计时，采用监控单元模块替换监控路径的触发器，有效利用锁存器的时间借用(Time borrowing)特性，保证数字电路设计并未发生真正的时序错误。

如图2所示，为本发明的跳变沿检测单元结构，本设计基于SMIC40nm的工艺进行设计，所述监控单元模块的跳变沿检测单元由4个NMOS管、3个PMOS管和一个反相器组成，外围输入数据与NMOS管M1、PMOS管M2的栅极相连，NMOS管M1和PMOS管M2的漏极相连于节点m,作为NMOS管M3、PMOS管M4栅极的输入端，NMOS管M3和PMOS管M4的漏极相连于节点nm，作为NMOS管M5和PMOS管M6的栅极输入，NMOS管M5作为一个电容，其漏极和源极相连接地，PMOS管M6起到反馈的作用，其漏极与NMOS管M3和PMOS管M4的栅极相连，时钟输入信号取反后与NMOS管M7的栅极相连，NMOS管M1和NMOS管M3的源极与NMOS管M7的漏极相连于节点VVSS，作为反相器的输入端，反相器的输出即错误预警信号。

控制信号为高电平时，晶体管M7导通，节点VVSS电压始终保持为“0”，经过反相器U1后，输出的error信号保持为“1”。当为低电平时，晶体管M7被关断，此时进行数据翻转的监控。

当为低电平时，数据端D的变化情况有三种，数据电平从低到高、从高到低和保持为“0”或“1”。

数据D电平从低到高变化时，晶体管M1逐渐导通，此时节点m电平由高到低变化，晶体管M3逐渐关闭，节点nm电平由低到高变化，以使晶体管M6关闭，但是数据在传输的过程中存在延时，因此节点nm电平从低到高变化相对于数据端从低到高的变化，有一定的延时，这就使得存在很短的时间段M1和M6同时导通，从而增加对节点VVSS的充电时间，有效的抬升节点VVSS的电压，以促使后面的反相器U1发生数据的跳转。

数据D电平从高到低进行变化时，晶体管M1逐渐关闭，此时节点m电平由低到高变化，晶体管M3逐渐导通，节点nm电平由高到低变化，此时晶体管M5作为一个电容会进行放电，通过晶体管M3对节点VVSS进行充电，能快速的抬升节点VVSS的电压，以促使反相器U1发生数据的跳转。

当数据D电平保持为“0”或“1”时，当数据D端电平保持为“0”时，晶体管M1关闭，节点m电平保持为高电平，晶体管M3导通，节点nm电平保持为低电平，此时节点VVSS由于不存在充电的回路，因此节点VVSS电平保持为“0”。当数据D端电平保持为“1”时，晶体管M1导通，节点m保持为低电平，晶体管M3关闭，节点nm保持为高电平，晶体管M6关闭，此时也不存在对节点VVSS的充电回路，节点VVSS时钟保持为“0”。

因此，当为低电平时，数据D端电平无论发生低到高的变化，还是从高到低的变化，都会引起节点VVSS电压的变化，以促使后面的反相器发生数据的翻转。当数据D端电平保持为“0”或“1”的时候，对节点VVSS没有充电电路存在，此时节点VVSS保持为“0”。

如图3所示，为本发明跳变沿检测单元工作时序图，在第一个和第二个时钟周期时，数据输入端D电平保持为“0”或“1”，此时不论CLK为低电平还是高电平，节点VVSS的电压始终为0，error信号保持为高电平。在第三个时钟周期内，当时钟CLK为高电平时，输入数据端D电平发生从高到低的变化时，节点VVSS的电压抬升，反相器U1发生数据的跳变，监控到错误预警信号。在第四个时钟周期内，当时钟CLK为高电平时，输入数据端D发生从低到高的变化时，节点VVSS的电压抬升，反相器U1发生数据的跳变，输出错误预警信号拉低。

如图4所示，为本发明节点VVSS点电压与反相器翻转所需电压的比较。反相器发生数据翻转变化，需要节点VVSS达到一定的电压值，才会促使其发生数据的变化。对节点VVSS在各个电压下进行Monte Carlo仿真，统计节点VVSS电压值的变化如图中方形连接线所示。星形连接线表示的是反相器在各个电压下发生数据翻转时，所需要的电压值。通过图中曲线可知，设计的跳变沿检测单元工作电压范围为0.6V-1.1V，能够有效的监控出数据的翻转变化，跳变沿检测单元工作稳定。

如图5所示，为本发明系统的整体工作时序图，在第一个时钟周期内，数据输入端D保持不变，此时电路时序正常，没有错误预警信号产生，电路正常工作。在第二个时钟周期内，当时钟CLK处于高电平期间，数据输入端D电平发生从高到低的翻转，此时电路时序变得“紧张”，错误预警信号信号拉低，经过动态或逻辑传输到时钟门控模块，此时时钟门控模块采集到总错误预警信号，在第三个时钟周期时，时钟CLK被门控一个时钟周期，由于监控路径末端的寄存器被替换为监控单元模块，可以借用时间，此时的电路并未发生真正的时序错误，但此时电路时序已经很紧张。时钟CLK在第三个时钟周期内一直拉低，此时数字电路寄存器和锁存器的数据保持不变，电路未发生时序错误。此时时钟门控模块发出复位信号到动态或逻辑，以实现总错误预警信号的复位，以使系统恢复正常。在第四个时钟周期内，时钟恢复正常，电路继续正常工作。

如图6所示，为本发明的时钟门控模块和错误复位电路及时序图，时钟门控模块由时钟门控单元和错误复位产生电路组成，时钟门控单元采用SMIC40nm库中的标准门控单元，实现对时钟的门控功能。错误复位产生电路由一个D触发器、两个延时单元、一个与非门和一个反相器组成，实现对局部复位信号(reset_n)的调整，当复位信号有效时，会传递给动态或逻辑，实现对总错误预警信号进行复位。为了保证总错误预警信号可以被系统的自适应电压调整模块和频率调整模块采集到，通过对局部复位信号的调整，实现总错误预警信号的拉伸，时序图如图中所示。在第一个时钟周期时，总错误预警信号保持低电平，即此时电路时序正常，复位信号保持为低电平。在第二个时钟周期时，总错误预警信号拉高，表示电路时序变得“紧张”。在第三个时钟时，错位复位电路的触发器采集到总错误预警信号拉高，相应的reset_n信号拉高。为了实现总错误预警信号有效的拉伸，时钟门控模块的reset信号相对于reset_n信号进行了延后，但是两个信号的下降沿在同一时刻发生变化。

在具体的实施过程中，将锁存器和跳变沿检测单元组成监控单元模块，然后对监控路径末端的D触发器进行替换，表1为本发明监控单元模块与库单元D触发器各项数据指标的对比，进行监控单元模块与库单元D触发器各项数据指标的对比，能有效的反映出D触发器被监控单元模块替换后，对原设计硬件开销和功耗的影响。从表1中可以看出，跳变沿检测单元与锁存器组成的监控单元模块和替换前的触发器相比，漏电能耗、面积和总的能耗基本一致，晶体管的数目与D触发器相比，只增加了1个晶体管。这样就减少了自适应电压调整模块所带来的面积和功耗开销。采用技术方案中的实施步骤，数字电路设计完成后选择需要监控的关键路径，进行监控单元模块的插入，实现对监控路径的原地监控，同时完成相应控制电路的设计。

表1监控单元模块与库单元D触发器各项数据指标对比

名称	库单元D触发器	监控单元模块	对比结果
				ck-q(s)	7.13e-11	2.92675e-11	0.4X
leakage_energy(w)	4.08e-16	4.46e-16	1.09X
				Area(um<sup>2</sup>)	5.506	5.985	1.08X
total_energy(J)	5.36e-15	5.38e-15	1.003X
				of_transistor	24	25	1.04X

如上所述，尽管参照特定的优选实施例已经表示和表述了本发明，但其不得解释为对本发明自身的限制。在不脱离所附权利要求定义的本发明的精神和范围前提下，可对其在形式上和细节上做出各种变化。

Claims

1.一种时序错误监控单元模块，其特征在于由一个锁存器、一个跳变沿检测单元构成，外围输入数据（D）连接到锁存器和跳变沿检测单元的数据输入端，时钟输入信号（CLK）连接到锁存器的时钟输入端，时钟输入信号（CLK）取反后连接到跳变沿检测单元的时钟输入端；跳变沿检测单元由4个NMOS管、3个PMOS管和一个反相器组成，外围输入数据（D）与NMOS管M1、PMOS管M2的栅极相连，NMOS管M1和PMOS管M2的漏极相连于节点m, 作为NMOS管M3、PMOS管M4栅极的输入端，NMOS管M3和PMOS管M4的漏极相连于节点nm，作为NMOS管M5和PMOS管M6的栅极输入，NMOS管M5作为一个电容，其漏极和源极相连接地，PMOS管M6起到反馈的作用，其漏极与NMOS管M3和PMOS管M4的栅极相连，时钟输入信号（CLK）取反后与NMOS管M7的栅极相连，NMOS管M1和NMOS管M3的源极与NMOS管M7的漏极相连于节点VVSS，作为反相器的输入端，反相器的输出即错误预警信号。

2.一种基于电流监测的时序错误监控系统，其特征在于其监控单元模块由一个锁存器、一个跳变沿检测单元构成，所述监控单元模块的输入信号为时钟输入信号（CLK）和外围输入数据（D），输出信号为数据输出信号（Q）和错误预警信号（error），外围输入数据（D）连接到锁存器和跳变沿检测单元的数据输入端，时钟输入信号（CLK）连接到锁存器的时钟输入端，时钟输入信号（CLK）取反后连接到跳变沿检测单元的时钟输入端，锁存器的输出为数据输出信号（Q），跳变沿检测单元的输出为错误预警信号；

跳变沿检测单元由4个NMOS管、3个PMOS管和一个反相器组成，外围输入数据（D）与NMOS管M1、PMOS管M2的栅极相连，NMOS管M1和PMOS管M2的漏极相连于节点m, 作为NMOS管M3、PMOS管M4栅极的输入端，NMOS管M3和PMOS管M4的漏极相连于节点nm，作为NMOS管M5和PMOS管M6的栅极输入，NMOS管M5作为一个电容，其漏极和源极相连接地，PMOS管M6起到反馈的作用，其漏极与NMOS管M3和PMOS管M4的栅极相连，时钟输入信号（CLK）取反后与NMOS管M7的栅极相连，NMOS管M1和NMOS管M3的源极与NMOS管M7的漏极相连于节点VVSS，作为反相器的输入端，反相器的输出即错误预警信号。

3.一种基于电流监测的时序错误监控系统，其特征在于，包括N个监控单元模块、一个动态或逻辑模块、一个时钟门控模块，其中N为正整数；

所述监控单元模块由跳变沿检测单元和锁存器组成，跳变沿检测单元和锁存器的数据输入端与外围输入数据相连，时钟门控模块的时钟信号输出端与锁存器的时钟信号输入端连接，时钟门控模块的时钟信号输出端经一反相器与跳变沿检测单元的时钟信号输入端连接；跳变沿检测单元的输出端输出被监控路径的错误预警信号；

所述动态或逻辑模块具有与N个监控单元模块的输出端分别对应连接的N个错误预警信号输入端，其对多个监控单元模块传来的错误预警信号进行或操作得到总错误预警信号（dynamic_error），并传输给时钟门控模块对时钟进行门控；

时钟门控模块的复位信号（reset）输出端与动态或逻辑模块的复位信号（reset）输入端相连，时钟门控模块的时钟和数据使能端通过外部数据来输入。

4.根据权利要求3所述的基于电流监测的时序错误监控系统，其特征在于，跳变沿检测单元由4个NMOS管、3个PMOS管和一个反相器组成，外围输入数据与NMOS管M1、PMOS管M2的栅极相连，NMOS管M1和PMOS管M2的漏极相连于节点m, 作为NMOS管M3、PMOS管M4栅极的输入端，NMOS管M3和PMOS管M4的漏极相连于节点nm，作为NMOS管M5和PMOS管M6的栅极输入，NMOS管M5作为一个电容，其漏极和源极相连接地，PMOS管M6起到反馈的作用，其漏极与NMOS管M3和PMOS管M4的栅极相连，时钟输入信号取反后与NMOS管M7的栅极相连，NMOS管M1和NMOS管M3的源极与NMOS管M7的漏极相连于节点VVSS，作为反相器的输入端，反相器的输出即错误预警信号。

5.根据权利要求3所述的基于电流监测的时序错误监控系统，其特征在于，所述动态或逻辑模块由N+1个PMOS、3个NMOS和两个反相器组成；PMOS管MP1至PMOS管MPN的栅极分别与N个监控单元模块输出的错误信号（error1~errorN）相连，源极连在一起与PMOS管MP0的漏极相连，漏极与NMOS管MN1、MN2的漏极连接点相连作为反相器U2的输入；PMOS管MP0的源极与电源VDD相连，栅极与时钟门控模块输出的复位信号相连；NMOS管MN2的源极与NMOS管MN3的漏极相连接，NMOS管MN2的栅极连接反相器U2的输出端，NMOS管MN3的栅极与其源极相连与地VSS相连；NMOS管MN1的栅极与时钟门控模块输出的复位信号相连，源极与地VSS相连接；反相器U2的输出作为反相器U3的输入，反相器U3的输出即为总错误预警信号。