JP6291831B2 - 半導体装置 - Google Patents
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Description
図1は、回路全体に電源電圧を供給する単一電源に対してAVS技術を適用する半導体装置の概略構成を示す図である。
このAVS技術によれば、遅延量Delayが、限界より小さければ電源電圧VDDを低下させ、限界より大きくなるとVDDを上昇させる。
“START”から始まり、“POWERFULL”では、VDDが上昇し、例えば、最大値1.2Vまで上昇する。
以下に説明する実施形態のAVS電源制御を行う半導体装置では、誤動作を発生しないように電源電圧を制御しながら、消費エネルギを低減する。
第1実施形態の半導体装置は、電源電圧が可変の電源を有し、AVS電源制御技術を適用する半導体装置である。
回路ブロック1は、FF2と、組合せ論理回路3と、FF4と、遅延モニタ回路5と、フリップフロップ(FF)モニタ(Flip-Flop Monitor)回路31と、を有する。
図8は、第1実施形態で実行されるAVS技術における制御を説明する図である。図8の上側は、電源電圧VDDの変化に対する回路(トランジスタ)の遅延量Delayの変化を示し、トランジスタの動作速度がSlowの場合とFastの場合を示している。図8の下側は、電源電圧VDDの変化に対する回路消費エネルギの変化例を示し、トランジスタの動作速度がSlowの場合とFastの場合を示している。図8の上側は、図5の(B)と同じであり、Delayが要求動作周波数ラインより小さく、VDDがFF最小動作可能電圧より大きい範囲が動作可能範囲であり、VDDがこの範囲内に入るように制御を行う。VDDがFF最小動作可能電圧より小さくなるとFFに誤動作が発生し、動作中に誤動作することは望ましくないので、FF最小動作可能電圧より少し大きい電圧を第1余裕電圧として設定する。そして、FFモニタ回路31は、VDDが第1余裕電圧より低くなると警告信号Warningを発生する。
さらに、PMU7は、警告信号Warningを受け取ったら、電源6にVDDを上げるように指示を出す。
FFモニタ回路31は、入力信号生成回路32と、レプリカ回路33と、誤動作回路34と、比較回路35と、を有する。入力信号生成回路32は、PMU7からの制御信号ENが高レベル(High)の時に、0/1に交互に変化する信号を発生する。レプリカ回路33は、図5の(A)に示したようなFFと同じ回路構成および特性を有する回路で、入力信号生成回路32から入力する信号を内部クロックCLKに同期して取り込んで保持する。誤動作回路34は、上記のFFと同じ回路構成を有するが、電源電圧VDDが第1余裕電圧より低くなると誤動作する。言い換えれば、誤動作回路34は、レプリカ回路33が誤動作する電圧より高い電圧で誤動作する。比較回路35は、レプリカ回路33の出力する0/1に交互に変化する信号と、誤動作回路34の出力する0/1に交互に変化する信号とが、一致するかを判定する。レプリカ回路33と誤動作回路34は、FFであり、入力信号生成回路32から同じ信号が入力される。したがって、レプリカ回路33と誤動作回路34が共に正常に動作する場合には、比較回路35は、一致を検出する。もし、比較回路35の出力Yが不一致を示す場合には、レプリカ回路33と誤動作回路34の一方が誤動作している、具体的にはより高いVDDで誤動作する誤動作回路34が誤動作したと判定される。
入力信号生成回路32は、NANDゲート41と、FF42と、インバータ43と、を有する。NANDゲート41は、PMU7からの制御信号ENが高レベルの時に、PLL8からの内部クロックCLKを通過させ、ENが低レベルの時には、遮断して高レベルに固定した信号を出力する。FF42とインバータ43は、1/2分周回路を形成し、ENが高レベルの時には内部クロックCLKを1/2分周した信号を出力する。
誤動作回路34は、レプリカ回路33のFF51と同じ回路構成および特性を有するFF61を有する。誤動作回路34は、入力信号を、内部クロックCLKに同期してラッチして保持し、YFF1として出力するが、VDDが、VDDminより高い第1余裕電圧より低くなると誤動作する。言い換えれば、VDDを低下させた場合に、FF61は、FF51より先に誤動作する。
図11のFFモニタ回路31は、NANDゲート44と、FF52と、インバータ53と、FF62と、EXOR72と、FF73と、を有する。NANDゲート44は、内部クロックCLKのゲーティングを行う。FF52は、図5の(A)に示したようなFFと同じ回路構成および特性を有し、インバータ53と一緒に1/2分周回路を形成する。FF62は、FF52と同じ回路構成および特性を有し、インバータ53と一緒に1/2分周回路を形成するが、VDDが、VDDminより高い第1余裕電圧より低くなると誤動作する。FF52の出力がYFF0であり、FF62の出力がYFF1である。EXOR72は、YFF0とYFF1の一致を検出する。FF73は、EXOR72の比較結果をクロックに同期して保持し、Yとして出力する。
図12の(A)は、FF51と同じ構成のFF61を、GNDにはそのまま接続するが、VDDには抵抗R1を介して接続したものである。これにより、FF61に供給される電源電圧が実効的に低下し、FF61は、VDDが、VDDminより高い第1余裕電圧より低くなると誤動作する。
“POWERFULL”状態では、FF2および4を含む回路ブロック1の内部回路の動作が確実に保障できる高い電圧にVDDの電圧を設定する。例えば、VDD=1.2Vにする。これにより、回路に誤動作を生じることなく電源制御を行うことが可能になる。
“VDDDOWN”状態では、一定周期ごとにPMU7が電源6にVDDを所定量ずつ下げる命令を繰り返し出す。例えば、PMU7は、10μ秒ごとにVDD=VDD−25mVとする命令を出す。ここで、トリガ(Trigger)TNの時には“VDDDOWN”状態を維持し、トリガTWの時には“VDDUP”状態に遷移する。
トリガTWは、遅延モニタ回路5の出力Delayが要求動作周波数ラインを越えるか、またはFFモニタ回路31が警告信号Warningを出力する場合に出力される。
PMU7は、トリガ(Trigger)生成部81と、電源(Power Supply)制御部84と、を有する。トリガ(Trigger)生成部81は、カウンタ82と、コンパレータ(比較器)83と、を有する。カウンタ82は、システムクロックSYSCLKが高レベルの間動作状態になり、FFモニタ回路31の出力する図13に示す警告信号Warningをカウントする。コンパレータ83は、カウンタ82のカウント値を所定の値と比較して多い場合に内部トリガTRIGを出力する。これにより、FFモニタ回路31の出力Yへのノイズによる影響を除いて、警告信号Warningを確実に判定できる。
“POWERFULL”では、VDDが上昇し、例えば、最大値1.2Vまで上昇する。この間、FFモニタ31は動作状態になっていないので、FFモニタ31の出力Yは低レベルで、カウンタ82の出力するカウント値はゼロであり、コンパレータ83の出力するTRIGも低レベルである。
次に説明する第2実施形態では、VDDの頻繁な変動が抑制される。
第2実施形態のPMU7は、トリガ生成部81が、カウンタ85およびコンパレータ86をさらに有し、電源制御部87が、コンパレータ83および86の出力から電源6の制御信号Up/Down/Holdを生成することが、第1実施形態と異なる。他は、第1実施形態と同じである。
開始から“VDDDOWN”に遷移するまでは、図16の第1実施形態と同じなので、説明は省略する。
このFFモニタ回路31は、入力信号生成回路32と、レプリカ回路33と、誤動作回路34と、比較回路35と、を有する。入力信号生成回路32は、NANDゲート44を有し、PMU7からの制御信号ENが高レベル(High)の時に、内部クロックを通過させ、ENが低レベルの時には遮断する。
図24の(A)に示すように、カウンタは、端子INから入力するパルス信号のパルス数をカウントする。カウンタは、EN端子に入力するシステムクロックSYSCLKの立ち上りで、カウント値を取り込んでOUT端子からYとして出力すると共に、それまでのカント値をリセットする。
図25は、電源電圧VDDが第1余裕電圧より低くなると誤動作するFFの変形例を示す図である。
2、4 FF(フリップフロップ)
3 組合せ論理回路(Combinational Logic)
5 遅延モニタ回路
6 第1回路ブロック用電源(Power Supply)
7 電源制御回路(PMU: Power Management Unit)
8 PLL
31 フリップフロップ(FF)モニタ回路
33 レプリカ回路
34 誤動作回路
35 比較回路
Claims (9)
- 電源と、
少なくとも1つの記憶素子を有し、前記電源から電源電圧の供給を受けて動作する回路ブロックと、
前記電源を制御して前記電源電圧を変化させる電源制御回路と、
前記電源電圧が低下した時に、遅延量が増加する遅延パスを有し、前記遅延パスの遅延量が所定値を超えると動作限界信号を生成する動作監視回路と、
前記電源電圧が低下した時に、前記記憶素子の最小動作可能電圧よりも高い第1余裕電圧より低くなることで第1誤動作信号を生成する記憶素子監視回路と、を備え、
前記電源制御回路は、前記電源電圧が前記最小動作可能電圧より低くならないように前記電源を制御し、
前記電源制御回路は、前記動作限界信号が発生すると、前記電源電圧を増加するように前記電源を制御する、
ことを特徴とする半導体装置。 - 前記記憶素子監視回路は、前記第1余裕電圧より低くなることで誤動作する第1誤動作素子を少なくとも1つ有し、前記記憶素子が正常に動作し且つ前記第1誤動作素子が正常に動作しない場合に第1誤動作未然検知信号を生成する請求項1に記載の半導体装置。
- 前記記憶素子監視回路は、前記第1余裕電圧よりも高い第2余裕電圧より低くなることで誤動作する第2誤動作素子を少なくとも1つ有し、前記第2誤動作素子が正常に動作しない場合に第2誤動作未然検知信号を生成する請求項2に記載の半導体装置。
- 前記電源制御回路は、前記第1誤動作未然検知信号および前記第2誤動作未然検知信号を受けない場合には前記電源電圧を単位量ずつ低下させ、前記第1誤動作未然検知信号を受けず且つ前記第2誤動作未然検知信号を受けると前記電源電圧を維持し、前記第1誤動作未然検知信号を受けると前記電源電圧を単位量ずつ増加させる、ように前記電源を制御する請求項3に記載の半導体装置。
- 前記電源制御回路は、動作開始時には、前記電源電圧を、前記回路ブロックおよび前記記憶素子が誤動作することのない電圧に設定する請求項1から4のいずれか1項に記載の半導体装置。
- 前記第1誤動作素子は、前記記憶素子と同一の構造を有し、前記記憶素子よりも大きな抵抗値の抵抗を介して前記電源に接続されている請求項2に記載の半導体装置。
- 前記第2誤動作素子は、前記記憶素子と同一の構造を有し、前記記憶素子の前記電源への接続抵抗より大きく、前記第1誤動作素子の前記電源への接続抵抗よりも大きい抵抗値の抵抗を介して前記電源に接続されている請求項3に記載の半導体装置。
- 前記電源制御回路は、前記電源電圧を単位量ずつ低下させる時に、前記動作限界信号が発生すると、前記電源電圧を単位量ずつ増加するように前記電源を制御することを特徴とする請求項1から7のいずれか1項に記載の半導体装置。
- 前記少なくとも1つの記憶素子は、フリップフロップであることを特徴とする請求項1から8のいずれか1項に記載の半導体装置。
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