CN102075179B - 一种亚阈值锁存器 - Google Patents

Abstract

一种亚阈值锁存器，采用主、从锁存器结构，设有两个输入端，分别为数据输入端D和时钟输入端clk，还设有一个输出端Q，主锁存器由反相器I1、I2、I3和CMOS传输门T1、T2组成，从锁存器由反相器I4、I5、I6和CMOS传输门T3、T4组成，时钟输入端clk一路连接反相器I7后分别输入主、从锁存器，一路直接输入主、从锁存器；主、从锁存器中的反馈回路中设有传输门，从而使得本发明可以有效工作在亚阈值条件下。本发明具有较好的抗干扰能力，亚阈值锁存器功耗更低。

Description

一种亚阈值锁存器

技术领域

本发明涉及亚阈值电路设计，为一种亚阈值工作区域下的锁存器，它可以在200mV的电源电压下，在亚阈值条件下应对由于工艺偏差，阈值电压波动等不利因素而正常工作。

背景技术

锁存器、寄存器是时序逻辑电路中必不可少的功能模块，其能否正常工作直接决定着整个系统的稳定性，而随着系统低功耗的需求越来越显著，设计具有低功耗，高稳定性的锁存器成为设计的一个关键所在，而这也往往是系统设计的一个技术瓶颈。其中，亚阈值设计是当前超低功耗设计的热门。通过降低电源电压(V_dd)进入电路的亚阈值区域——V_dd小于阈值电压(V_th)，使得系统工作在电路的亚阈值区，进而可以显著降低系统的动态、静态功耗。但是，亚阈值电路在带来低功耗便利的同时，却也引入了许多附加问题。其中一个最重要的问题是亚阈值条件下逻辑电路的工作稳定性问题。由于工艺偏差，阈值电压波动等的影响，使得工作在亚阈值区的锁存器呈现以下一些问题：1)主、从锁存器不能正常保存数据；2)主、从锁存器不能输出足够的数据信号摆幅，以致后续逻辑无法识别；3)本地时钟不能产生足够的时钟信号摆幅等。

对于普通的D锁存器来说，其最主要的失效是由于主、从锁存器不能正常保存数据而导致的问题，这主要是由于阈值电压V_th的偏差引起的。

发明内容

本发明要解决的问题是：亚阈值电路设计中，逻辑电路存在工作稳定性问题，需要一种新的电路设计，实现锁存器在亚阈值状态下的稳定工作。

本发明的技术方案为：一种亚阈值锁存器，由七个反相器I1～I7和四个CMOS传输门T1～T4组成，所述CMOS传输门均由一个NMOS管和一个PMOS管组成，两个晶体管的源极相连并作为传输门的输入端，漏极相连并作为传输门的输出端，所述输入端和输出端可以对调，两个晶体管的栅极分别作为传输门的控制极；

所述亚阈值锁存器采用主、从锁存器结构，设有两个输入端，分别为数据输入端D和时钟输入端clk，还设有一个输出端Q，主锁存器由反相器I1、I2、I3和CMOS传输门T1、T2组成，从锁存器由反相器I4、I5、I6和CMOS传输门T3、T4组成，时钟输入端clk一路连接反相器I7后分别输入主、从锁存器，一路直接输入主、从锁存器，

主锁存器中，传输门T1的NMOS管栅极与传输门T2的PMOS管栅极相连，并且与反相器I7的输出端相连，传输门T1的PMOS管栅极与传输门T2的NMOS管栅极相连并且与时钟输入端clk相连；数据输入端D作为主锁存器的输入端，连至反相器I1的输入端，反相器I1的输出端连至传输门T1输入端，传输门T1的输出端连至反相器I3的输入端，反相器I3的输出端一路连接到反相器I2的输入端，另一路作为主锁存器的输出端，同时反相器I2的输出端连至传输门T2的输入端，然后传输门T2的输出端连至反相器I3的输入端，构成由时钟输入端clk控制的主锁存器；

从锁存器中，传输门T3的NMOS管栅极与传输门T4的PMOS管栅极相连，并且与时钟输入端clk相连，传输门T3的PMOS管栅极与传输门T4的NMOS管栅极相连，并且与反相器I7的输出端相连，反相器I4的输入端作为从锁存器的输入端，主锁存器的反相器I3的输出端连接，反相器I4的输入端，反相器I4输出至传输门T3的输入端，然传输门T3的输出端连至反相器I6的输入端，反相器I6的输出端一路连接反相器I5的输入端，另一路作为从锁存器的输出，所述从锁存器的输出也就是整个亚阈值锁存器的输出端Q，同时反相器I5的输出端连接传输门T4的输入端，传输门T4输出端连接反相器I6的输入端，构成由时钟输入端clk控制的从锁存器。

为了在亚阈值条件下可以正常工作，避免由于工艺偏差，阈值电压波动等引入的主、从锁存器不能正常保存数据的问题，本发明的亚阈值锁存器电路采用了传输门切断主锁存器或从锁存器的反馈环路的电路结构，从而使得本发明可以有效工作在亚阈值条件下。

与现有技术相比，本发明具有以下优点及显著效果：

(1)与传统的锁存器相比，本发明的亚阈值锁存器功耗更低。由于其可以正常工作在亚阈值条件下，故其所消耗的功耗很低；

(2)本发明具有较好的抗干扰能力，工作稳定性好，特别是在亚阈值条件下，传统的锁存器受工艺波动以及阈值电压波动等的影响显著，极易导致锁存器失效而无法正常保持数据，而本发明由于采用了新的电路结构，用受时钟控制的传输门来切断主锁存器或从锁存器的反馈环路，从而可以在亚阈值条件下有效应对各种工艺波动，阈值电压波动的影响，大大提高电路抗干扰的能力。

附图说明

图1是本发明亚阈值锁存器的电路结构图。

图2是传统的D锁存器电路结构图。

图3是传统锁存器和本发明的蒙特卡洛分析仿真结果，其中(a)图对应传统的锁存器，(b)图对应本发明的电路。

具体实施方式

参看图1，本发明的亚阈值锁存器的电路结构由七个反相器I1～I7和四个CMOS传输门T1～T4组成，所述CMOS传输门均由一个NMOS管和一个PMOS管组成，两个晶体管的源极相连并作为传输门的输入端，漏极相连并作为传输门的输出端，所述输入端和输出端可以对调，两个晶体管的栅极分别作为传输门的控制极；

所述亚阈值锁存器采用主、从锁存器结构，设有两个输入端，分别为数据输入端D和时钟输入端clk，还设有一个输出端Q，主锁存器由反相器I1、I2、I3和CMOS传输门T1、T2组成，从锁存器由反相器I4、I5、I6和CMOS传输门T3、T4组成，时钟输入端clk一路连接反相器I7后分别输入主、从锁存器，一路直接输入主、从锁存器，

主锁存器中，传输门T1的NMOS管栅极与传输门T2的PMOS管栅极相连，并且与反相器I7的输出端相连，传输门T1的PMOS管栅极与传输门T2的NMOS管栅极相连并且与时钟输入端clk相连；数据输入端D作为主锁存器的输入端，连至反相器I1的输入端，反相器I1的输出端连至传输门T1输入端，传输门T1的输出端连至反相器I3的输入端，反相器I3的输出端一路连接到反相器I2的输入端，另一路作为主锁存器的输出端，同时反相器I2的输出端连至传输门T2的输入端，然后传输门T2的输出端连至反相器I3的输入端，构成由时钟输入端clk控制的主锁存器；

从锁存器中，传输门T3的NMOS管栅极与传输门T4的PMOS管栅极相连，并且与时钟输入端clk相连，传输门T3的PMOS管栅极与传输门T4的NMOS管栅极相连，并且与反相器I7的输出端相连，反相器I4的输入端作为从锁存器的输入端，主锁存器的反相器I3的输出端连接，反相器I4的输入端，反相器I4输出至传输门T3的输入端，然传输门T3的输出端连至反相器I6的输入端，反相器I6的输出端一路连接反相器I5的输入端，另一路作为从锁存器的输出，所述从锁存器的输出也就是整个亚阈值锁存器的输出端Q，同时反相器I5的输出端连接传输门T4的输入端，传输门T4输出端连接反相器I6的输入端，构成由时钟输入端clk控制的从锁存器。

本发明的亚阈值锁存器电路的工作原理如下：

A，时钟输入端clk的时钟信号为低电平期间，主锁存器接受数据，从锁存器保持上一周期的输出数据。

当时钟信号为低电平时，传输门T1和T4开启，传输门T2和T3关断，这时，主锁存器接受从数据输入端D传来的信号，且主锁存器的输出在时钟为低电平期间与数据输入端D的数据保持一致。而此时从锁存器由于传输门T3是关断的，故而主锁存器的输出不能送入从锁存器中，这样，由于传输门T4的开启，使得从锁存器在时钟信号为低电平期间一直保持着上一周期所输出的数据。

B，时钟信号从低电平跳变至高电平并保持高电平期间，主锁存器保持时钟跳变前数据输入端D的数据，从锁存器输出时钟跳变前数据输入端D的数据。

当时钟信号从低电平跳变至高电平时，传输门T2和T3开启，传输门T1和T4关断。此时主锁存器由于传输门T2的开启使得反相器I2和I3构成环路从而可以保持时钟跳变前数据输入端D的数据。而对于从锁存器来说，由于传输门T3的开启，使得主锁存器的输出可以经过从锁存器将保持的数据输出到Q，这样在时钟信号从低电平跳变至高电平并保持高电平期间，电路的数据输出端Q就是时钟信号发生从低电平跳变至高电平前的数据输入端D的数值。

如图2所示，传统的D锁存器电路由反相器I1’～I7’，以及传输门T1’、T3’组成，在亚阈值条件下，本发明相比传统电路，在主从锁存器的反馈回路中分别增加了一个传输门。本发明比传统的锁存器在保持数据方面更加有效，这是因为本发明的电路结构通过切断主锁存器或从锁存器的反馈环路的结构，有效地避免了工艺波动、阈值电压波动等对锁存器保持数据的不利影响。这也可以从图3和表1中看出。从表1中可以看出传统的锁存器受工艺偏差，阈值电压波动等的影响很大，而在亚阈值条件下，这一影响会更加显著。而图3所示则是传统的锁存器与本发明电路在电源电压为200mV下的蒙特卡洛分析仿真，可以看出，本发明的亚阈值锁存器可以正常工作在200mV的电源电压下而不会导致功能失效。而传统的锁存器由于工艺波动影响其稳定性较差。

表1

本发明与传统的锁存器电路相比，可以工作在亚阈值条件下，且具有较好的稳定性。

Claims (1)

1.一种亚阈值锁存器，其特征是由七个反相器I1～I7和四个CMOS传输门T1～T4组成，所述CMOS传输门均由一个NMOS管和一个PMOS管组成，两个晶体管的源极相连并作为传输门的输入端，漏极相连并作为传输门的输出端，所述输入端和输出端可以对调，两个晶体管的栅极分别作为传输门的控制极；

所述亚阈值锁存器采用主、从锁存器结构，设有两个输入端，分别为数据输入端D和时钟输入端clk，还设有一个输出端Q，主锁存器由反相器I1、I2、I3和CMOS传输门T1、T2组成，从锁存器由反相器I4、I5、I6和CMOS传输门T3、T4组成，时钟输入端clk一路连接反相器I7后分别输入主、从锁存器，一路直接输入主、从锁存器，

主锁存器中，传输门T1的NMOS管栅极与传输门T2的PMOS管栅极相连，并且与反相器I7的输出端相连，传输门T1的PMOS管栅极与传输门T2的NMOS管栅极相连并且与时钟输入端clk相连；数据输入端D作为主锁存器的输入端，连至反相器I1的输入端，反相器I1的输出端连至传输门T1输入端，传输门T1的输出端连至反相器I3的输入端，反相器I3的输出端一路连接到反相器I2的输入端，另一路作为主锁存器的输出端，同时反相器I2的输出端连至传输门T2的输入端，然后传输门T2的输出端连至反相器I3的输入端，构成由时钟输入端clk控制的主锁存器；

从锁存器中，传输门T3的NMOS管栅极与传输门T4的PMOS管栅极相连，并且与时钟输入端clk相连，传输门T3的PMOS管栅极与传输门T4的NMOS管栅极相连，并且与反相器I7的输出端相连，反相器I4的输入端作为从锁存器的输入端，主锁存器的反相器I3的输出端连接，反相器I4的输入端，反相器I4输出至传输门T3的输入端，然传输门T3的输出端连至反相器I6的输入端，反相器I6的输出端一路连接反相器I5的输入端，另一路作为从锁存器的输出，所述从锁存器的输出也就是整个亚阈值锁存器的输出端Q，同时反相器I5的输出端连接传输门T4的输入端，传输门T4输出端连接反相器I6的输入端，构成由时钟输入端clk控制的从锁存器。

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