CN102739198B

CN102739198B - 一种基于tgms结构的d触发器

Info

Publication number: CN102739198B
Application number: CN201210249599.3A
Authority: CN
Inventors: 金威; 鲁晟; 何卫锋; 毛志刚
Original assignee: Shanghai Jiaotong University
Current assignee: Shanghai Jiaotong University
Priority date: 2012-07-18
Filing date: 2012-07-18
Publication date: 2016-03-02
Anticipated expiration: 2032-07-18
Also published as: CN102739198A

Abstract

本发明提供一种基于TGMS结构的D触发器，所述D触发器适用于亚阈值低电压工作条件，所述D触发器包括依次级联连接的主级锁存器和从级锁存器，所述主级锁存器用于稳定地将所述D触发器的输入值锁存输出，所述从级锁存器用于稳定地将所述主级锁存器的输出值锁存输出；所述主级锁存器包括第一传输门、第二传输门、第一反向器和第二反向器；所述从级锁存器包括第三传输门、第四传输门、第三反向器和第四反向器。

Description

一种基于TGMS结构的D触发器

技术领域

本发明涉及的是一种数字集成电路领域的装置，具体是一种可在亚阈值低电压条件下正常工作的D型触发器(DFlip-Flop，简称DFF)电路。

背景技术

无线传感网络(WirelessSensorNetwork，简称WSN)是当前在国际上备受关注的研究领域，它综合了传感器技术、嵌入式计算技术、分布式信息处理技术和无线通讯技术等，通过大量的、具有微处理能力的微型传感器节点组成的网络来协同地实时监测、感知和采集网络覆盖区域中各种环境或监测对象的信息，对其进行处理，这些处理后的信息通过无线方式被发送，并以自组多跳的网络方式传送到用户终端，以供给观察者利用和分析。这些传感器节点构成了无线传感网络的基本单元。

在无线传感网络系统中，由于电池的容量有限，系统节点中的处理器需要具有极低的功耗才能延长节点的寿命。这些网络节点的处理器对于速度的要求不高，这样我们可以设计亚阈值的电路应用于无线传感网络的节点。所谓亚阈值电路，是指电路的工作电压在晶体管的阈值附近或以下。基于TGMS(TransmissionGateMasterSlave)结构的D触发器是数字电路的一个重要的基本单元，所述TGMS是一种利用传输门(TransmissionGate)控制传输的结构，包括主级锁存器和从级锁存器，用于时序电路中保存数据。降低其功耗能够显著地降低整个电路的功耗。

由于一个CMOS(ComplementaryMetalOxideSemiconductor)门的动态功耗与其供电电压(VDD)的平方成正比，因此降低电路的工作电压能够有效的降低电路的功耗。基于这个原因，亚阈值电路通常具有极低的功耗，同时电路的速度也比较慢。

亚阈值电路的设计有一套完整的方法和流程。基于这个方法和SMIC0.18微米(μm)工艺库设计了一套比较完整的亚阈值电路单元库。其中大部分单元的最低工作电压能够达到0.21伏特(Volt，简称V)，而DFF的最低工作电压却在0.23V，致使整个电路最低工作电压只能到0.23V。最低工作电压的定义是在一定的温度范围内(-40℃至100℃)和所有的工艺角下电路具有正确的逻辑功能的供电电压的最小值。

发明内容

本发明的目的是提供一种可在亚阈值低电压条件下正常工作的D型触发器电路。

为解决上述技术问题，本发明提供一种基于TGMS结构的D触发器，所述D触发器适用于亚阈值低电压工作条件，所述D触发器包括依次级联连接的主级锁存器和从级锁存器，所述主级锁存器用于稳定地将所述D触发器的输入值锁存输出，所述从级锁存器用于稳定地将所述主级锁存器的输出值锁存输出；其中，

所述主级锁存器的输入节点作为所述D触发器的输入节点，所述主级锁存器的输入节点接中间节点，所述从级锁存器的输入节点接中间节点，所述从级锁存器的输出端作为所述D触发器的输出端；

所述主级锁存器包括第一传输门、第二传输门、第一反向器和第二反向器，所述第一传输门连接于所述主级锁存器的输入节点和第一节点之间，所述第一反向器输入节点和输出端分别接所述第一节点和所述主级锁存器的输出端，第二反向器的输入节点接所述主级锁存器的输出端，所述第二传输门连接于所述第一节点和所述第二反向器的输出端之间，其中所述第三反向器的尺寸大于所述第一反向器的尺寸，所述第四反向器的尺寸大于所述第二反向器的尺寸；

所述从级锁存器包括第三传输门、第四传输门、第三反向器和第四反向器，所述第三传输门连接于中间节点和第二节点之间，所述第三反向器输入节点和输出端分别接所述第二节点和所述从级锁存器的输出端，所述第四反向器的输入节点接所述从级锁存器的输出端，所述第四传输门连接于所述第二节点和所述第四反向器的输出端之间。

进一步的，所述第一反向器、第二反向器、第三反向器和第四反向器均为CMOS反向器，每一CMOS反向器均由一对PMOS管和NMOS管组成；在每一CMOS反向器中：所述PMOS管的源极接高电平端、所述PMOS管的栅极作为所述CMOS反向器的输入端，所述PMOS管的漏极作为所述CMOS反向器的输出端，所述NMOS管的源极接低电平端、所述NMOS管的漏极接所述PMOS管的漏极，所述PMOS管的栅极接所述NMOS管的栅极。

进一步的，所述第三反向器中PMOS晶体管的宽长比大于所述第一反向器中PMOS晶体管的宽长比，所述第三反向器中NMOS晶体管的宽长比大于所述第一反向器中NMOS晶体管的宽长比；所述第四反向器中PMOS晶体管的宽长比大于所述第二反向器中PMOS晶体管的宽长比，所述第四反向器中NMOS晶体管的宽长比大于所述第二反向器中NMOS晶体管的宽长比。

进一步的，所述第一反向器的PMOS管和NMOS管的栅极共同接第一节点，所述第一反向器的PMOS管和NMOS管的漏极共同接中间节点；所述第二反向器的PMOS管和NMOS管的栅极共同接中间节点，所述第二反向器的PMOS管和NMOS管的漏极共同接第二传输门；所述第三反向器的PMOS管和NMOS管的栅极共同接第二节点，所述PMOS管和NMOS管的漏极共同接所述D触发器的输出端；所述第四反向器的PMOS管和NMOS管的栅极接所述D触发器的输出端，所述第四反向器的PMOS管和NMOS管的漏极接所述第四传输门。

进一步的，所述第一反向器的PMOS管的宽长比为10～20，所述第一反向器的NMOS管的宽长比为2～5；所述第二反向器的PMOS管的宽长比为10～20，所述第二反向器的NMOS管的宽长比为2～5；所述第三反向器的PMOS管的宽长比为45～55，所述第三反向器的NMOS管的宽长比为5～15；所述第四反向器的PMOS管的宽长比为45～55，所述第四反向器的NMOS管的宽长比为5～15。

进一步的，所述第一反向器的PMOS管的宽长比为17.8，所述第一反向器的NMOS管的宽长比为3.6；所述第二反向器的PMOS管的宽长比为17.8，所述第二反向器的NMOS管的宽长比为3.6；所述第三反向器的PMOS管的宽长比为50，所述第三反向器的NMOS管的宽长比为10；所述第四反向器的PMOS管的宽长比为50，所述第四反向器的NMOS管的宽长比为10。

进一步的，所述第一传输门、第二传输门、第三传输门和第四传输门均由一对互补的PMOS管和NMOS管组成；在每一传输门中：所述PMOS管和NMOS管的源极相连、所述PMOS管和NMOS管的漏极相连，所述PMOS管和NMOS管的栅极分别接收第一时钟信号或第二时钟信号。

进一步的，第一传输门的PMOS管和所述NMOS管的源极接所述D触发器的输入节点，所述第一传输门的PMOS管和所述NMOS管的漏极接第一节点，所述第一传输门的PMOS管的栅极接第一时钟信号，所述第一传输门的NMOS管的栅极接第二时钟信号；所述第二传输门的PMOS管和NMOS管的源极接所述第一节点，所述第二传输门的PMOS管和NMOS管的漏极接所述第二反向器，所述第二传输门的PMOS管的栅极接第二时钟信号，所述NMOS管的栅极接第一时钟信号；所述第三传输门的PMOS管和所述NMOS管的源极接中间节点，所述第三传输门的PMOS管和所述NMOS管的漏极接第二节点，所述第三传输门的PMOS管的栅极接第二时钟信号，所述NMOS管的栅极接第一时钟信号；所述第四传输门的PMOS管和NMOS管，所述PMOS管和所述NMOS管的源极接第二节点，所述第四传输门的PMOS管和所述NMOS管的漏极接所述第四反向器，所述第四传输门的PMOS管的栅极接第一时钟信号，所述NMOS管的栅极接第二时钟信号。

进一步的，所述第一传输门的PMOS管和NMOS管的宽长比分别为1～2；所述第二传输门的PMOS管和NMOS管的宽长比分别为1～2；所述第三传输门的PMOS管和NMOS管的宽长比分别为1～2；所述第四传输门的PMOS管和NMOS管的宽长比分别为1～2。

进一步的，所述第一传输门的PMOS管和NMOS管的宽长比分别为1.8和1.2；所述第二传输门的PMOS管和NMOS管的宽长比分别为1.8和1.2；所述第三传输门的PMOS管和NMOS管的宽长比分别为1.8和1.2；所述第四传输门的PMOS管和NMOS管的宽长比分别为1.8和1.2。

进一步的，所述D触发器在所有工艺角下正常工作。

进一步的，所述D触发器在-40℃至100℃的环境温度下正常工作。

进一步的，所述D触发器的最低工作电压小于等于0.19V。

综上所述，本发明所述基于TGMS结构的D触发器，该D触发器能够在极低的供电电压条件下进行工作，适用于亚阈值低电压条件。在本发明中，通过SPICE模型的仿真，以确保电路功能的准确和稳定性。

电路工作条件覆盖所有的工艺角和苛刻的温度范围(-40℃至100℃)，这就克服了制造过程中工艺偏差带来的电路特性偏差，同时使得电路能够在不同环境下正常工作，适用于无线传感网络的节点电路。

本发明克服了按照传统现有亚阈值设计方法TGMS结构D触发器最低工作电压仅能达到0.23V的缺点，分析了其在更低工作电压下失效情况并进行了改善，使其最低工作电压能够达到0.19V。最低电压的降低能够使整个亚阈值电路单元库的工作电压降低，带来整体电路功耗的降低。

附图说明

图1为本发明一实施例中基于TGMS结构的D触发器的电路模块示意图。

图2为本发明一实施例中各反向器的结构示意图。

图3为本发明一实施例中各传输门的结构示意图。

图4为本发明一实施例中基于TGMS结构的D触发器的结构示意图。

图5为本发明一实施例中基于TGMS结构的D触发器中主级锁存器的工作电流示意图。

图6为本发明一实施例中D触发器在针对第一种失效在第一节点P1和中间节点P2处的电压示意图。

图7为本发明一实施例中D触发器在针对第二种失效在输出节点Q处的电压对比示意图。

具体实施方式

为使本发明的内容更加清楚易懂，以下结合说明书附图，对本发明的内容作进一步说明。当然本发明并不局限于该具体实施例，本领域内的技术人员所熟知的一般替换也涵盖在本发明的保护范围内。

其次，本发明利用示意图进行了详细的表述，在详述本发明实例时，为了便于说明，示意图不依照一般比例局部放大，不应以此作为对本发明的限定。

图1为本发明一实施例中基于TGMS结构的D触发器的电路模块示意图，如图1所示，本发明提供一种基于TGMS结构的D触发器，所述D触发器包括依次级联连接的主级锁存器100和从级锁存器200，所述主级锁存器100用于稳定地将所述D触发器的输入值锁存输出，所述从级锁存器200用于稳定地将所述主级锁存器的输出值锁存输出；其中，

所述主级锁存器100的输入节点作为所述D触发器的输入节点D，所述主级锁存器的输入节点接中间节点P2，所述从级锁存器200的输入节点接中间节点P2，所述从级锁存器200的输出端作为所述D触发器的输出端Q；

所述主级锁存器100包括第一传输门TG1、第二传输门TG2、第一反向器INV1和第二反向器INV2，所述第一传输门TG1连接于所述主级锁存器100的输入节点和第一节点P1之间，所述第一反向器INV1的输入节点和输出端分别接所述第一节点P1和所述主级锁存器的输出端-即中间节点P2，第二反向器的输入节点接所述主级锁存器的输出端-即中间节点P2，所述第二传输门TG2连接于所述第一节点P1和所述第二反向器INV2的输出端之间，其中所述第三反向器的尺寸大于所述第一反向器的尺寸，所述第四反向器的尺寸大于所述第二反向器的尺寸；

所述从级锁存器200包括第三传输门TG3、第四传输门TG4、第三反向器INV3和第四反向器INV4，所述第三传输门TG3连接于中间节点P2和第二节点P3之间，所述第三反向器INV3的输入节点和输出端分别接所述第二节点P3和所述从级锁存器的输出端-即D触发器输出端Q，所述第四反向器INV4的输入节点接所述从级锁存器的输出端-即D触发器输出端Q，所述第四传输门TG4连接于所述第二节点P3和所述第四反向器INV4的输出端之间。

在本实施例中，所述第一反向器INV1、第二反向器INV2、第三反向器INV3和第四反向器INV4均为CMOS反向器，每一CMOS反向器均由一对PMOS管和NMOS管组成；在每一CMOS反向器中：所述PMOS管的源极接高电平端、所述PMOS管的栅极作为所述CMOS反向器的输入端，所述PMOS管的漏极作为所述CMOS反向器的输出端，所述NMOS管的源极接低电平端、所述NMOS管的漏极接所述PMOS管的漏极，所述PMOS管的栅极接所述NMOS管的栅极。

在本实施例中，所述各传输门通过信号相反的第一时钟信号CK和第二时钟信号控制CKB传输，所述第二时钟信号CKB通过初始时钟信号Clk经过第五反向器INV5后产生，所述第一时钟信号CK通过第二时钟信号CKB经过第六反向器INV6产生。第一时钟信号CK与第二时钟信号CKB与各传输门的连接关系如图1所示。

图2为本发明一实施例中各反向器的结构示意图。图4为本发明一实施例中各基于TGMS结构的D触发器的结构示意图。结合图2和图4，进一步的，所述第一反向器INV1包括PMOS管M4和NMOS管M5，PMOS管M4和NMOS管M5的栅极共同接第一节点P1，PMOS管M4和NMOS管M5的漏极共同接中间节点P2；所述第二反向器INV2包括PMOS管M6和NMOS管M7，所述PMOS管M6和NMOS管M7的栅极共同接中间节点P2，所述PMOS管M6和NMOS管M7的漏极共同接第二传输门TG2；所述第三反向器INV3包括PMOS管M12和NMOS管M13，所述PMOS管M12和NMOS管M13的栅极共同接第二节点P3，所述PMOS管M12和NMOS管M13的漏极共同接D触发器的输出端Q；所述第四反向器INV4包括PMOS管M14和NMOS管M15，所述PMOS管M14和NMOS管M15的栅极接所述D触发器的输出端Q，所述PMOS管M14和NMOS管M15的漏极接所述第四传输门TG4。

在本实施例中，所述第一传输门TG1、第二传输门TG2、第三传输门TG3和第四传输门TG4均由一对互补的PMOS管和NMOS管组成；在每一传输门中：PMOS管和NMOS管的源极之间相连、漏极之间相连且栅极分别接信号相反的第一时钟信号CKB和第二时钟信号CK。

图3为本发明一实施例中各传输门的结构示意图。结合图如2和图3，进一步的，第一传输门TG1包括PMOS管M0和NMOS管M1，所述PMOS管M0和所述NMOS管M1的源极接D触发器的输入节点D，所述PMOS管M0和所述NMOS管M1的漏极接第一节点P1，所述PMOS管M0的栅极接第一时钟信号CK，所述NMOS管M1的栅极接第二时钟信号CKB；第二传输门TG2包括PMOS管M2和NMOS管M3，所述PMOS管M2和所述NMOS管M3的源极接第一节点P1，所述PMOS管M2和所述NMOS管M3的漏极接所述第二反向器INV2，所述PMOS管M2的栅极接第二时钟信号CKB，所述NMOS管M3的栅极接第一时钟信号CK；第三传输门TG3包括PMOS管M8和NMOS管M9，所述PMOS管M8和所述NMOS管M9的源极接中间节点P2，所述PMOS管M8和所述NMOS管M9的漏极接第二节点P3，所述PMOS管M8的栅极接第二时钟信号CKB，所述NMOS管M9的栅极接第一时钟信号CK；第四传输门TG2包括PMOS管M10和NMOS管M11，所述PMOS管M10和所述NMOS管M11的源极接第二节点P3，所述PMOS管M10和所述NMOS管M11的漏极接所述第四反向器INV4，所述PMOS管M10的栅极接第一时钟信号CK，所述NMOS管M11的栅极接第二时钟信号CKB。

此外，所述第五反向器INV5包括PMOS管M16和NMOS管M17，所述第六反向器INV6包括PMOS管M18和NMOS管M19。

表1为本发明D触发器中各反向器和传输门中MOS管的宽长比，由表1可知，从级锁存器中的第三反向器INV3中的PMOS管M12的宽长比是主级锁存器中第一反向器INV1中PMOS管M4的宽长比的2.25～4.5倍，从级锁存器中第三反向器INV3的NMOS管M13的宽长比是主级锁存器中第一反向器INV1的NMOS管的M5的宽长的2.5～7.5倍；从级锁存器中的第四反向器INV4中的PMOS管M14的宽长比是主级锁存器中第二反向器INV2中PMOS管M6的宽长比的2.25～4.5倍，从级锁存器中第四反向器INV4的NMOS管M15的宽长比是主级锁存器中第一反向器的NMOS管的M7的宽长的2.5～7.5倍，因此所述从级锁存器中各反向器的宽长比尺寸大于所述主级锁存器中位置相对应的反向器的宽长比尺寸，使所述基于TGMS结构的D触发器在所有工艺角下正常工作，所述基于TGMS结构的D触发器在-40℃至100℃的环境温度下正常工作，所述基于TGMS结构的D触发器的最低工作电压小于等于0.19V。

表1

MOSFET

M0

M1

M2

M3

M4

M5

M6

M7

M8

M9

W/L

1～2

10～20

2～5

10～20

2～5

1～2

MOSFET

M10

M11

M12

M13

M14

M15

M16

M17

M18

M19

W/L

1～2

45～55

5～15

45～55

5～15

1～3

5～15

1～3

表2为在最佳的实施例中，本发明D触发器中各反向器和传输门中MOS管的宽长比，由表2可知，从级锁存器中的第三反向器INV3中的PMOS管M12的宽长比是主级锁存器中第一反向器INV1中PMOS管M4的宽长比的2.8倍，从级锁存器中第三反向器INV3的NMOS管M13的宽长比是主级锁存器中第一反向器INV1的NMOS管的M5的宽长的2.8倍；从级锁存器中的第四反向器INV4中的PMOS管M14的宽长比是主级锁存器中第二反向器INV2中PMOS管M6的宽长比的2.8倍，从级锁存器中第四反向器INV4的NMOS管M15的宽长比是主级锁存器中第一反向器的NMOS管的M7的宽长的2.8倍，因此所述从级锁存器中各反向器的宽长比尺寸大于所述主级锁存器中位置相对应的反向器的宽长比尺寸，使所述基于TGMS结构的D触发器在所有工艺角下正常工作，所述基于TGMS结构的D触发器在-40℃至100℃的环境温度下正常工作，所述基于TGMS结构的D触发器的最低工作电压小于等于0.19V。

表2

MOSFET	M0	M1	M2	M3	M4	M5	M6	M7	M8	M9
											W/L	1.8	1.2	1.8	1.2	17.8	3.6	17.8	3.6	1.8	1.2
MOSFET	M10	M11	M12	M13	M14	M15	M16	M17	M18	M19
											W/L	1.8	1.2	50	10	50	10	10	2	10	2

本发明所述基于TGMS结构的D触发器结合上述亚阈值电路的设计方法和流程的结果，对TGMS触发器(TransmissionGateMasterSlaveDFF)结构进行改进和完善，经过对主级锁存器和从级锁存器的各晶体管的尺寸进行调整，使D触发器的最低工作电压能够到达到小于等于0.19V。

现有技术中D触发器在高电平电压(即供电电压)在0.2V以下，或者在最坏的工艺角和温度条件下，其功能失效情况有两种。

第一种失效情况是当D触发器输入节点D为高电平(VDD)或者低电平(0)的时候，输出节点Q不能保持稳定的高电平或者低电平，主级锁存器100的第一反相器INV1和INV2在第一传输门TG1关闭且第二传输门TG2开启的情况下不能维持稳定的值。如图4所示，当输入节点D为低电平时，D触发器的输入节点D和输出节点Q的电压分别为71.1mV和135mV，以下分析主级环路中各晶体管的电流。

图5为本发明一实施例中基于TGMS结构的D触发器中主级锁存器的工作电流示意图。如图5所示，图中对每个晶体管来说，I(Ids)表示源漏之间的电流，I1表示源级电流，I2表示栅级电流，I3表示漏级电流，I4表示体级电流。通过分析发现NMOS管M1的体级电流比PMOS管M2和NMOS管M7的工作电流还要大，这导致了第一节点P1电压的上升，通过增大PMOS管M6和NMOS管M7晶体管的尺寸，可以避免第一节点的电压的过度上升，图6为本发明一实施例中D触发器在针对第一种失效在第一节点P1和中间节点P2处的电压示意图，如图6所示，D触发器在第一节点P1和中间节点P2的输出电压均正确，同理，增大从级锁存器的PMOS管M14和NMOS管M15晶体管，可以使第二节点P2和输出及节点Q的输出电压均正确。

第二种失效情况是输出节点Q在输入节点D输入电压值变化之后就迅速变化，没有等待正确的时钟信号沿的到来。如图7所示，D触发器输出节点Q处的电压在当时钟信号为低电平时，通过增大从级锁存器反向器的尺寸，即使第三反向器中PMOS晶体管的宽长比大于第一反向器的PMOS晶体管的宽长且第三反向器中NMOS晶体管的宽长比大于第一反向器的NMOS晶体管的宽长比，同时第四反向器中PMOS晶体管的宽长比大于所述第二反向器中PMOS晶体管的宽长比且第四反向器中NMOS晶体管的宽长比大于所述第二反向器中NMOS晶体管的宽长比，使D触发器的输出节点Q的电压变得正确。

虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视权利要求书所界定者为准。

Claims

1.一种基于TGMS结构的D触发器，所述D触发器适用于亚阈值低电压工作条件，所述D触发器包括依次级联连接的主级锁存器和从级锁存器，所述主级锁存器用于稳定地将所述D触发器的输入值锁存输出，所述从级锁存器用于稳定地将所述主级锁存器的输出值锁存输出；其中，

所述主级锁存器包括第一传输门、第二传输门、第一反向器和第二反向器，所述从级锁存器包括第三传输门、第四传输门、第三反向器和第四反向器；

所述第一传输门连接于所述主级锁存器的输入节点和第一节点之间，所述第一反向器输入节点和输出端分别接所述第一节点和所述主级锁存器的输出端，第二反向器的输入节点接所述主级锁存器的输出端，所述第二传输门连接于所述第一节点和所述第二反向器的输出端之间，其中所述第三反向器的尺寸大于所述第一反向器的尺寸，所述第四反向器的尺寸大于所述第二反向器的尺寸；

所述第三传输门连接于中间节点和第二节点之间，所述第三反向器输入节点和输出端分别接所述第二节点和所述从级锁存器的输出端，所述第四反向器的输入节点接所述从级锁存器的输出端，所述第四传输门连接于所述第二节点和所述第四反向器的输出端之间；

所述第一反向器、第二反向器、第三反向器和第四反向器均为CMOS反向器，每一CMOS反向器均由一对PMOS管和NMOS管组成；在每一CMOS反向器中：所述PMOS管的源极接高电平端、所述PMOS管的栅极作为所述CMOS反向器的输入端，所述PMOS管的漏极作为所述CMOS反向器的输出端，所述NMOS管的源极接低电平端、所述NMOS管的漏极接所述PMOS管的漏极，所述PMOS管的栅极接所述NMOS管的栅极；所述第一反向器的PMOS管的宽长比为10～20，所述第一反向器的NMOS管的宽长比为2～5；所述第二反向器的PMOS管的宽长比为10～20，所述第二反向器的NMOS管的宽长比为2～5；所述第三反向器的PMOS管的宽长比为45～55，所述第三反向器的NMOS管的宽长比为5～15；所述第四反向器的PMOS管的宽长比为45～55，所述第四反向器的NMOS管的宽长比为5～15；

所述第一传输门、第二传输门、第三传输门和第四传输门均由一对互补的PMOS管和NMOS管组成；在每一传输门中：所述PMOS管和NMOS管的源极相连、所述PMOS管和NMOS管的漏极相连，所述PMOS管和NMOS管的栅极分别接收第一时钟信号或第二时钟信号；所述第一传输门的PMOS管和NMOS管的宽长比分别为1～2；所述第二传输门的PMOS管和NMOS管的宽长比分别为1～2；所述第三传输门的PMOS管和NMOS管的宽长比分别为1～2；所述第四传输门的PMOS管和NMOS管的宽长比分别为1～2。

2.如权利要求1所述的基于TGMS结构的D触发器，其特征在于，所述第一反向器的PMOS管和NMOS管的栅极共同接第一节点，所述第一反向器的PMOS管和NMOS管的漏极共同接中间节点；所述第二反向器的PMOS管和NMOS管的栅极共同接中间节点，所述第二反向器的PMOS管和NMOS管的漏极共同接第二传输门；所述第三反向器的PMOS管和NMOS管的栅极共同接第二节点，所述PMOS管和NMOS管的漏极共同接所述D触发器的输出端；所述第四反向器的PMOS管和NMOS管的栅极接所述D触发器的输出端，所述第四反向器的PMOS管和NMOS管的漏极接所述第四传输门。

3.如权利要求1所述的基于TGMS结构的D触发器，其特征在于，所述第一反向器的PMOS管的宽长比为17.8，所述第一反向器的NMOS管的宽长比为3.6；所述第二反向器的PMOS管的宽长比为17.8，所述第二反向器的NMOS管的宽长比为3.6；所述第三反向器的PMOS管的宽长比为50，所述第三反向器的NMOS管的宽长比为10；所述第四反向器的PMOS管的宽长比为50，所述第四反向器的NMOS管的宽长比为10。

4.如权利要求1所述的基于TGMS结构的D触发器，其特征在于，第一传输门的PMOS管和所述NMOS管的源极接所述D触发器的输入节点，所述第一传输门的PMOS管和所述NMOS管的漏极接第一节点，所述第一传输门的PMOS管的栅极接第一时钟信号，所述第一传输门的NMOS管的栅极接第二时钟信号；所述第二传输门的PMOS管和NMOS管的源极接所述第一节点，所述第二传输门的PMOS管和NMOS管的漏极接所述第二反向器，所述第二传输门的PMOS管的栅极接第二时钟信号，所述NMOS管的栅极接第一时钟信号；所述第三传输门的PMOS管和所述NMOS管的源极接中间节点，所述第三传输门的PMOS管和所述NMOS管的漏极接第二节点，所述第三传输门的PMOS管的栅极接第二时钟信号，所述NMOS管的栅极接第一时钟信号；所述第四传输门的PMOS管和NMOS管，所述PMOS管和所述NMOS管的源极接第二节点，所述第四传输门的PMOS管和所述NMOS管的漏极接所述第四反向器，所述第四传输门的PMOS管的栅极接第一时钟信号，所述NMOS管的栅极接第二时钟信号。

5.如权利要求1所述的基于TGMS结构的D触发器，其特征在于，所述第一传输门的PMOS管和NMOS管的宽长比分别为1.8和1.2；所述第二传输门的PMOS管和NMOS管的宽长比分别为1.8和1.2；所述第三传输门的PMOS管和NMOS管的宽长比分别为1.8和1.2；所述第四传输门的PMOS管和NMOS管的宽长比分别为1.8和1.2。

6.如权利要求1至5中任意一项所述的基于TGMS结构的D触发器，其特征在于，所述D触发器在所有工艺角下正常工作。

7.如权利要求1至5中任意一项所述的基于TGMS结构的D触发器，其特征在于，所述D触发器在-40℃至100℃的环境温度下正常工作。

8.如权利要求1至5中任意一项所述的基于TGMS结构的D触发器，其特征在于，所述D触发器的最低工作电压小于等于0.19V。