CN205265661U - 一种可实现异或门或者同或门复用的电路 - Google Patents
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Abstract
本实用新型公开了一种可实现异或门或者同或门复用的电路，属于集成电路的技术领域。电路包括级联的复合逻辑门电路和二选一选通电路，复合逻辑门电路包括：或非门单元和与或非门单元以及第一反相器，或非门单元的输入端和与或非门单元的输入端分别接两路输入信号，或非门单元输出端接与或非门单元控制端，与或非门单元输出端连接第一反相器输入端并输出异或运算结果，第一反相器输出端输出同或运算结果，二选一选通电路选通由或非门单元和与或非门单元组成的异或门单元或者由或非门单元和与或非门单元及第一反相器组成的同或门单元。本实用新型实现了异或门或者同或门电路的简单复用，减少了整个电路系统的晶体管数量，从而减小版图面积以及电路功耗。
Description
技术领域
本实用新型公开了一种可实现异或门或者同或门复用的电路，属于集成电路的技术领域。
背景技术
在集成电路领域的加密解密运算中，异或门和同或门是大量使用的逻辑门电路，由此使得它们在电路版图上占据了相当一部分的面积。申请号为200510075399.0的发明设计了一种AES加解密电路优化方法以及复用Sbox模块，通过使加解密电路共用一个Sbox模块以减少电路规模并降低电路功耗和面积；现有的加解密运算电路大多采用单独的异或门或同或门，鲜有实现异或门或者同或门结构复用的电路。亟待设计一种可复用的逻辑门电路，使得组成异或门和同或门的晶体管可以重复利用，以减少整个电路系统晶体管的数量，从而达到减小版图面积和电路功耗的目的。
实用新型内容
本实用新型所要解决的技术问题是针对上述背景技术的不足，提供了一种可实现异或门或者同或门复用的电路，实现了异或门或者同或门电路的简单复用，减少了整个电路系统的晶体管数量，从而减小版图面积以及电路功耗，解决了加解密运算电路中异或门/同或门电路复用的技术问题。
本实用新型为实现上述实用新型目的采用如下技术方案：
一种可实现异或门或者同或门复用的电路，包括级联的复合逻辑门电路和二选一选通电路，所述复合逻辑门电路包括：或非门单元和与或非门单元及第一反相器，所述或非门单元的输入端和与或非门单元的输入端分别接两路输入信号，或非门单元输出端接与或非门单元控制端，与或非门单元输出端连接第一反相器输入端并输出异或运算结果，第一反相器输出端输出同或运算结果，二选一选通电路选通由或非门单元和与或非门单元组成的异或门单元或者由或非门单元和与或非门单元及第一反相器组成的同或门单元；
其中，
所述或非门单元包括：第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS管，所述与或非门单元包括：第三PMOS管、第四PMOS管、第五PMOS管、第三NMOS管、第四NMOS管、第五NMOS管，
所述第一PMOS管的栅极接第一路输入信号，源极接电源，漏极接第二PMOS管源极，
所述第二PMOS管的栅极接第二路输入信号，漏极与第一NMOS管漏极及第二NMOS管漏极并接后作为或非门单元的输出端，
所述第一NMOS管的栅极接第一路输入信号，源极接地，
所述第二NMOS管的栅极接第二路输入信号，源极接地，
所述第三PMOS管的栅极接第一路输入信号，源极与第四PMOS管源极及第五PMOS管漏极连接，漏极与第四PMOS管漏极及第三NMOS管漏极以及第五NMOS管漏极并接后作为与或非门单元的输出端，
所述第四PMOS管栅极接第二路输入信号，
所述第五PMOS管的栅极与第五NMOS管栅极并接后作为与或非门单元的控制端，源极接电源，
所述第三NMOS管的栅极接第一路输入信号，源极接第四NMOS管漏极，
所述第四NMOS管的栅极接第二路输入信号，源极接地，
所述第五NMOS管的源极接地。
作为所述可实现异或门或者同或门复用的电路的进一步优化方案，所述二选一选通电路，包括：第二反相器、第三反相器、第一传输门、第二传输门，其中：
所述第三反相器的输入端接控制信号，输出端与第一传输门的一个控制端及第二传输门的一个控制端连接；
所述第一传输门的输入端接与或非门单元输出端，另一控制端接第二传输门的另一控制端，输出端接第二反相器输入端；
所述第二传输门的输入端接第一反相器输出端，输出端接第二反相器输入端；
所述第二反相器输出异或运算结果或者同或运算结果。
进一步的，所述可实现异或门或者同或门复用的电路中，所述第一反相器、第二反相器、第三反向器均为CMOS反相器，所述第一传输门、第二传输门均为CMOS传输门。
再进一步的，所述可实现异或门或者同或门复用的电路中，所述CMOS反相器，包括：一个PMOS管和一个NMOS管，PMOS管源极接电源，NMOS管源极接地，PMOS管栅极与NMOS管栅极并接后作为反相器的输入端，PMOS管漏极与NMOS管漏极并接后作为反相器的输出端。
更进一步的，所述可复用的异或门/同或门电路中，所述CMOS传输门，包括：一个PMOS管和一个NMOS管，PMOS管漏极与NMOS管漏极并接后作为CMOS传输门的输入端，PMOS管源极与NMOS管源极并接后作为CMOS传输门的输出端，PMOS管栅极和NMOS管栅极分别作为CMOS传输门的一个控制端。
本实用新型采用上述技术方案，具有以下有益效果：
（1）本实用新型设计的实现异或门或者同或门复用的电路，包括级联的复合逻辑门电路以及二选一选通电路，通过二选一选通电路实现了异或门或者同或门电路的简单复用，当二选一选通电路控制信号为低电平时实现异或逻辑，当二选一选通电路控制信号为高电平时实现同或逻辑，减少了整个电路系统的晶体管数量，从而减小版图面积以及电路功耗；
（2）复合逻辑门电路包括：或非门单元和与或非单元组成的异或门以及第一反相器，复合逻辑门电路既输出异或又输出同或，二选一选通电路则根据控制信号S的逻辑电平选择异或或者同或输出，仅包括10个管子的异或单元相对于传统的12管异或单元减少了管子的数量，并减低了电路功耗。
附图说明
图1是可实现异或门或者同或门复用的电路。
图2是可实现异或门或者同或门复用的电路的框图。
图中标号说明：P1至P10为第一PMOS管至第十PMOS管，N1至N10为第一NMOS管至第十NMOS管。
具体实施方式
下面结合附图对实用新型的技术方案进行详细说明。
本实用新型提供了一种如图1、图2所示的基于两级电路连接的逻辑门电路，实现了异或门和同或门的可复用。第一级电路是一个异或门/同或门的复合逻辑门电路，包括：由第一PMOS管P1、第二PMOS管P2、第一NMOS管N1、第二NMOS管N2组成的或非门单元，由第三PMOS管P3、第四PMOS管P4、第五PMOS管P5、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5组成的与或非门单元，以及，第六PMOS管P6、第六NMOS管N6组成的第一反相器INV1；第二级电路是一个二选一选通电路，包括：第八PMOS管P8、第八NMOS管N8组成的第一传输门TG1，第七PMOS管P7、第七NMOS管N7组成的第二传输门TG2，第九PMOS管P9、第九NMOS管N9组成的第二反相器INV2，第十PMOS管P10、第十NMOS管N10组成的第三反相器INV3。
第一级电路中，第一PMOS管P1和第二PMOS管P2串联，第一NMOS管N1和第二NMOS管N2并联，它们一起构成了一个或非门单元。第一PMOS管P1的源级连接电源VDD，栅极连接输入信号A，漏极与第二PMOS管P2的源级短接。第二PMOS管P2的栅极连接输入信号B，漏极与第一NMOS管N1的漏极和第二NMOS管N2的漏极短接。第一NMOS管N1的栅极连接输入信号A，第二NMOS管N2的栅极连接输入信号B，第一NMOS管N1的源极和第二NMOS管N2的源级共同连接电源地VSS。第三PMOS管P3和第四PMOS管P4并联，然后和第五PMOS管P5串联，第三NMOS管N3和第四NMOS管N4串联，然后和第五NMOS管N5并联，它们一起构成了一个与或非门单元。第五PMOS管P5的源级连接电源VDD，漏极与第三PMOS管P3的源极和第四PMOS管P4的源级短接，栅极与第五NMOS管N5的栅极共同连接到第二PMOS管P2的漏极。第三PMOS管P3的栅极连接输入信号A，第四PMOS管P4的栅极连接输入信号B，第三NMOS管N3的栅极连接输入信号A，第四NMOS管N4的栅极连接输入信号B。第三NMOS管N3的源级与第四NMOS管N4的漏极短接，第四NMOS管N4的源极和第五NMOS管N5的源级共同连接电源地VSS。第三NMOS管N3的漏极和第五NMOS管N5的漏极及第三PMOS管P3的源极以及第四PMOS管P4的漏极短接在一起，并引出本级的一个输出信号Y。第六PMOS管P6和第六NMOS管N6串联，构成第一反相器INV1。Y经第一反相器INV1，引出本级的另一个输出信号YN。
第二级电路中，第八PMOS管P8和第八NMOS管N8并联，即第八PMOS管P8的源级和第八NMOS管N8的源级短接，第八PMOS管P8的漏极和第八NMOS管N8的漏极短接，它们构成了第一传输门单元TG1。第七PMOS管P7和第七NMOS管N7并联，即第七PMOS管P7的源级和第七NMOS管N7的源级短接，第七PMOS管P7的漏极和第七NMOS管N7的漏极短接，它们构成了第二传输门单元TG2。第九PMOS管P9和第九NMOS管N9串联，构成第二反相器INV2。第十PMOS管P10和第十NMOS管N10串联，构成第三反相器INV3。连接关系为：第一传输门单元TG1的输入端连接到第一级电路的输出端Y，第二传输门单元TG2的输入连接到第一级电路的输出端YN，第一传输门单元TG1的输出端和第二传输门单元TG2的输出端短接后一起连接到第二反相器INV2的输入端。第三反相器INV3的输入端与第七PMOS管P7的栅极及第八NMOS管N8的栅极短接后一起连接到电路的输入控制端S。第二反相器INV2输出信号Z。
下面来分析第一级电路的逻辑功能。
当输入信号A和输入信号B均为0时，第一PMOS管P1和第二PMOS管P2均导通，第一NMOS管N1和第二NMOS管N2均截止，第二PMOS管P2的漏极输出为高电平，使得第五PMOS管P5截止，第五NMOS管N5导通。所以，第五NMOS管N5的漏极输出就为低电平，即Y=0，那么YN=1。
当输入信号A和输入信号B均为1时，第一PMOS管P1和第二PMOS管P2均截止，第一NMOS管N1和第二NMOS管N2均导通，第一NMOS管N1的漏极和第二NMOS管N2的漏极输出为低电平，使得第五PMOS管P5导通，第五NMOS管N5截止。而第三NMOS管N3和第四NMOS管N4均导通，所以，第三NMOS管N3的漏极输出就为低电平，即Y=0，那么YN=1。
当输入信号A为0，输入信号B为1时，第二NMOS管N2导通，第二NMOS管N2的漏极输出为低电平，使得第五PMOS管P5导通，第五NMOS管N5截止，而第三PMOS管P3此时也导通，这样，第三PMOS管P3的漏极输出就为高电平，即Y=1，那么YN=0。
当输入信号A为1，输入信号B为0时，第一NMOS管N1导通，第一NMOS管N1的漏极输出为低电平，使得第五PMOS管P5导通，第五NMOS管N5截止，而第四PMOS管P4此时也导通，这样，第四PMOS管P4的漏极输出就为高电平，即Y=1，那么YN=0。
综上所述，就是当输入信号A和输入信号B的逻辑电平相同时，输出Y=0，YN=1；而当输入信号A和输入信号B的逻辑电平不相同时，输出Y=1，YN=0。因此，第一级电路实现了异或逻辑和同或逻辑的功能，即Y为A和B的异或，YN为A和B的同或。
下面再来分析一下第二级电路的逻辑功能。
当控制端信号S为0时，第二传输门单元TG2导通，第一传输门单元TG1关闭，前级电路的输出YN经过第二传输门单元TG2、第二反相器INV2，到达电路的输出Z。此时Z=!YN=Y，即输出Z为输入A和B的异或，实现了异或门单元的复用。
当控制端信号S为1时，第一传输门单元TG1导通，第二传输门单元TG2关闭，前级电路的输出Y途径第一传输门单元TG1、第二反相器INV2，到达电路的输出Z。此时Z=！Y，即输出Z为输入A和B的同或，实现了同或门单元的复用。
综上所述，当控制信号S为0时，选择A和B的异或逻辑输出；当控制信号S为1时，选择A和B的同或逻辑输出。所以，整个电路就实现了异或门和同或门的复用功能。
综上所述，本实用新型具有以下有益效果：
（1）本实用新型设计的实现异或门或者同或门复用的电路，包括级联的复合逻辑门电路以及二选一选通电路，通过二选一选通电路实现了异或门/同或门电路的简单复用，当二选一选通电路控制信号为低电平时实现异或逻辑，当二选一选通电路控制信号为高电平时实现同或逻辑，减少了整个电路系统的晶体管数量，从而减小版图面积以及电路功耗；
（2）复合逻辑门电路包括：或非门单元和与或非单元组成的异或门以及第一反相器，复合逻辑门电路既输出异或又输出同或，二选一选通电路则根据控制信号S的逻辑电平选择异或或者同或输出，仅包括10个管子的异或单元相对于传统的12管异或单元减少了管子的数量，并减低了电路功耗。
Claims (5)
1.一种可实现异或门或者同或门复用的电路，其特征在于，包括级联的复合逻辑门电路和二选一选通电路，所述复合逻辑门电路包括：或非门单元和与或非门单元及第一反相器，所述或非门单元的输入端和与或非门单元的输入端分别接两路输入信号，或非门单元输出端接与或非门单元控制端，与或非门单元输出端连接第一反相器输入端并输出异或运算结果，第一反相器输出端输出同或运算结果，二选一选通电路选通由或非门单元和与或非门单元组成的异或门单元或者由或非门单元和与或非门单元及第一反相器组成的同或门单元；
其中，
所述或非门单元包括：第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS管，所述与或非门单元包括：第三PMOS管、第四PMOS管、第五PMOS管、第三NMOS管、第四NMOS管、第五NMOS管，
所述第一PMOS管的栅极接第一路输入信号，源极接电源，漏极接第二PMOS管源极，
所述第二PMOS管的栅极接第二路输入信号，漏极与第一NMOS管漏极及第二NMOS管漏极并接后作为或非门单元的输出端，
所述第一NMOS管的栅极接第一路输入信号，源极接地，
所述第二NMOS管的栅极接第二路输入信号，源极接地，
所述第三PMOS管的栅极接第一路输入信号，源极与第四PMOS管源极及第五PMOS管漏极连接，漏极与第四PMOS管漏极及第三NMOS管漏极以及第五NMOS管漏极并接后作为与或非门单元的输出端，
所述第四PMOS管栅极接第二路输入信号，
所述第五PMOS管的栅极与第五NMOS管栅极并接后作为与或非门单元的控制端，源极接电源，
所述第三NMOS管的栅极接第一路输入信号，源极接第四NMOS管漏极，
所述第四NMOS管的栅极接第二路输入信号，源极接地，
所述第五NMOS管的源极接地。
2.根据权利要求1所述的可实现异或门或者同或门复用的电路，其特征在于，所述二选一选通电路，包括：第二反相器、第三反相器、第一传输门、第二传输门，其中：
所述第三反相器的输入端接控制信号，输出端与第一传输门的一个控制端及第二传输门的一个控制端连接；
所述第一传输门的输入端接与或非门单元输出端，另一控制端接第二传输门的另一控制端，输出端接第二反相器输入端；
所述第二传输门的输入端接第一反相器输出端，输出端接第二反相器输入端；
所述第二反相器输出异或运算结果或者同或运算结果。
3.根据权利要求2所述的可实现异或门或者同或门复用的电路，其特征在于，所述第一反相器、第二反相器、第三反向器均为CMOS反相器，所述第一传输门、第二传输门均为CMOS传输门。
4.根据权利要求3所述的可实现异或门或者同或门复用的电路，其特征在于，所述CMOS反相器，包括：一个PMOS管和一个NMOS管，PMOS管源极接电源，NMOS管源极接地，PMOS管栅极与NMOS管栅极并接后作为反相器的输入端，PMOS管漏极与NMOS管漏极并接后作为反相器的输出端。
5.根据权利要求3所述的可实现异或门或者同或门复用的电路，其特征在于，所述CMOS传输门，包括：一个PMOS管和一个NMOS管，PMOS管漏极与NMOS管漏极并接后作为CMOS传输门的输入端，PMOS管源极与NMOS管源极并接后作为CMOS传输门的输出端，PMOS管栅极和NMOS管栅极分别作为CMOS传输门的一个控制端。
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