CN113054992B - 可重构动态逻辑单元 - Google Patents

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Abstract

一种可重构动态逻辑单元，包括预充电管、多个控制晶体管和多个逻辑晶体管。本发明在出现工程修改时，可以通过对该发明输入特定的控制信号，实现不同的逻辑功能选择，相较于传统的备用标准单元有更大的灵活性。并且可以通过配置不同的控制信号，在芯片运行时实现逻辑单元的功能切换，进而实现硬件资源在时间上的复用，从而增加硬件的利用效率，减少硬件开销。

Description

可重构动态逻辑单元
技术领域
本发明涉及数字集成电路，特别是一种可重构动态逻辑单元。
背景技术
在数字集成电路中，经常需要插入备用标准单元(spare cell)，以方便在出现工程修改(engineering change order，ECO)时对设计进行的改动。
通常情况下，在设计中使用的备用标准单元只能实现某一种逻辑运算功能，可进行的改动范围较小，灵活性不足，能够提供多种逻辑功能的标准单元能够进行更灵活的改动，满足更多情景下的需求。
发明内容
本发明的主要目的在于，提供一种可重构的动态逻辑单元，该单元在出现工程修改时，可以通过对该单元输入特定的控制信号，实现不同的逻辑功能选择，相较于传统的备用标准单元有更大的灵活性，并且可以通过配置不同的控制信号，在芯片运行时实现逻辑单元的功能切换，进而实现硬件资源在时间上的复用，从而增加硬件的利用效率，减少硬件开销。
为了达到上述目的，本发明的技术解决方案如下：
一种可重构动态逻辑单元，其特点在于，包括预充电管、控制晶体管和逻辑晶体管，所述的逻辑晶体管包括：第一逻辑晶体管、第二逻辑晶体管、第三逻辑晶体管、第四逻辑晶体管；
所述的控制晶体管包括：第一控制晶体管、第二控制晶体管、第三控制晶体管、第四逻辑晶体管、第五控制晶体管、第六控制晶体管、第七控制晶体管、第八控制晶体管、第九控制晶体管和第十控制晶体管：
预充电管的源极连接在电源上，所述的预充电管的漏极与第一控制晶体管的漏极、第三控制晶体管的漏极、第七控制晶体管的漏极、第九控制晶体管的漏极相连接构成单元的输出端，所述的控制晶体管的栅极为控制信号的输入端，所述的逻辑晶体管的栅极为数据的输入端。
所述的控制晶体管的栅极为控制信号的输入端，可以通过调整控制信号，改变不同控制晶体管的通断状态，从而改变下拉网络的拓扑结构，以实现不同逻辑功能。所述的逻辑晶体管的栅极为数据的输入端，在不同的逻辑功能下，输入信号保持不变，最大程度上减小了该动态逻辑单元的控制复杂度。
在与现有的技术相比，本发明有益效果如下：
在数字集成电路设计中，可以使用本发明可重构动态逻辑单元，在出现工程修改时，可以通过对该单元输入特定的控制信号，实现不同的逻辑功能选择，相较于传统的备用标准单元有更大的灵活性，并且可以通过配置不同的控制信号，在芯片运行时实现逻辑单元的功能切换，进而实现硬件资源在时间上的复用，从而增加硬件的利用效率，减少硬件开销。
附图说明
下面结合附图和实施例对本发明进一步说明：
图1为本发明实施例的基于N型动态逻辑的可重构单元的设计；
图2为本发明提出的动态逻辑单元被配置为异或逻辑时的等效电路；
图3为本发明提出的动态逻辑单元被配置为同或逻辑时的等效电路；
图4为本发明提出的动态逻辑单元被配置为与非逻辑时的等效电路；
图5为本发明提出的动态逻辑单元被配置为或非逻辑时的等效电路；
图6为本发明提出的动态逻辑单元被配置为与逻辑时的等效电路；
图7为本发明提出的动态逻辑单元被配置为或逻辑时的等效电路；
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。
在图1所示的基于N型动态逻辑的可重构单元模块中，晶体管102、103、104、106、108、109、110、112、114、115为控制晶体管，其栅极为控制信号输入端口。晶体管105、107、111、113为逻辑晶体管，其栅极为运算数据的输入端。晶体管101为预充电管，其栅极为时钟信号的输入端。
由图可见，本发明可重构动态逻辑单元，包括预充电管101、控制晶体管和逻辑晶体管，所述的逻辑晶体管包括：第一逻辑晶体管105、第二逻辑晶体管107、第三逻辑晶体管111、第四逻辑晶体管113。
所述的控制晶体管包括：第一控制晶体管102、第二控制晶体管103、第三控制晶体管104、第四控制晶体管106、第五控制晶体管108、第六控制晶体管109、第七控制晶体管110、第八控制晶体管112、第九控制晶体管114和第十控制晶体管115。
其中，第一逻辑晶体管105的源极与第二控制晶体管103的漏极、第四控制晶体管106的漏极和第六控制晶体管109的漏极相连，漏极与第三控制晶体管104的源极相连，其栅极输入信号为A；
第二逻辑晶体管107的源极与地相连，漏极与第四控制晶体管106的源极和第五控制晶体管108的源极相连，其栅极输入信号为B；
第三逻辑晶体管111的源极与第五控制晶体管108的漏极、第八控制晶体管112的漏极、第十控制晶体管115的漏极相连，漏极与第七控制晶体管110的源极相连，栅极输入信号为A的逆；
第四逻辑晶体管113的源极与地相连，漏极与第六控制晶体管109的源极和第八控制晶体管112的源极相连，栅极输入信号为B的逆；
第一控制晶体管102的源极与第二控制晶体管103的漏极、第四控制晶体管106的漏极、第六控制晶体管109的漏极相连，漏极与输出端Q相连，栅极输入信号为C3；
第二控制晶体管103的源极与地相连，漏极与第一控制晶体管102的源极、第一逻辑晶体管105的源极相连，栅极输入信号为C4；
第三控制晶体管104的源极与第一逻辑晶体管105的漏极相连，漏极与输出端Q相连，栅极输入信号为C2；
第四控制晶体管106的源极与第二逻辑晶体管107的漏极相连，漏极与第一控制晶体管102的源极、第一逻辑晶体管105的源极相连，栅极输入信号为C0；
第五控制晶体管108的源极与第二逻辑晶体管107的漏极相连，漏极与第三逻辑晶体管111的源极、第九控制晶体管114的源极相连，栅极输入信号为C0的逆；
第六控制晶体管109的源极与第四逻辑晶体管113的漏极相连，漏极与第一控制晶体管102的源极、第一逻辑晶体管105的源极相连，栅极输入信号为C0的逆；
第七控制晶体管110的源极与第三逻辑晶体管111的漏极相连，漏极与输出端Q相连，栅极输入信号为C1；
第八控制晶体管112的源极与第四逻辑晶体管113的漏极相连，漏极与第三逻辑晶体管111的源极、第九控制晶体管114的源极相连，栅极输入信号为C0；
第九控制晶体管114的源极与第五控制晶体管108的漏极、第八控制晶体管112的漏极和第十控制晶体管115的漏极相连，漏极与输出端Q相连，栅极输入信号为C4；
第十控制晶体管115的源极与地相连，漏极与第三逻辑晶体管111的源极和第九控制晶体管114的源极相连，栅极输入信号为C3。
在控制信号C0-C4的逻辑值分别为1、1、1、0、0时，图1中的第三控制晶体管104、第四控制晶体管106、第七控制晶体管110、第八控制晶体管112导通，其余控制晶体管关闭，等效电路如图2，此时，逻辑单元模块的下拉网络被配置为异或(XOR)逻辑，输出端Q的逻辑值将为输入数据A与B的异或逻辑运算结果。
在控制信号C0-C4的逻辑值分别为0、1、1、0、0时，图1中的第三控制晶体管104、第五控制晶体管108、第六控制晶体管109、第七控制晶体管110导通，其余控制晶体管关闭，等效电路如图3，逻辑单元模块的下拉网络被配置为同或(XNOR)逻辑，输出端Q的逻辑值将为输入数据A与B的同或逻辑运算结果。
在控制信号C0～C4的逻辑值分别为1、0、1、0、0时，图1中的第三控制晶体管104、第四控制晶体管106、第八控制晶体管112打开，其余控制晶体管关闭，等效电路如图4，逻辑单元模块的下拉网络被配置为与非(NAND)逻辑，输出端Q的逻辑值将为输入数据A与B的与非逻辑运算结果。
在控制信号C0～C4的逻辑值分别为0、x、1、0、1时，图1中的第二控制晶体管103、第三控制晶体管104、第五控制晶体管108、第六控制晶体管109、第七控制晶体管110、第九控制晶体管114导通，其余控制晶体管关闭，等效电路如图5，此时逻辑单元模块的下拉网络被配置为或非(NOR)逻辑，输出端Q的逻辑值将为输入数据A与B的或非逻辑运算结果。其中x表示C1的逻辑值可以为0或1，在图5所示实施例中假定C1的逻辑值为1。
在控制信号C0-C4的逻辑值分别为0、1、x、1、0时，图1中所示的第一控制晶体管102、第一逻辑晶体管104、第三逻辑晶体管106、第五逻辑晶体管110、第七逻辑晶体管112、第六控制晶体管115导通，其余控制晶体管关闭，等效电路如图6，此时逻辑单元模块的下拉网络被配置为与(AND)逻辑，输出端Q的逻辑值将为输入数据A与B的与逻辑运算结果。在图6所示实施例中假定C2的逻辑值为1。
在控制信号C0-C4的逻辑值分别为1、1、0、0、0时，图1中所示的第四控制晶体管106、第七控制晶体管110、第八控制晶体管112导通,其余控制晶体管关闭，等效电路如图7，此时逻辑单元模块的下拉网络被配置为或(OR)逻辑，输出端Q的逻辑值将为输入数据A与B的或逻辑运算结果。
最后应说明的是：虽然本发明披露如上，但本发明并非限定于此，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (1)

1.一种可重构动态逻辑单元，其特征在于，包括预充电管、控制晶体管和逻辑晶体管，所述的逻辑晶体管包括：第一逻辑晶体管、第二逻辑晶体管、第三逻辑晶体管、第四逻辑晶体管；
所述的控制晶体管包括：第一控制晶体管、第二控制晶体管、第三控制晶体管、第四逻辑晶体管、第五控制晶体管和第六控制晶体管，第七控制晶体管，第八控制晶体管，第九控制晶体管，第十控制晶体管；
第一逻辑晶体管的源极与第二控制晶体管的漏极、第四控制晶体管的漏极和第六控制晶体管的漏极相连，漏极与第三控制晶体管的源极相连；
第二逻辑晶体管的源极与地相连，漏极与第四控制晶体管的源极和第五控制晶体管的源极相连；
第三逻辑晶体管的源极与第五控制晶体管的漏极、第八控制晶体管的漏极、第十控制晶体管的漏极相连，漏极与第七控制晶体管的源极相连；
第四逻辑晶体管的源极与地相连，漏极与第六控制晶体管的源极和第八控制晶体管的源极相连；
第一控制晶体管的源极与第二控制晶体管的漏极、第四控制晶体管的漏极、第六控制晶体管的漏极相连，漏极与输出端Q相连；
第二控制晶体管的源极与地相连，漏极与第一控制晶体管的源极、第一逻辑晶体管的源极相连；
第三控制晶体管的源极与第一逻辑晶体管的漏极相连，漏极与输出端Q相连；
第四控制晶体管的源极与第二逻辑晶体管的漏极相连，漏极与第一控制晶体管的源极、第一逻辑晶体管的源极相连；
第五控制晶体管的源极与第二逻辑晶体管的漏极相连，漏极与第三逻辑晶体管的源极、第九控制晶体管的源极相连；
第六控制晶体管的源极与第四逻辑晶体管的漏极相连，漏极与第一控制晶体管的源极、第一逻辑晶体管的源极相连；
第七控制晶体管的源极与第三逻辑晶体管的漏极相连，漏极与输出端Q相连；
第八控制晶体管的源极与第四逻辑晶体管的漏极相连，漏极与第三逻辑晶体管的源极、第九控制晶体管的源极相连；
第九控制晶体管的源极与第五控制晶体管的漏极、第八控制晶体管的漏极和第十控制晶体管的漏极相连，漏极与输出端Q相连；
第十控制晶体管的源极与地相连，漏极与第三逻辑晶体管的源极和第九控制晶体管的源极相连；
预充电管的源极连接在电源上，所述的预充电管的漏极与第一控制晶体管的漏极、第三控制晶体管的漏极、第七控制晶体管的漏极、第九控制晶体管的漏极相连接构成单元的输出端Q；
所述的控制晶体管的栅极为控制信号的输入端，所述的逻辑晶体管的栅极为数据的输入端。
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