CN106328195B - 一种抗单粒子翻转的sram - Google Patents

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Abstract

本发明一种抗单粒子翻转的SRAM，包括用基本存储单元构建的单bit存储阵列、行预译码电路、行二级译码电路、列预译码电路、列二级译码电路、灵敏放大电路、时序控制电路、读写控制电路、IO电路、EDAC时钟控制电路、EDAC编码电路、EDAC译码电路、EDAC输入输出电路；本发明将EDAC电路和SRAM电路设计成一个整体，通过合理设计内部时序控制电路，使得数据从读写到纠检错的编译码以及数据采样在一个时钟周期内完成，降低数据读写访问时间，满足工作时钟频率不小于200MHz的时序要求。

Description

一种抗单粒子翻转的SRAM
技术领域
本发明涉及一种抗单粒子翻转的SRAM，属于通信领域。
背景技术
SRAM在数字信号处理和控制系统中被广泛应用，由于其高密度的存储阵列且存储体大都使用锁存器结构实现，在空间环境中，易受高能粒子的作用发生单粒子翻转。随着工艺节点的减小，器件的间距不断减小，控制电压不断降低，单个高能粒子易引起SRAM存贮阵列发生多位翻转(MBU)。
目前常见SRAM的RHBD加固方法有针对存储单元的冗余设计加固(如存储单元采用DICE结构)、整体SRAM的TMR加固和整体SRAM的EDAC加固方法。针对存储单元的电路冗余设计加固的版图设计复杂，且随着工艺尺寸的缩小，器件间距减小，针对存储单元的电路级加固很难再满足抗辐照指标要求；TMR加固的效果好，实现简单，但过大的面积开销和功耗开销是ASIC设计中所不期望的；EDAC的加固方法通常采用有纠一检二能力的扩展汉明码进行算法实现，然而深亚微米工艺的SRAM易发生单粒子引起的MBU，为了纠正多bit位错误，需要选择校验位较多的复杂的算法，这意味着更大的硬件开销和时序开销。
发明内容
本发明解决的技术问题是：针对现有SRAM加固技术无法同时兼顾SEU加固能力和SRAM本身性能的问题，提出一种抗单粒子翻转的SRAM，实现代价低、硬件开销和时序开销小、可靠性高。
本发明技术方案是：一种抗单粒子翻转的SRAM，包括用基本存储单元构建的12bit宽存储阵列、行预译码电路、行二级译码电路、列预译码电路、列二级译码电路、灵敏放大电路、时序控制电路、读写控制电路、IO电路、EDAC时钟控制电路、EDAC编码电路、EDAC译码和EDAC输入输出电路；
数据写入：时序控制电路中的片选使能信号为低，SRAM被使能；读写控制电路中读写使能信号为低，SRAM为写状态；8位宽数据输入EDACSRAM，经过EDAC编码电路，被编码为12位宽输入数据，通过IO电路将12位宽输入数据锁存在输入输出电路中；外部输入时钟在时序控制电路的作用下产生时序控制信号GTP；输入地址通过行预译码电路和列预译码电路，产生预译码数据，并将该预译码数据锁存在行预译码电路和列预译码电路的锁存器中；当GTP信号变为高时，被锁存的预译码数据被输入到行二级译码电路和列二级译码电路，并通过行二级译码电路和列二级译码电路选择出相应的行、列地址；使得被选中的存储单元字线拉为高，从而使被选中的存储单元写访问管开启；同时被锁存的12位宽输入数据通过相应的输入输出电路中的写电路产生两路相反信号，通过位线写入相应的存储单元；当GTP信号变为低时，本周期内的数据写入结束；
数据读出：时序控制电路中的片选使能信号为低，SRAM被使能；读写控制电路中读写使能信号为高，SRAM为读状态；外部输入时钟在时序控制电路的作用下产生时序控制信号GTP；输入地址通过行预译码电路和列预译码电路产生预译码数据，并将该预译码数据锁存在行预译码电路和列预译码电路的锁存器中；当GTP信号变为高时，被锁存的预译码数据被输入到行二级译码电路和列二级译码电路中，并通过行二级译码电路和列二级译码电路选择出相应的行列地址，使得被选中的存储单元字线拉为高，从而使被选中的存储单元读访问管开启；数据从被选中的存储单元中通过位线读出，读出的数据加到灵敏放大电路两端；当GTP信号变为低时，存储单元的读访问管关闭，存储单元两边的位线被预充电到高电平，灵敏放大电路开始工作，将加在灵敏放大电路两端的数据信号放大成全摆幅的脉冲信号并写入到EDAC输入输出电路的读电路中，读电路将数据读出给EDAC译码电路；12位宽读出数据通过EDAC译码和EDAC输入输出电路被译成8位宽输出数据，并由EDAC时序控制电路和EDAC输入输出电路将数据读出。
所述的基本存储单元的NMOS采用保护带，PMOS采用保护环结构设计，用基本存储单元构建的12bit宽存储阵列中，12bit宽存储阵列的横向位数为4，在12bit宽存储阵列内使用背靠背的存储单元布局，阵列间顺序布局。
所述的EDAC编码电路由异或逻辑实现，通过插入时钟缓冲器匹配输入数据延迟。
所述的EDAC译码和EDAC输入输出电路中译码电路部分由异或逻辑实现，EDAC输入输出电路用DICE触发器对计算后的数据进行采样输出。
所述的EDAC时钟控制电路包括存储时钟控制电路和译码时钟控制电路；存储时钟控制电路先对SRAM内部时钟GTP信号取反，再通过调整反相器链中MOS管尺寸模拟灵敏放大器的整个时序过程和数据读取的整个过程；译码时钟控制电路模拟EDAC译码和EDAC输入输出电路中的EDAC译码电路，并留有DICE触发器的建立时间；译码时钟控制电路通过模拟异或逻辑中传输门的开关及逻辑选择过程，使用堆叠反相器和MOS电容结构实现，通过调节MOS管的尺寸使EDAC内部控制电路的延迟等效于译码延迟加DICE触发器最坏情况下的建立时间。
本发明与现有技术相比具有如下优点：
本专利针对空间单粒子翻转效应对深亚微米商用CMOS工艺下的SRAM功能失效影响，基于传统的SRAM加固技术，提出了一种从版图级、系统级和电路级加固相结合的层级化加固方法对SRAM进行SEU加固，实现代价小、可靠性高、抗SEU性能好。所具备的优点如下：
1、仿真确定0.13um商用CMOS工艺节点下位交织的安全距离，合理规划版图布局，避免位交错所引起过多的性能损失；提出了版图、电路结构、SRAM系统加固相结合的层级化加固方法，避免单一层实现SEU加固所引起的过大硬件开销和时序压力，合理分析嵌入式SRAM实际应用，选用简单的EDAC算法实现SRAM的SEU加固要求，整体设计简单，额外的时序开销和硬件开销小。
2、与传统的EDAC模块和SRAM模块分离实现的方法相比，本发明将EDAC电路和SRAM电路设计成一个整体，通过合理设计内部时序控制电路，使得数据从读写到纠检错的编译码以及数据采样在一个时钟周期内完成，降低数据读写访问时间，满足工作时钟频率不小于200MHz的时序要求。
附图说明
图1是SRAM的版图布局方法；
图2为SRAM阵列版图中同一字的不同位的最小距离；
图3为EDAC编码电路；
图4为EDAC解码和EDAC输入输出电路；
图5为关于EDAC控制电路的存储时钟控制电路。
图6为关于EDAC控制电路的译码时钟控制电路；
图7为基于双互锁结构改进的SRAM的IO电路；
图8为EDAC SRAM的整体版图布局结构；
图9为本发明的SRAM针对低电平SEU的仿真；
图10为本发明的SRAM针对高电平SEU的仿真；
图11为本发明的设计流程图。
具体实施方式
如图11所示，抗单粒子闩锁的标准单元具体设计方法如下：
(1)SRAM的SEU加固技术研究
研究目前深亚微米商用CMOS工艺下抗SEU的SRAM加固技术，分析各种加固技术优缺点，确定加固设计方法。本发明使用层级化的加固思想，针对SRAM的不同模块的电路特点，将版图级、系统级、电路级加固方法相结合实现深亚微米工艺SRAM的SEU加固。
(2)结合工艺特性确定版图级加固具体参数
为避免同一字中发生多位翻转，应尽量拉大每位之间的距离，但过大的距离会增大SRAM面积，且在版图上过长的字线和过短的位线配合，不利于时序控制电路设计，带来较大的访问时间开销。通过仿真得出，当引起SEU的阈值等效LETth,eff≥15MeV/mg/cm2，0.13um商用CMOS工艺SRAM的不同bit位距离大于9.5um时，几乎不发生多为翻转。
(3)设计SRAM存储单元版图和存储阵列布局
在对存储单元面积影响较小的情况下，对存储单元的NMOS采用保护带，PMOS采用保护环，这是因为P型晶体管的漏结对单粒子翻转效应极为敏感，版图设计时尽量减小漏区面积、漏区与阱接触的距离来减小漏结的横截面积，同时增大阱接触密度，降低单粒子事件对电路的影响。
结合本发明的1个存储单元的宽度为3.9um，单bit阵列的横向位数为2n，因此为实现单粒子多位翻转加固，单bit阵列的横向位数至少为4，为拉开同一字中各位间的距离且较小增大SRAM版图面积，在阵列结构设计时在单bit阵列内使用背靠背的存储单元布局、阵列间顺序布局的方法，优化版图面积，确保每个字的不同位均满足安全距离，且每个字的不同位最小安全距离相同，避免同一字内多位同一时刻发生单粒子翻转的情况。采用以上布局方法使得同一字不同位之间的最小距离为16.8um，大于同一对敏感节点间距9.5um的要求。
(4)系统级加固的EDAC的算法选择
芯片内部使用的SRAM通常深度较小，且定期写入新数据，因此对于这种应用的SRAM的EDAC，更关注其实时纠错能力，为节省硬件开销，本发明选用汉明码代替扩展汉明码实现EDAC电路设计。
(5)单周期实现数据访问和EDAC的电路设计
传统的EDAC SRAM是将EDAC和SRAM作为两个系统分别设计，且有各自的时钟控制电路，这使得数据从读取到解码需要两个时钟周期完成，再加上对解码后数据的采样，即使对于最简单的EDAC算法，EDAC SRAM也需要3个时钟周期才能完成数据有效读写。本发明将EDAC电路和SRAM电路设计成一个整体，通过合理设计内部时序控制电路，使得数据从读写到纠检错的编译码以及数据采样在一个时钟周期内完成，降低数据读写访问时间，EDAC电路实现如图3、4所示，图3为EDAC编码电路，主要逻辑通过异或逻辑实现，图4为EDAC译码及数据输出采样电路，译码电路的算法实现是通过异或逻辑实现，并用DICE触发器对计算后的数据进行采样。
为了滤除由于译码电路中组合逻辑延迟不匹配引起的毛刺，在输出端用触发器采样。然而额外的控制时钟将使得该SRAM必须在两个时钟周期完成数据读取，对于非流水线的SRAM应用，性能损失较大，为在一个时钟周期内完成数据读取，且读出数据有效，该触发器时钟应该用内部时钟控制。内部控制时钟由存储时钟控制电路和译码时钟控制电路组成，这两部分电路通过模拟数据读取和译码过程，并留有合适的建立时间保证触发器正确采样。
存储时钟控制电路如图5所示，由于SRAM在读取过程中的灵敏放大器模块是在GTP为低时工作的，因此该模块是先对SRAM内部时钟GTP信号取反，再模拟SA的整个时序过程和数据读取的整个过程来实现。反相器2～7为灵敏放大器时序过程，反相器8～11为数据输出过程。
图6为译码时钟控制电路，该部分电路是为了模拟译码电路并留有触发器的建立时间。译码电路是由异或门组成，在时钟路径上复杂的组合逻辑易引起毛刺且易受单粒子影响，因此该部分延迟是通过如图7的堆叠反相器和MOS电容结构模拟实现，通过调节MOS管的尺寸使其延迟等效于译码延迟加触发器最坏情况下的建立时间。
(6)SRAM外围控制电路设计
在SRAM内部的时钟控制电路、地址译码电路、输入输出电路同样存在锁存结构，这些控制电路直接影响SRAM功能，由于锁存器的存在，易发生单粒子翻转，常用的方法是对这些电路整体做双模冗余，但因此需引入延迟滤波电路引入额外的数据读写延迟影响SRAM性能。综合分析这部分电路，这些锁存器MOS管尺寸较大，且通常是对内部窄脉冲在内部控制时钟下进行信号锁存，因此在电路设计上使用双互锁存结构仅对锁存器进行备份，在锁存器的输出端引入长关MOS管的漏端电容进行滤波，并在版图设计时拉开敏感节点的距离以实现外围电路的SEU加固。
(7)抗SEU的SRAM的整体版图设计优化
结合本设计中的电路级、系统级和版图级加固具体方法，对0.13umCMOS工艺的抗单粒子翻转的SRAM进行整体版图设计，依据版图设计规则对版图布局布线进行优化。图8为所设计的8位宽双端口SRAM，左右两边从上至下依次为12bit的存储阵列、列二级译码电路、灵敏放大电路、存储体IO电路，中间从上到下依次为行二级译码电路、列预译码电路和行预译码电路、读写控制电路、时序控制电路、EDAC时钟控制电路，在EDACSRAM的存储电路下端分别为EDAC编码电路、EDAC解码电路和8位宽的数据输入输出电路。
(8)抗SEU的SRAM的仿真验证
本发明的SRAM针对低电平SEU的仿真：
图9为8位宽双端口SRAM版图在ss conner下、时钟频率为200MHz的SEU错误的仿真结果。B端口写、A端口读，从图中可以看出，数据在一个时钟周期内被读出；当12bit的存储体某1位发生错误的1到0的SEU时，输出数据正确，图中n6位错误翻转位。从仿真结果看，本发明可以实现同一字中一位纠错的功能，又通过版图布局避免了同一字多位同时发生反转的情况，因此本发明也可实现多位低电平SEU加固。
本发明的SRAM针对高电平SEU的仿真：
图10为8位宽双端口SRAM版图在ss conner下、时钟频率为200MHz的SEU错误的仿真结果。B端口写、A端口读，从图中可以看出，数据在一个时钟周期内被读出；当12bit的存储体某1位发生错误的0到1的SEU时，输出数据正确，图中n6位错误翻转位。从仿真结果看，本发明可以实现同一字中一位纠错的功能，又通过版图布局避免了同一字多位同时发生反转的情况，因此本发明也可实现多位高电平SEU加固。
本发明说明书中未作详细描述的内容属于本领域专业技术人员的公知技术。

Claims (4)

1.一种抗单粒子翻转的SRAM，其特征在于：包括用基本存储单元构建的12bit宽存储阵列、行预译码电路、行二级译码电路、列预译码电路、列二级译码电路、灵敏放大电路、时序控制电路、读写控制电路、IO电路、EDAC时钟控制电路、EDAC编码电路、EDAC译码和EDAC输入输出电路；
数据写入：时序控制电路中的片选使能信号为低，SRAM被使能；读写控制电路中读写使能信号为低，SRAM为写状态；8位宽数据输入EDAC SRAM，经过EDAC编码电路，被编码为12位宽输入数据，通过IO电路将12位宽输入数据锁存在输入输出电路中；外部输入时钟在时序控制电路的作用下产生时序控制信号GTP；输入地址通过行预译码电路和列预译码电路，产生预译码数据，并将该预译码数据锁存在行预译码电路和列预译码电路的锁存器中；当GTP信号变为高时，被锁存的预译码数据被输入到行二级译码电路和列二级译码电路，并通过行二级译码电路和列二级译码电路选择出相应的行、列地址；使得被选中的存储单元字线拉为高，从而使被选中的存储单元写访问管开启；同时被锁存的12位宽输入数据通过相应的输入输出电路中的写电路产生两路相反信号，通过位线写入相应的存储单元；当GTP信号变为低时，本周期内的数据写入结束；
数据读出：时序控制电路中的片选使能信号为低，SRAM被使能；读写控制电路中读写使能信号为高，SRAM为读状态；外部输入时钟在时序控制电路的作用下产生时序控制信号GTP；输入地址通过行预译码电路和列预译码电路产生预译码数据，并将该预译码数据锁存在行预译码电路和列预译码电路的锁存器中；当GTP信号变为高时，被锁存的预译码数据被输入到行二级译码电路和列二级译码电路中，并通过行二级译码电路和列二级译码电路选择出相应的行列地址，使得被选中的存储单元字线拉为高，从而使被选中的存储单元读访问管开启；数据从被选中的存储单元中通过位线读出，读出的数据加到灵敏放大电路两端；当GTP信号变为低时，存储单元的读访问管关闭，存储单元两边的位线被预充电到高电平，灵敏放大电路开始工作，将加在灵敏放大电路两端的数据信号放大成全摆幅的脉冲信号并写入到EDAC输入输出电路的读电路中，读电路将数据读出给EDAC译码电路；12位宽读出数据通过EDAC译码和EDAC输入输出电路被译成8位宽输出数据，并由EDAC时序控制电路和EDAC输入输出电路将数据读出。
2.根据权利要求1所述的一种抗单粒子翻转的SRAM，其特征在于：所述的EDAC编码电路由异或逻辑实现，通过插入时钟缓冲器匹配输入数据延迟。
3.根据权利要求1所述的一种抗单粒子翻转的SRAM，其特征在于：所述的EDAC译码和EDAC输入输出电路中译码电路部分由异或逻辑实现，EDAC输入输出电路用DICE触发器对计算后的数据进行采样输出。
4.根据权利要求1所述的一种抗单粒子翻转的SRAM，其特征在于：所述的EDAC时钟控制电路包括存储时钟控制电路和译码时钟控制电路；存储时钟控制电路先对SRAM内部时钟GTP信号取反，再通过调整反相器链中MOS管尺寸模拟灵敏放大器的整个时序过程和数据读取的整个过程；译码时钟控制电路模拟EDAC译码和EDAC输入输出电路中的EDAC译码电路，并留有DICE触发器的建立时间；译码时钟控制电路通过模拟异或逻辑中传输门的开关及逻辑选择过程，使用堆叠反相器和MOS电容结构实现，通过调节MOS管的尺寸使EDAC内部控制电路的延迟等效于译码延迟加DICE触发器最坏情况下的建立时间。
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