CN105869668B - 应用于动态电压调整系统的抗辐照双互锁存型存储单元 - Google Patents

Abstract

本发明公开一种应用于动态电压调整系统的抗辐照双互锁存型存储单元，在原有DICE单元基础上增加读取管MN9以及控制MN9导通的读字线和与灵敏放大器相连的读位线；通过这样的改动，使读字线开启时有且仅有一位存储节点因位线分压受到扰动；同时，利用DICE单元“双节点反馈”的结构特性，对单一节点的扰动会在扰动源消失后自行恢复，不会对存储单元所存储的数据造成影响，从而消除了“读破坏”现象的发生。本发明DICE单元将原本由同一根位线连接的两个同相位节点的结构改为由读位线连接一位存储节点的结构，解决了当字线开启时由位线分压造成的两个同相位节点同时翻转的问题，在保证数据正常读出的同时，提高了存储单元在亚阈值工作时的鲁棒性。

Description

应用于动态电压调整系统的抗辐照双互锁存型存储单元

技术领域

本发明涉及半导体集成电路，具体涉及一种用于静态随机访问存储器SRAM(Static Random Access Memory)的存储单元结构。

背景技术

抗辐照SRAM在航天航空领域备受关注，一直是研究热点。封装材料中发射出的低能量α粒子和宇宙空间的高能重离子入射到集成电路MOS器件时，会在器件内部敏感节点处淀积能量，出现“单粒子翻转SEU(Single Event Upset)”现象。在1996年的TRANSACTIONSON NUCLEAR SCIENCE上发表的《Upset Hardened Memory Design for Submicron CMOSTechnology》提出了一种用于深亚微米工艺的DICE(Dual Interlocked Storage cell)结构存储单元，用来减少单粒子翻转现象的发生，降低SRAM的软错误率。DICE单元采用4个节点表示一位二进制数据的存储方式，当某一节点受到重离子作用而发生翻转时，其相邻的两个节点能够在干扰结束后帮助其恢复正确数值。

为了实现SRAM的超低功耗，一种名为动态电压调整DVS(Dynamic VoltageScaling)的实时节能技术被应用到SRAM的设计中。这种技术要求SRAM能够在从亚阈值到标准电压的宽电压范围内工作，达到低压工作时功耗低，标准电压工作时性能高的效果。单端读取的8管和10管SRAM单元结构被相继提出，这些存储单元可以实现SRAM的亚阈值工作，达到低压低功耗、高压高性能的效果。然而，如果将具有优秀抗辐照性能的DICE单元结构应用到DVS系统中，会出现一些问题。DICE单元在低电压下工作时，尤其是在亚阈值区，面临着由位线分压带来的“读破坏”问题。如图1所示，在图示的虚线框内，由MN5和MN1，MN6和MN3构成了两组“有比电路”，假设此时节点X0，X2为低电平，读操作开始之前，位线和位线非被预充至高电平，接着字线开启，在字线导通的瞬间，会造成X0，X2两点电压的突然升高。若升高电压达到MN2、MN4的阈值电压，那么整个单元内部的正反馈结构将会被触发，造成数据丢失，被称为“读破坏”。正是由于这种现象，使DICE型存储单元在低压、低功耗的应用领域受到限制。而到目前为止，针对DICE型存储单元在低压下的稳定性问题还鲜有研究。

发明内容

本发明的目的在于提供一种应用于动态电压调整系统的抗辐照双互锁存型存储单元，增强在低压，特别是亚阈值区工作时的鲁棒性，从而减小整体SRAM系统的软错误率，以解决上述技术问题。本发明将该存储单元应用于分级位线结构中，降低系统功耗，提高运行速度。

为了实现上述目的，本发明采用如下技术方案：

应用于动态电压调整系统的抗辐照双互锁存型存储单元，包括：包括写字线、读字线、写位线、写位线非、读位线、PMOS管MP1、PMOS管MP2、PMOS管MP3、PMOS管MP4、NMOS管MN1、NMOS管MN2、NMOS管MN3、NMOS管MN4、NMOS管MN5、NMOS管MN6、NMOS管MN7、NMOS管MN8和NMOS管MN9；

PMOS管MP1、PMOS管MP2、PMOS管MP3和PMOS管MP4的源极接电源；PMOS管MP1、PMOS管MP2、PMOS管MP3和PMOS管MP4的漏极分别接节点X0、X1、X2、X3；PMOS管MP2、PMOS管MP3、PMOS管MP4和PMOS管MP1的栅极分别接节点X0、X1、X2、X3；

NMOS管MN1、NMOS管MN2、NMOS管MN3、NMOS管MN4的漏极分别接节点X0、X1、X2、X3；NMOS管MN1、NMOS管MN2、NMOS管MN3、NMOS管MN4的源极接地；NMOS管MN4、NMOS管MN1、NMOS管MN2、NMOS管MN3的栅极分别接节点X0、X1、X2、X3；

NMOS管MN5的栅极接写字线，漏极和源极中一个接写位线，另一个接节点X0；NMOS管MN6的栅极接写字线，漏极和源极中一个接写位线，另一个接节点X2；NMOS管MN7的栅极接写字线，漏极和源极中一个接写位线非，另一个接节点X3；NMOS管MN8的栅极接写字线，漏极和源极中一个接写位线非，另一个接节点X1；

NMOS管MN9的栅极接读字线，漏极和源极中一个接读位线，另一个接节点X1。

进一步的，所述读位线连接灵敏放大器。

基于一种应用于动态电压调整系统的抗辐照双互锁存型存储单元的SRAM，包括：

(1)行/列译码电路，用于选定相应的行和列。其中，由于晶体管“堆叠效应”的存在，为减小大容量SRAM中译码电路的功耗和加快速度，采用“二级译码”方案。同时，第一级译码信号可作为“全局字线”的使能信号；

(2)SRAM存储单元阵列，采用本发明的新的DICE型存储单元结构；

(3)读写辅助电路，包括锁存型灵敏放大器、抗辐照型RS触发器以及数据写入电路，用于数据的读出和写入；

(4)复制列电路，结构与实际存储阵列完全相同，用于模拟位线的充放电过程；

(5)时序产生电路，通过对复制列电路进行虚拟的读/写操作，能够在不同的电源电压下产生合适的读/写字线脉冲信号和适应于最差情况的预充信号，并控制灵敏放大器的适时开启和关断。所述行/列译码电路与SRAM存储单元阵列连接；所述读写辅助电路与SRAM存储单元阵列连接；所述时序产生电路与复制列电路连接。

相对于现有技术，本发明具有以下有益效果：

本发明利用DICE型单元自身抗“单粒子效应”的特点，仅增加一个读取管，解决了DICE型单元在低压下工作时面临的“读破坏”问题，增强了单元在低电压工作的稳定性，减小了SRAM的软错误率。本发明在没有过多面积消耗的情况下，使传统的抗辐照DICE型存储单元在低压下工作的鲁棒性得以提高，消除了“读破坏”现象对单元的影响。同时，将复制列技术的时序和分级位线结构(DBL，Divided Bit Line)与本次发明的新DICE型存储单元结构相结合，既增强了系统稳定性也优化了延迟和功耗。

附图说明

下面结合附图和发明人给出的实施实例，对本发明进行详细说明。

图1为现有DICE面临单元的“读破坏”问题示意图；

图2为根据本发明的实施例的整体电路结构图；

图3改进后应用于DVS系统的DICE存储单元示意图；

图4分级位线阵列结构示意图。

具体实施方式

请参阅图2所示，本发明的实施例的SRAM的整体电路结构图，包括：行/列译码电路；SRAM存储单元阵列；读写辅助电路；复制列电路；时序控制电路；其中，行/列译码电路通过地址信号选中相应的存储单元，与此同时，时序控制电路开始对复制列进行虚拟的读/写操作，产生合适宽度的预充信号和字线脉冲信号，以及灵敏放大器的开启信号，并将这些信号传送至SRAM存储阵列，用于进行真实的读/写操作。以读操作为例，假设此时被选中单元的存储数据为0，读字线信号来临，被选中单元的读字线变为高电平，读位线开始放电，当放电至所需要的电平时，读写辅助电路中的灵敏放大器开始工作，将数据正常读出。

请参阅图3，本发明一种应用于动态电压调整系统的抗辐照双互锁存型存储单元，在原有DICE单元基础上增加读取管MN9以及控制MN9导通的读字线和与灵敏放大器相连的读位线。

本发明一种应用于动态电压调整系统的抗辐照双互锁存型存储单元，包括写字线、读字线、写位线、写位线非、读位线、PMOS管MP1、PMOS管MP2、PMOS管MP3、PMOS管MP4、NMOS管MN1、NMOS管MN2、NMOS管MN3、NMOS管MN4、NMOS管MN5、NMOS管MN6、NMOS管MN7、NMOS管MN8和NMOS管MN9。PMOS管MP1、PMOS管MP2、PMOS管MP3和PMOS管MP4的源极接电源；PMOS管MP1、PMOS管MP2、PMOS管MP3和PMOS管MP4的漏极分别接节点X0、X1、X2、X3；PMOS管MP2、PMOS管MP3、PMOS管MP4和PMOS管MP1的栅极分别接节点X0、X1、X2、X3；NMOS管MN1、NMOS管MN2、NMOS管MN3、NMOS管MN4的漏极分别接节点X0、X1、X2、X3；NMOS管MN1、NMOS管MN2、NMOS管MN3、NMOS管MN4的源极接地。NMOS管MN4、NMOS管MN1、NMOS管MN2、NMOS管MN3的栅极分别接节点X0、X1、X2、X3。NMOS管MN5的栅极接写字线，漏极和源极中一个接写位线，另一个接节点X0；NMOS管MN6的栅极接写字线，漏极和源极中一个接写位线，另一个接节点X2；NMOS管MN7的栅极接写字线，漏极和源极中一个接写位线非，另一个接节点X3；NMOS管MN8的栅极接写字线，漏极和源极中一个接写位线非，另一个接节点X1。NMOS管MN9的栅极接读字线，漏极和源极中一个接读位线，另一个接节点X1。

本发明使字线开启时位线BL不再与两个同相位节点相连，从而消除触发单元内部正反馈的可能。本发明在原有DICE单元基础上增加读取管MN9以及控制MN9导通的读字线(RWL，Read Word Line)和与灵敏放大器相连的读位线(RBL，Read Bit Line)。通过这样的改动，使读字线开启时有且仅有一位存储节点因位线分压受到扰动；同时，利用DICE单元“双节点反馈”的结构特性，对单一节点的扰动会在扰动源消失后自行恢复，不会对存储单元所存储的数据造成影响，从而消除了“读破坏”现象的发生。本发明DICE单元将原本由同一根位线连接的两个同相位节点的结构改为由读位线连接一位存储节点的结构，解决了当字线开启时由位线分压造成的两个同相位节点同时翻转的问题，在保证数据正常读出的同时，提高了存储单元在亚阈值工作时的鲁棒性。

请参阅图4，SRAM存储阵列的单元结构采用本发明的一种应用于动态电压调整系统的抗辐照双互锁存型存储单元结构，其阵列连接方式使用的最早由Intel公司的AshishKarandikar提出的分级位线结构。通过把八个单独的存储单元进行合并，增加必要的存取管MN0，MN11，MN12，减少与位线直接相连的存储单元个数，从而降低位线上的寄生电容和电阻，加快数据读取速度。其中，MP0为读位线的预充管，由全局读字线控制。全局位线和全局位线非与读写辅助电路中的写入电路相连；全局读位线与读写辅助电路中的灵敏放大器相连。

以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施方式仅限于此，对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单的推演或替换，都应当视为属于本发明所提交的权利要求书确定的专利保护范围。

Claims (2)

1.应用于动态电压调整系统的抗辐照双互锁存型存储单元，其特征在于，包括：包括写字线、读字线、写位线、写位线非、读位线、PMOS管MP1、PMOS管MP2、PMOS管MP3、PMOS管MP4、NMOS管MN1、NMOS管MN2、NMOS管MN3、NMOS管MN4、NMOS管MN5、NMOS管MN6、NMOS管MN7、NMOS管MN8和NMOS管MN9；

PMOS管MP1、PMOS管MP2、PMOS管MP3和PMOS管MP4的源极接电源；PMOS管MP1、PMOS管MP2、PMOS管MP3和PMOS管MP4的漏极分别接节点X0、X1、X2、X3；PMOS管MP2、PMOS管MP3、PMOS管MP4和PMOS管MP1的栅极分别接节点X0、X1、X2、X3；

NMOS管MN1、NMOS管MN2、NMOS管MN3、NMOS管MN4的漏极分别接节点X0、X1、X2、X3；NMOS管MN1、NMOS管MN2、NMOS管MN3、NMOS管MN4的源极接地；NMOS管MN4、NMOS管MN1、NMOS管MN2、NMOS管MN3的栅极分别接节点X0、X1、X2、X3；

NMOS管MN5的栅极接写字线，漏极和源极中一个接写位线，另一个接节点X0；NMOS管MN6的栅极接写字线，漏极和源极中一个接写位线，另一个接节点X2；NMOS管MN7的栅极接写字线，漏极和源极中一个接写位线非，另一个接节点X3；NMOS管MN8的栅极接写字线，漏极和源极中一个接写位线非，另一个接节点X1；

NMOS管MN9的栅极接读字线，漏极和源极中一个接读位线，另一个接节点X1。

2.根据权利要求1所述的应用于动态电压调整系统的抗辐照双互锁存型存储单元，其特征在于，所述读位线连接灵敏放大器。