CN108074617A - 一种非易失性存储器 - Google Patents

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Abstract

一种非易失性存储器，包括：第一和第二阵列库，分别耦接第一和第二位线；第一选通电路，适于在地址使能信号的作用下，连通所述预充电电路的第一输出端与所述第一位线，并连通所述预充电电路的第二输出端与所述第二位线，以对所述第一位线和第二位线充电，或者断开预充电电路与第一位线和第二位线的连接；灵敏放大器，其第一输入端耦接预充电电路的第一输出端，其第二输入端耦接预充电电路的第二输出端，灵敏放大器输出的比较结果指示第一或第二阵列库所存储的数据信息；第二选通电路，适于在第一和第二字线信号的作用下，控制参考电流流入至灵敏放大器的第一和第二输入端其中之一。本发明方案可有效降低非易失性存储器的数据读取时间。

Description

一种非易失性存储器
技术领域
本发明涉及存储器设计领域，特别涉及一种非易失性存储器。
背景技术
随着电子信息技术的飞速发展，人们对电子产品的速度提出了更高的要求，同时速度也已经成为电路中最重要的指标之一，这对电路设计人员提出了更高的挑战。
非易失性存储器(Nonvolatile Memory，NVM)是一种常用的存储器，它在断电后仍能保存数据。以闪存(Flash)为例，在高速Flash设计中，对其数据读取的速度有着越来越高的要求。以Flash为例的非易失性存储器的数据读取时间通常由四部分组成：地址译码、位线预充电、存储单元电流信号放大和数据比较输出。其中，地址译码和数据比较输出占整体数据读取时间的比重较小，存储单元电流信号放大所占用的时间受到工艺的影响比较大，可作优化的空间有限，而位线预充电所占用的时间是一个可以优化的部分。
图1是现有技术的一种非易失性存储器的示意图。图1所示的非易失性存储器100中一般包括两个阵列库(Bank)，分别为阵列库Bank_A和阵列库Bank_B。在读取阵列库Bank_A的数据时，阵列库Bank_B作为其伪阵列库，在读取阵列库Bank_B的数据时，阵列库Bank_A作为其伪阵列库，这是一种有效的抗噪声干扰设计的方式。具体而言，所述非易失性存储器100可以包括预充电电路10、第一选通电路20、第二选通电路30和灵敏放大器OP。当地址使能信号Enb_addr使得第一选通电路20中的MOS管P1和P2导通，第一字线信号Enb_A和第二字线信号Enb_B控制所述第二选通电路30中的MOS管P3和P4导通且MOS管P5和P6关断时，所述阵列库Bank_A受控进行读操作，所述预充电电路10向与所述阵列库Bank_A耦接的第一位线BL_A充电，一并向与所述阵列库Bank_B耦接的第二位线BL_B充电。所述灵敏放大器OP对参考电流Iref和所述第一位线BL_A上形成的电流进行比较，其比较结果指示出所述阵列库Bank_A存储的信息。实际上，预充电电路10对位线的预充电时间占到了非易失性存储器100整体数据读取时间的1/3～1/2左右。
因此，现有技术的非易失性存储器的数据读取时间较长，无法适应对非易失性存储器的高速应用需求。
发明内容
本发明解决的技术问题是如何降低非易失性存储器的数据读取时间，以适应对非易失性存储器的高速应用需求。
为解决上述技术问题，本发明实施例提供一种非易失性存储器，包括：第一阵列库和第二阵列库，其中，所述第一阵列库和第二阵列库分别包括多个存储器单元，所述第一阵列库耦接第一位线，所述第二阵列库耦接第二位线，当所述第一阵列库和第二阵列库其中之一受控进行读操作时，另一个为进行读操作的阵列库的伪阵列库；还包括：预充电电路；第一选通电路，适于在地址使能信号的作用下，连通所述预充电电路的第一输出端与所述第一位线，并连通所述预充电电路的第二输出端与所述第二位线，以对所述第一位线和第二位线充电；或者，断开所述预充电电路的第一输出端与所述第一位线的连接，以及一并断开所述预充电电路的第二输出端与所述第二位线的连接；灵敏放大器，其第一输入端耦接所述预充电电路的第一输出端以接收第一电压，其第二输入端耦接所述预充电电路的第二输出端以接收第二电压，所述灵敏放大器适于通过对第一电压和第二电压比较得到比较结果，所述比较结果指示所述第一阵列库或第二阵列库所存储的数据信息；第二选通电路，适于在第一字线信号和第二字线信号的作用下，控制参考电流流入至所述灵敏放大器的第一输入端和第二输入端其中之一。
可选地，所述非易失性存储器还包括：逻辑调整单元，适于根据所述第一字线信号和第二字线信号，对所述灵敏放大器的输出信号进行调整。
可选地，当所述参考电流受控注入至所述灵敏放大器的第一输入端时，若所述第一电压大于所述第二电压，所述灵敏放大器输出第一逻辑电平，若所述第一电压小于或等于所述第二电压，所述灵敏放大器输出区别于第一逻辑电平的第二逻辑电平；当所述参考电流受控注入至所述灵敏放大器的第二输入端时，若所述第一电压大于所述第二电压，所述逻辑调整单元将所述灵敏放大器的输出逻辑调整为所述第二逻辑电平，若所述第一电压小于或等于所述第二电压，所述逻辑调整单元将所述灵敏放大器的输出逻辑调整为所述第一逻辑电平。
可选地，所述非易失性存储器还包括：缓冲器，适于将经过调整的所述灵敏放大器的输出信号的驱动能力提高。
可选地，所述第一选通电路包括：第一选通器，其控制端接收所述地址使能信号，其输入端耦接所述预充电电路的第一输出端，其输出端耦接所述第一位线；第二选通器，其控制端接收所述地址使能信号，其输入端耦接所述预充电电路的第二输出端，其输出端耦接所述第二位线。
可选地，所述第一选通器为第一PMOS管，所述第二选通器为第二PMOS管。
可选地，所述第二选通电路包括：第三选通器，其控制端接收所述第一字线信号，其输入端接收所述参考电流，其输出端耦接所述灵敏放大器的第一输入端；第四选通器，其控制端接收所述第二字线信号，其输入端接收所述参考电流，其输出端耦接所述灵敏放大器的第二输入端。
可选地，当所述第一字线信号控制所述第三选通器导通时，所述参考电流流入至所述灵敏放大器的第一输入端，所述第一阵列库受控进行读操作；当所述第二字线信号控制所述第四选通器导通时，所述参考电流流入至所述灵敏放大器的第二输入端，所述第二阵列库受控进行读操作。
可选地，所述第三选通器为第三PMOS管，所述第四选通器为第四PMOS管。
可选地，所述非易失性存储器还包括：带隙基准源，适于提供所述参考电流。
可选地，所述非易失性存储器为闪存或EEPROM。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明实施例提供的非易失性存储器可以包括：第一阵列库和第二阵列库，其中，所述第一阵列库和第二阵列库分别包括多个存储器单元，所述第一阵列库耦接第一位线，所述第二阵列库耦接第二位线，当所述第一阵列库和第二阵列库其中之一受控进行读操作时，另一个为进行读操作的阵列库的伪阵列库；所述非易失性存储器还可以包括：预充电电路；第一选通电路，适于在地址使能信号的作用下，连通所述预充电电路的第一输出端与所述第一位线，并连通所述预充电电路的第二输出端与所述第二位线，以对所述第一位线和第二位线充电；或者，断开所述预充电电路的第一输出端与所述第一位线的连接，以及一并断开所述预充电电路的第二输出端与所述第二位线的连接；灵敏放大器，其第一输入端耦接所述预充电电路的第一输出端以接收第一电压，其第二输入端耦接所述预充电电路的第二输出端以接收第二电压，所述灵敏放大器适于通过对第一电压和第二电压比较得到比较结果，所述比较结果指示所述第一阵列库或第二阵列库所存储的数据信息；第二选通电路，适于在第一字线信号和第二字线信号的作用下，控制参考电流流入至所述灵敏放大器的第一输入端和第二输入端其中之一，所述参考电流向灵敏放大器的流入形成对称结构，所述参考电流仅流入有效的阵列库，其中，第一阵列库和第二阵列库中被读取的阵列库即为有效的阵列库。相比于现有技术，本发明实施例取消了对第一阵列库和第二阵列库选择的选通电路，只保留了选择对第一位线和第二位线预充电的选通电路，对应地，选通器件(例如PMOS管)的级数减少一级，对第一位线和第二位线预充电可以使得以大幅度改善，使得非易失性存储器中的位线预充电的时间被优化0.7ns至1.2ns，对于一般为10ns的存储器的数据读取时间，占大概10％，有效降低了非易失性存储器的数据读取时间。
附图说明
图1是现有技术的一种非易失性存储器的示意图。
图2是本发明实施例非易失性存储器的一种示意性结构框图。
图3是本发明实施例非易失性存储器的另一种示意性结构框图。
图4是现有技术和本发明实施例非易失性存储器的数据读取时位线预充电时间的对比示意图。
具体实施方式
如背景技术部分所述，在现有技术的非易失性存储器中，预充电电路对位线的预充电时间占到了非易失性存储器整体数据读取时间的1/3～1/2左右，使得现有技术的非易失性存储器的数据读取时间较长，无法适应对非易失性存储器的高速应用需求。
本申请发明人还对图1所示的非易失性存储器进行了分析。继续参照图1所示，所述非易失性存储器100是基于双阵列库的设计，因此，所述第一选通电路20在地址使能信号Enb_addr的作用下，适于选择预充电电路10向第一位线BL_A和第二位线BL_B中的一个充电或者一并向二者充电。而所述第二选通电路30在第一字线信号Enb_A和第二字线信号Enb_B的作用下，适于选择对BankA或BankB所存储的数据进行读取。然而，在具体实施中，高速非易失性存储器中的位线电压通常为高电位，因此，所述第一选通电路20和第二选通电路30中的选通器件一般为PMOS管，而PMOS管的源极电压至少要高于阈值电压Vth才可以使PMOS管导通。那么，预充电电路10对位线的预充电过程是先让各个PMOS管自身导通之后才能有效开始，位线预充电的整体速度受到影响。从所述预充电电路10到位线之间的选通器件的级数越多，对位线的预充电速度越慢。非易失性存储器100的设计令预充电电路10对位线的预充电时间占到了非易失性存储器100整体数据读取时间的1/3～1/2左右，导致了其数据读取时间较长。
针对以上所述的技术问题，本发明实施例提出一种非易失性存储器，其中，灵敏放大器的第一输入端和第二输入端分别固定地耦接两个阵列库，参考电流向灵敏放大器的流入形成对称结构，所述参考电流仅流入有效的阵列库，其中，第一阵列库和第二阵列库中被读取的阵列库即为有效的阵列库。相比于现有技术，本发明实施例非易失性存储器取消了对第一阵列库和第二阵列库选择的选通电路，只保留了选择对第一位线和第二位线预充电的选通电路，对应地，选通器件(例如PMOS管)的级数减少一级，对第一位线和第二位线预充电可以使得以大幅度改善。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2是本发明实施例非易失性存储器的一种示意性结构框图。
如图2所示，本发明实施例公开一种非易失性存储器200，所述非易失性存储器200可以包括：第一阵列库Bank_A和第二阵列库Bank_B，其中，所述第一阵列库Bank_A和第二阵列库Bank_B分别包括多个存储器单元，所述第一阵列库Bank_A耦接第一位线BL_A，所述第二阵列库Bank_B耦接第二位线BL_B，当所述第一阵列库Bank_A和第二阵列库Bank_B其中之一受控进行读操作时，另一个为进行读操作的阵列库的伪阵列库，为进行读操作的阵列库提供相当于所述非易失性存储器200的负载，以模拟所述非易失性存储器200的漏电。例如，当第一阵列库Bank_A受控进行读操作时，第二阵列库Bank_B为第一阵列库Bank_A的伪阵列库；当第二阵列库Bank_B受控进行读操作时，第一阵列库Bank_A为第二阵列库Bank_B的伪阵列库。
所述非易失性存储器200还可以包括预充电电路201、第一选通电路202、灵敏放大器OP和第二选通电路203。
其中，所述第一选通电路202适于在地址使能信号Enb_addr的作用下，连通所述预充电电路201的第一输出端与所述第一位线BL_A，并连通所述预充电电路201的第二输出端与所述第二位线BL_B，以对所述第一位线BL_A和第二位线BL_B充电；或者，断开所述预充电电路201的第一输出端与所述第一位线BL_A的连接，以及一并断开所述预充电电路201的第二输出端与所述第二位线BL_B的连接。
所述灵敏放大器OP的第一输入端耦接所述预充电电路201的第一输出端以接收第一电压SAP，所述灵敏放大器OP的第二输入端耦接所述预充电电路201的第二输出端以接收第二电压SAN，所述灵敏放大器OP适于通过对第一电压SAP和第二电压SAN比较得到比较结果，所述比较结果指示所述第一阵列库Bank_A或第二阵列库Bank_B所存储的数据信息。
所述第二选通电路203适于在第一字线信号Iref_A和第二字线信号Iref_B的作用下，控制参考电流流入至所述灵敏放大器OP的第一输入端和第二输入端其中之一。
下面以对所述第一阵列库Bank_A存储的数据信息进行读取为例进行说明。
当对所述第一阵列库Bank_A存储的数据信息进行读取时，所述地址使能信号Enb_addr使得所述预充电电路201的第一输出端与所述第一位线BL_A连通，所述预充电电路201的第二输出端与所述第二位线BL_B连通，所述预充电电路201对所述第一位线BL_A和第二位线BL_B充电；并且，所述第一字线信号Iref_A和第二字线信号Iref_B使得所述参考电流经由所述第二选通电路203流入至所述灵敏放大器OP的第一输入端。
假设所述预充电电路201将所述第一位线BL_A和第二位线BL_B充电至1V，也即所述第一电压SAP和第二电压SAN均为1V；假设所述参考电流的大小为2μA。
当所述第一阵列库Bank_A存储的数据信息为“1”时，假设所述第一位线BL_A上的电流为5μA。由于耦接所述灵敏放大器OP的第一输入端和第一阵列库Bank_A的第一位线BL_A在电路路径上具有一定的阻抗，且所述第一位线BL_A上的电流大于所述参考电流，那么，所述第一电压SAP将被拉低，例如900mV。所述灵敏放大器OP对所述第一电压SAP和第二电压SAN进行比较并得到比较结果，所述比较结果指示所述第一阵列库Bank_A所存储的数据信息为“1”。
当所述第一阵列库Bank_A存储的数据信息为“0”时，假设所述第一位线BL_A上的电流为0μA。此时，所述第一位线BL_A上的电流小于所述参考电流，那么，所述第一电压SAP将被抬高，例如1.1V。所述灵敏放大器OP对所述第一电压SAP和第二电压SAN进行比较并得到比较结果，所述比较结果指示所述第一阵列库Bank_A所存储的数据信息为“0”。
本发明实施例从对现有技术的非易失性存储器100(继续参照图1)的分析出发，非易失性存储器100中的选通器件包括两级，分别为对位线的选择级和对阵列库的选择级，两级选通器件的串联严重制约着位线预充电速度的提升；并且，无论如何优化选通器件的尺寸，都不能大幅度地改善位线预充电的速度。本发明实施例把制约位线预充电速度的一个关键环节(也即对阵列库的选择级)移出预充电电路201对位线充电的路径，仅保留路径上不可压缩的部分，也即对位线的选择级。本发明实施例使得非易失性存储器200中的位线预充电的时间被优化0.7ns至1.2ns，对于一般为10ns的存储器的数据读取时间，占大概10％，有效降低了非易失性存储器200的数据读取时间。
图3是本发明实施例非易失性存储器的另一种示意性结构框图。
下面综合图2和图3对所述非易失性存储器200的具体实施方式进行详细说明。
在具体实施中，所述非易失性存储器200还可以包括逻辑调整单元204，适于根据所述第一字线信号Iref_A和第二字线信号Iref_B，对所述灵敏放大器OP的输出信号(图未示)进行调整。
当所述参考电流Iref受控注入至所述灵敏放大器OP的第一输入端时，若所述第一电压SAP大于所述第二电压SAN，所述灵敏放大器OP输出第一逻辑电平，例如高电平；若所述第一电压SAP小于或等于所述第二电压SAN，所述灵敏放大器OP输出区别于第一逻辑电平的第二逻辑电平，例如低电平。当所述参考电流Iref受控注入至所述灵敏放大器OP的第二输入端时，若所述第一电压SAP大于所述第二电压SAN，所述逻辑调整单元204将所述灵敏放大器OP的输出逻辑调整为所述第二逻辑电平；若所述第一电压SAP小于或等于所述第二电压SAN，所述逻辑调整单元204将所述灵敏放大器OP的输出逻辑调整为所述第一逻辑电平。
在具体实施中，灵敏放大器OP的第一输入端可以为其正输入端，灵敏放大器OP的第一输入端可以为其正输入端，但不限于此，也可以相反，仅影响所述灵敏放大器OP的输出信号的逻辑，可以由所述逻辑调整单元204进行进一步调整。
在具体实施中，所述非易失性存储器200还可以包括缓冲器BUF，适于将经过调整的所述灵敏放大器OP的输出信号的驱动能力提高。所述非易失性存储器200也可以不包括缓冲器BUF，此处不进行特殊限制。
在具体实施中，所述第一选通电路202可以包括但不限定于第一选通器(图中未标示)和第二选通器(图中未标示)。
其中，所述第一选通器的控制端接收所述地址使能信号Enb_addr，所述第一选通器的输入端耦接所述预充电电路201的第一输出端，所述第一选通器的输出端耦接所述第一位线BL_A。所述第二选通器的控制端接收所述地址使能信号Enb_addr，所述第二选通器的输入端耦接所述预充电电路201的第二输出端，所述第二选通器的输出端耦接所述第二位线BL_B。
在具体实施中，所述第一选通器为第一PMOS管P1，所述第二选通器为第二PMOS管P2。
需要说明的是，由于高速非易失性存储器200中的位线电压通常为高电位，因此，所述第一选通器和第二选通器一般为PMOS管，但不应对此进行限制，所述第一选通器和第二选通器还可以为其他的开关器件或者几个开关器件的组合，只要满足存储器的位线电压要求即可。
在具体实施中，所述第二选通电路203可以包括但不限定于第三选通器(图中未标示)和第四选通器(图中未标示)。
其中，所述第三选通器的控制端接收所述第一字线信号Iref_A，所述第三选通器的输入端接收所述参考电流Iref，所述第三选通器的输出端耦接所述灵敏放大器OP的第一输入端。所述第四选通器的控制端接收所述第二字线信号Iref_B，所述第四选通器的输入端接收所述参考电流Iref，所述第四选通器的输出端耦接所述灵敏放大器OP的第二输入端。
在具体实施中，所述第三选通器可以为第三PMOS管P3，所述第四选通器可以为第四PMOS管P4。
需要说明的是，所述第三选通器和第四选通器可以为PMOS管，还可以为其他的开关器件或者几个开关器件的组合，例如所述开关器件NMOS管，此处不进行特殊限制。
在具体实施中，当所述第一字线信号Iref_A控制所述第三选通器导通时，所述参考电流Iref流入至所述灵敏放大器OP的第一输入端，所述第一阵列库Bank_A受控进行读操作。当所述第二字线信号Iref_B控制所述第四选通器导通时，所述参考电流Iref流入至所述灵敏放大器OP的第二输入端，所述第二阵列库Bank_B受控进行读操作。
继续以所述第一阵列库Bank_A存储的数据信息进行读取为例。
当对所述第一阵列库Bank_A存储的数据信息进行读取时，所述地址使能信号Enb_addr为低电平，所述第一PMOS管P1和第二PMOS管P2导通，使得所述预充电电路201的第一输出端与所述第一位线BL_A连通，所述预充电电路201的第二输出端与所述第二位线BL_B连通，所述预充电电路201对所述第一位线BL_A和第二位线BL_B充电；并且，所述第一字线信号Iref_A为低电平，所述第三PMOS管P3导通，所述第二字线信号Iref_B为高电平，第四PMOS管P4关断，使得所述参考电流Iref经由所述第二选通电路203流入至所述灵敏放大器OP的第一输入端。
假设所述预充电电路201将所述第一位线BL_A和第二位线BL_B充电至1V，也即所述第一电压SAP和第二电压SAN均为1V；假设所述参考电流Iref的大小为2μA。当所述第一阵列库Bank_A存储的数据信息为“1”或者“0”时，非易失性存储器200对所述第一阵列库Bank_A的读取过程可以参照前述实施例的详细信息，此处不再赘述。
在具体实施中，所述非易失性存储器200还可以包括但不限定于带隙基准源205，适于提供所述参考电流Iref。
在具体实施中，所述非易失性存储器200可以为闪存或电可擦可编程只读存储器(Electrically Erasable Programmable Read-Only Memory，EEPROM)。
图4是现有技术和本发明实施例非易失性存储器的数据读取时位线预充电时间的对比示意图，更具体而言，可以是图1所示非易失性存储器与图2所示非易失性存储器在数据读取时的信号对比图。
如图4所示，图中的T1为预充电电路10(参照图1)对第一位线BL_A和第二位线BL_B充电时无效的等待时间；相比而言，T2为预充电电路201(参照图2)对第一位线BL_A和第二位线BL_B充电时所节约的时间。经比较可知，本发明实施例相比于现有技术而言，通过降低预充电时间有效降低非易失性存储器的数据读取时间。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (11)

1.一种非易失性存储器，包括：第一阵列库和第二阵列库，其中，所述第一阵列库和第二阵列库分别包括多个存储器单元，所述第一阵列库耦接第一位线，所述第二阵列库耦接第二位线，当所述第一阵列库和第二阵列库其中之一受控进行读操作时，另一个为进行读操作的阵列库的伪阵列库；
其特征在于，还包括：
预充电电路；
第一选通电路，适于在地址使能信号的作用下，连通所述预充电电路的第一输出端与所述第一位线，并连通所述预充电电路的第二输出端与所述第二位线，以对所述第一位线和第二位线充电；或者，断开所述预充电电路的第一输出端与所述第一位线的连接，以及一并断开所述预充电电路的第二输出端与所述第二位线的连接；
灵敏放大器，其第一输入端耦接所述预充电电路的第一输出端以接收第一电压，其第二输入端耦接所述预充电电路的第二输出端以接收第二电压，所述灵敏放大器适于通过对第一电压和第二电压比较得到比较结果，所述比较结果指示所述第一阵列库或第二阵列库所存储的数据信息；
第二选通电路，适于在第一字线信号和第二字线信号的作用下，控制参考电流流入至所述灵敏放大器的第一输入端和第二输入端其中之一。
2.根据权利要求1所述的非易失性存储器，其特征在于，还包括：
逻辑调整单元，适于根据所述第一字线信号和第二字线信号，对所述灵敏放大器的输出信号进行调整。
3.根据权利要求2所述的非易失性存储器，其特征在于，
当所述参考电流受控注入至所述灵敏放大器的第一输入端时，若所述第一电压大于所述第二电压，所述灵敏放大器输出第一逻辑电平，若所述第一电压小于或等于所述第二电压，所述灵敏放大器输出区别于第一逻辑电平的第二逻辑电平；
当所述参考电流受控注入至所述灵敏放大器的第二输入端时，若所述第一电压大于所述第二电压，所述逻辑调整单元将所述灵敏放大器的输出逻辑调整为所述第二逻辑电平，若所述第一电压小于或等于所述第二电压，所述逻辑调整单元将所述灵敏放大器的输出逻辑调整为所述第一逻辑电平。
4.根据权利要求2所述的非易失性存储器，其特征在于，还包括：缓冲器，适于将经过调整的所述灵敏放大器的输出信号的驱动能力提高。
5.根据权利要求1所述的非易失性存储器，其特征在于，所述第一选通电路包括：
第一选通器，其控制端接收所述地址使能信号，其输入端耦接所述预充电电路的第一输出端，其输出端耦接所述第一位线；
第二选通器，其控制端接收所述地址使能信号，其输入端耦接所述预充电电路的第二输出端，其输出端耦接所述第二位线。
6.根据权利要求5所述的非易失性存储器，其特征在于，所述第一选通器为第一PMOS管，所述第二选通器为第二PMOS管。
7.根据权利要求1所述的非易失性存储器，其特征在于，所述第二选通电路包括：
第三选通器，其控制端接收所述第一字线信号，其输入端接收所述参考电流，其输出端耦接所述灵敏放大器的第一输入端；
第四选通器，其控制端接收所述第二字线信号，其输入端接收所述参考电流，其输出端耦接所述灵敏放大器的第二输入端。
8.根据权利要求7所述的非易失性存储器，其特征在于，
当所述第一字线信号控制所述第三选通器导通时，所述参考电流流入至所述灵敏放大器的第一输入端，所述第一阵列库受控进行读操作；
当所述第二字线信号控制所述第四选通器导通时，所述参考电流流入至所述灵敏放大器的第二输入端，所述第二阵列库受控进行读操作。
9.根据权利要求7所述的非易失性存储器，其特征在于，所述第三选通器为第三PMOS管，所述第四选通器为第四PMOS管。
10.根据权利要求1所述的非易失性存储器，其特征在于，还包括：带隙基准源，适于提供所述参考电流。
11.根据权利要求1至10任一项所述的非易失性存储器，其特征在于，所述非易失性存储器为闪存或EEPROM。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108091363A (zh) * 2016-11-23 2018-05-29 中芯国际集成电路制造(上海)有限公司 一种位线地址选择电路及包含该电路的非易失性存储器
CN108133729A (zh) * 2016-12-01 2018-06-08 中芯国际集成电路制造(上海)有限公司 一种位线地址选择电路及非易失性存储器
CN110235200A (zh) * 2019-04-30 2019-09-13 长江存储科技有限责任公司 能够减少读取时间的存储系统
CN113327636A (zh) * 2020-02-28 2021-08-31 中芯国际集成电路制造(上海)有限公司 读出放大器
WO2023202166A1 (zh) * 2022-04-20 2023-10-26 华为技术有限公司 一种位线读取电路、存储器及电子设备

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111081293B (zh) * 2019-11-12 2023-03-28 上海高性能集成电路设计中心 一种读写控制电路和存储器

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030026133A1 (en) * 2001-08-02 2003-02-06 Oron Michael Reference generator circuit and method for nonvolatile memory devices
CN1495799A (zh) * 2002-09-12 2004-05-12 ���ǵ�����ʽ���� 在闪存装置中用于不同操作的专用冗余电路及其操作方法
CN101057300A (zh) * 2004-09-30 2007-10-17 斯班逊有限公司 半导体装置及其数据写入方法
CN101149963A (zh) * 2006-09-21 2008-03-26 海力士半导体有限公司 多端口存储设备的读操作
US20100208525A1 (en) * 2009-02-17 2010-08-19 Nec Electronics Corporation Non-volatile semiconductor memory device
CN102246240A (zh) * 2008-12-09 2011-11-16 拉姆伯斯公司 用于并发和流水线存储器操作的非易失性存储器器件
US20150340098A1 (en) * 2014-05-22 2015-11-26 Spansion Llc Methods, circuits, devices and systems for sensing an nvm cell

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2012176452A1 (ja) * 2011-06-24 2015-02-23 パナソニック株式会社 半導体記憶装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030026133A1 (en) * 2001-08-02 2003-02-06 Oron Michael Reference generator circuit and method for nonvolatile memory devices
CN1495799A (zh) * 2002-09-12 2004-05-12 ���ǵ�����ʽ���� 在闪存装置中用于不同操作的专用冗余电路及其操作方法
CN101057300A (zh) * 2004-09-30 2007-10-17 斯班逊有限公司 半导体装置及其数据写入方法
CN101149963A (zh) * 2006-09-21 2008-03-26 海力士半导体有限公司 多端口存储设备的读操作
CN102246240A (zh) * 2008-12-09 2011-11-16 拉姆伯斯公司 用于并发和流水线存储器操作的非易失性存储器器件
US20100208525A1 (en) * 2009-02-17 2010-08-19 Nec Electronics Corporation Non-volatile semiconductor memory device
US20150340098A1 (en) * 2014-05-22 2015-11-26 Spansion Llc Methods, circuits, devices and systems for sensing an nvm cell

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108091363A (zh) * 2016-11-23 2018-05-29 中芯国际集成电路制造(上海)有限公司 一种位线地址选择电路及包含该电路的非易失性存储器
CN108133729A (zh) * 2016-12-01 2018-06-08 中芯国际集成电路制造(上海)有限公司 一种位线地址选择电路及非易失性存储器
CN110235200A (zh) * 2019-04-30 2019-09-13 长江存储科技有限责任公司 能够减少读取时间的存储系统
CN110235200B (zh) * 2019-04-30 2020-08-25 长江存储科技有限责任公司 能够减少读取时间的存储系统
WO2020220274A1 (en) * 2019-04-30 2020-11-05 Yangtze Memory Technologies Co., Ltd. Memory system capable of reducing the reading time
US10998059B2 (en) 2019-04-30 2021-05-04 Yangtze Memory Technologies Co., Ltd. Memory system capable of reducing the reading time
US11270777B2 (en) 2019-04-30 2022-03-08 Yangtze Memory Technologies Co., Ltd. Memory system capable of reducing the reading time
US11670384B2 (en) 2019-04-30 2023-06-06 Yangtze Memory Technologies Co., Ltd. Memory system capable of reducing the reading time
CN113327636A (zh) * 2020-02-28 2021-08-31 中芯国际集成电路制造(上海)有限公司 读出放大器
CN113327636B (zh) * 2020-02-28 2024-01-26 中芯国际集成电路制造(上海)有限公司 读出放大器
WO2023202166A1 (zh) * 2022-04-20 2023-10-26 华为技术有限公司 一种位线读取电路、存储器及电子设备

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