CN100501872C - 闪存器件的页面缓冲电路及其编程操作方法 - Google Patents

Abstract

一种页面缓冲电路，包括位线选择电路、主寄存器、编程传输电路、临时寄存器和检验传输电路。在编程检验操作期间，该检验传输电路响应传输控制信号通过感测节点将存贮在该临时寄存器中的数据传输至该主寄存器。已确定在先前的编程检验过程中被编程的存储器单元在下一编程检验过程中被再次检验。

Description

闪存器件的页面缓冲电路及其编程操作方法

技术领域

本发明涉及闪存器件，且更具体地，涉及一种页面缓冲电路和编程操作方法。

背景技术

通常，闪存器件的读取和编程操作使用页面缓冲电路来每次执行一个页面。下面将描述相关技术中的页面缓冲电路的构造和操作。

图1是相关技术中的闪存器件的页面缓冲电路的示意性电路图。页面缓冲电路10包括位线选择电路11、预充电电路12、第一寄存器13、第二寄存器14、数据输入电路15、数据传输电路16、数据输出电路17、第一检验电路18和第二检验电路19。第一寄存器13包括第一感测电路31、第一锁存电路32以及第一重置电路33。第二寄存器14包括第二感测电路41、第二锁存电路42以及第二重置电路43。

下面将简短描述包括页面缓冲电路10的闪存器件的编程操作过程。数据输入电路15从I/O节点YG1接收输入数据Din并将该数据输出到第一锁存电路32。第一锁存电路32存贮输入数据Din并将所存贮的数据作为编程数据输出。预充电电路12响应预充电控制信号PRECHb将感测节点S预充电到设置电压。其后，数据传输电路16将编程数据输出到感测节点S。位线选择电路11将从感测节点S接收的编程数据输出到连接到所选择的位线(例如BLe1)的存储器单元(未示出)。结果，当编程电压施加到存储器单元的栅极时，编程数据被编程到存储器单元中。

在存储器单元已被编程之后，使用编程检验过程来确定存储器单元是否已被正确地编程。在编程检验过程中，当来自存储器单元的读取数据传输到感测节点S时，第一寄存器13感测读取数据并保存感测数据。第一检验电路18响应感测数据产生检验信号VF1。其后，图1中所示的外部控制电路(未示出)根据检验信号VF1的逻辑值确定存储器单元是否已被正确地编程。如果存储器单元尚未被正确地编程，则存储器单元被重编程。当存储器被重编程时，在先前的编程检验过程中，具有与输入数据Din相同的逻辑值的感测数据被存贮在第一寄存器13中。因此，第一寄存器13将感测数据作为编程数据输出。结果，存储器单元被编程。

同时，如果存储器单元已在编程检验过程中被正确地编程，则存贮在第一寄存器13中的感测数据的逻辑值与输入数据Din的逻辑值不同。换句话说，在编程检验过程中，当第一寄存器13感测来自存储器单元的读取数据时，在先前的编程过程中存贮在第一寄存器13中的数据(即，输入数据Din)的逻辑值被取反。因此，当编程操作在除了存储器单元(下文中称为“第一存储器单元”)以外的剩余的存储器单元(下文中称为“第二存储器单元”)上执行时，第一寄存器13将在先前的编程检验过程中被取反的数据(即，具有与输入数据Din的逻辑值‘0’不同的逻辑值‘1’的感测数据)作为编程禁止数据输出。结果，第一存储器单元的编程被禁止。

其后，当再次执行编程检验过程时，存贮在第一寄存器13中的被取反的数据的逻辑值‘1’保持原样，而不考虑从第一存储器单元所读取的数据值。因此，虽然编程检验过程通常重复地执行，但如果编程检验操作尚未在第一存储器单元上执行，则获得相同的结果。如上所述，在页面缓冲电路10上的编程操作过程中，一旦已确定被正确地编程，编程检验操作和编程操作就不再在存储器单元上执行。

然而，在用于编程检验的读操作期间，可能存在此情形：即使存储器单元实际上还没有被编程，存贮在第一寄存器13中的数据(即，输入数据Din)被取反。这可能由页面缓冲电路10中的噪声等导致。另一可能性是当被编程的存储器单元的阈值电压基本上与检验电压相同时(即，当存储器单元未被充分地充电时)。

在这种情况下，编程检验操作和编程操作不再在其中编程操作尚未完成的存储器单元上执行。因此在编程操作中发生失败。

发明内容

本发明的一实施例提供了一种闪存器件的页面缓冲电路，其可通过在下一检验过程期间重新检验存储器单元而减少编程失败。

根据本发明的一方面，提供有页面缓冲电路，其包括位线选择电路、主寄存器、编程传输电路、临时寄存器以及检验传输电路。位线选择电路响应于位线选择信号和放电信号选择至少一对位线中的一个，并且将所选择的位线连接到感测节点。主寄存器响应第一锁存控制信号感测感测节点的电压，并根据感测结果来存贮第一感测数据或者存贮第一或第二输入数据。编程传输电路响应编程控制信号将从主寄存器接收的第一感测数据、第一输入数据或第二输入数据中的任一个输出到感测节点。临时寄存器响应第二锁存控制信号感测该感测节点的电压，并且根据感测结果存贮第二感测数据。检验传输电路在编程检验操作期间，响应传输控制信号通过感测节点将第二感测数据传输到主寄存器。

根据本发明的另一方面，提供有一种用于闪存器件的页面缓冲编程操作方法，包括如下步骤：将输入数据存贮在主寄存器中；通过感测节点将来自主寄存器的输入数据传输到临时寄存器；将存贮在主寄存器中的输入数据作为编程数据传输到所选择的存储器单元，使得输入数据可被编程到所选择的存储器单元中；通过感测节点将来自临时寄存器的输入数据传输到主寄存器，并且基于从所选择的存储器单元读取的读取数据产生指示所选择的存储器单元的编程状态的检验标志，以便检验编程检验。

在一个实施例中，闪存器件的页面缓冲电路包括用以根据输入控制信号来存贮第一或第二输入数据的主寄存器，主寄存器耦合至与位线选择电路耦合的感测节点，以根据第一锁存控制信号来存贮感测节点的第一感测数据。在主寄存器与感测节点之间提供编程传输电路，该编程传输电路被配置成在给定的时间接收第一感测数据、第一输入数据或第二输入数据，并且响应编程控制信号将从主寄存器接收的数据之一输出至感测节点。临时寄存器耦合到感测节点，并响应第二锁存控制信号来存贮第二感测数据。检验传输电路在编程检验操作期间，响应传输控制信号通过感测节点将第二感测数据传输到主寄存器。位线选择电路被配置成响应位线选择信号和放电信号来选择第一和第二位线之一，并且将所选择的位线连接到感测节点。

在另一实施例中，用于闪存器件中的页面缓冲电路的编程操作方法包括：将输入数据存贮在主寄存器中；通过感测节点将来自主寄存器的输入数据传输至临时寄存器；将存贮在主寄存器中的输入数据作为编程数据编程到存储器单元中；通过感测节点将输入数据从临时寄存器转移至主寄存器；基于从存储器单元所读取的数据来产生指示存储器单元编程状态的检验信号；以及通过使用检验信号来确定存储器单元是否已被正确地编程。

附图说明

当结合附图考虑时，通过参考下面的详细描述，本发明的更全面的理解及其许多附带的优点将容易地显而易见，并变得更好理解，附图中同样的参考符号指示相同或相似的部件，其中：

图1是相关技术中的闪存器件的页面缓冲电路的示意性电路图；

图2是根据本发明的一实施例的页面缓冲电路和存储器单元阵列的电路图；

图3是示出图2中所示的页面缓冲电路的编程操作过程的流程图；

图4是关于图2中所示的页面缓冲电路的编程操作的信号的时序图；以及

图5是示出根据图2中所示的页面缓冲电路的编程操作过程来编程的存储器单元的阈值电压分布的视图。

具体实施方式

参考图2，存储器单元阵列100包括：存储器单元MC1至MCK(K是整数)，其共享位线BLe1至BLeN、BLo1至BLoN(N是整数)和字线WL1至WLK。存储器单元MC1至MCK可包括能够存贮1位的单级单元或能够存贮2位的多级单元。存储器单元阵列100进一步包括由漏极选择线DSL所控制的漏极选择晶体管DST和由源极选择线SSL所控制的源极选择晶体管SST。连接到相同的字线(例如，WL1)的存储器单元形成一个页。对于本领域一般技术人员而言，存储器单元阵列100的构造和操作是公知的，并将省略其描述。

页面缓冲BF1至BFN(N是整数)的每一个都连接到位线对。例如，页面缓冲BF1可连接到位线BLe1、BLo1。由于页面缓冲BF1至BFN基本上具有相同的构造和操作，作为实例将只描述页面缓冲BF1。页面缓冲BF1包括位线选择电路201、预充电电路202、主寄存器203、高速缓冲存储器寄存器204、临时寄存器205、检验传输电路206、主数据输入电路207、编程传输电路208、数据输出电路209、高速缓冲存储器数据输入电路210、回拷贝(copyback)传输电路211、主检验电路212以及高速缓冲存储器检验电路213。

位线选择电路201选择位线BLe1、BLo1之一，并将其连接到感测节点SO1。响应位线选择信号BSLe1、BSLo1和放电信号DISCHe1、DISCHo1来进行该选择。位线选择电路201包括NMOS晶体管N11至N14。对于本领域技术人员而言，NMOS晶体管N11至N14的工作是公知的，且将省略其描述。

预充电电路202响应预充电控制信号PRECHb将感测节点SO预充电至内部电压VDD。可使用PMOS晶体管来实施预充电电路202。

主寄存器203包括感测电路231、锁存电路232、锁存重置电路233以及反相器234。感测电路231响应锁存控制信号READL感测感测节点SO1的电压，并且将感测数据SN1B施加到节点Q1。感测电路231包括NMOS晶体管N31、N32。锁存电路232包括连接到节点Q1、Q2的反相器235、236。锁存电路232将从节点Q1接收的感测数据SN1B锁存，并将经取反的感测数据SN1输出到节点Q2。此外，锁存电路232将通过节点Q1接收的输入数据D1B锁存，并且将经取反的输入数据D1输出到节点Q2。另外，锁存电路232将通过节点Q2接收的输入数据D2锁存，并且将经取反的输入数据D2B输出到节点Q1。锁存重置电路233响应重置控制信号MRST来重置锁存电路232。可使用NMOS晶体管来实施锁存重置电路233。在这种情况下，当重置控制信号MRST被使能时，锁存重置电路233将节点Q2连接到地电压VSS。结果，锁存电路232被重置。反相器234接收并取反通过节点Q1从锁存电路232接收的感测数据SN1B、输入数据D1B或经取反的输入数据D2B之一，并分别输出经取反的数据SN1、D1或D2。

高速缓冲存储器寄存器204包括感测电路241、锁存电路242、锁存重置电路243和反相器244。感测电路241包括NMOS晶体管N41、N42，并且锁存电路242包括反相器244、245。由于高速缓冲存储器寄存器204具有与本实施例中的主寄存器203的结构和操作相同的结构和操作，为了简单起见，将省略其描述。

临时寄存器205包括：感测电路251、锁存电路252和锁存重置电路253。感测电路251响应锁存控制信号READT感测该感测节点SO1的电压，并且根据感测结果产生感测数据SN3B到节点Q5。感测电路251包括NMOS晶体管N51、N52。锁存电路252包括连接到节点Q5、Q6的反相器254、255。锁存电路252将通过节点Q5接收的感测数据SN3B锁存，并且通过节点Q6将经取反的数据SN3输出到检验传输电路206。锁存重置电路253响应重置控制信号TRST重置锁存电路252。可使用NMOS晶体管来实施锁存重置电路253。在这种情况下，当重置控制信号TRST被使能时，锁存重置电路253将节点Q6连接到地电压VSS。结果，锁存电路252被重置。

检验传输电路206在编程检验操作期间，响应传输控制信号PDUMP，通过感测节点SO1将经取反的感测数据SN3传输到主寄存器203。可使用NMOS晶体管来实施检验传输电路206。在这种情况下，当传输控制信号PDUMP被使能时，检验传输电路206将经取反的感测数据SN3传输到感测节点SO1。

主数据输入电路207包括NMOS晶体管N71、N72。NMOS晶体管N71连接在节点Q1与数据I/O节点Y1之间，并且响应输入控制信号DIL被接通或关断。当被接通时，NMOS晶体管N71将通过数据I/O节点Y1接收的输入数据D1B输出到节点Q1。NMOS晶体管N72连接在节点Q2与数据I/O节点Y1之间，并且响应输入控制信号nDIL被接通或关断。当被接通时，NMOS晶体管N72将通过数据I/O节点Y1接收的输入数据D2输出到节点Q2。

编程传输电路208包括NMOS晶体管N81、N82。NMOS晶体管N81连接在感测节点SO1与主寄存器203的反相器234的输出端子之间，并响应编程控制信号PGML被接通或关断。当被接通时，NMOS晶体管N81将从反相器234接收的数据(SN1、D1和D2之一)输出到感测节点SO1。NMOS晶体管N82连接在感测节点SO1与高速缓冲存储器寄存器204的反相器244的输出端子之间，并且响应编程控制信号PGMR被接通或关断。当被接通时，NMOS晶体管N82将从反相器244接收的数据(SN2、D3和D4之一)输出到感测节点SO1。

数据输出电路209包括NMOS晶体管N91、N92。NMOS晶体管N91连接在反相器234的输出端子与数据I/O节点Y1之间，并且响应读控制信号MBDO被接通或关断。当被接通时，NMOS晶体管N91将从反相器234接收的经取反的感测数据SN1作为输出数据输出到数据I/O节点Y1。

高速缓冲存储器数据输入电路210包括NMOS晶体管N21、N22。NMOS晶体管N21连接在节点Q3与数据I/O节点Y1之间，并且响应输入控制信号DIR被接通或关断。当被接通时，NMOS晶体管N21将从数据I/O节点Y1接收的输入数据D3B输出到节点Q3。NMOS晶体管N22连接在节点Q4与数据I/O节点Y1之间，并且响应输入控制信号nDIR被接通或关断。当被接通时，NMOS晶体管N22将从数据I/O节点Y1接收的输入数据D4输出到节点Q4。

回拷贝(copyback)传输电路211响应回拷贝控制信号CB通过节点Q1将从锁存电路232接收的数据(SN1B、D1B和D2B之一)输出到感测节点SO1。可使用NMOS晶体管来实施回拷贝传输电路211。在这种情况下，当回拷贝控制信号CB被使能时，回拷贝传输电路211将数据(SN1B，D1B和D2B之一)输出到感测节点SO1。

主检验电路212响应感测数据SN1将检验信号MVR输出到检验线PVL。通过节点Q2从锁存电路232接收感测数据SN1信号。可使用PMOS晶体管212来实施主检验电路212。在这种情况下，当感测数据SN1是逻辑‘0’时，主检验电路212向检验线PVL供给内部电压VDD。结果，逻辑‘1’的检验信号MVR产生到检验线PVL上。相反，当感测数据SN1是逻辑‘1’时，检验线PVL从内部电压VDD断开。虽然在图2中未示出，当主检验电路212被关断时，检验线PVL被放电至地电压VSS。因此，逻辑‘0’的检验信号MVR被施加到检验线PVL上。

高速缓冲存储器检验电路213响应通过节点Q4从锁存电路242接收的感测数据SN2将检验信号LVR输出到检验线PVR。可使用PMOS晶体管213来实施高速缓冲存储器检验电路213。由于高速缓冲存储器检验电路213具有与主检验电路212的构造相同的构造，为了简单起见，将省略其描述。

下面将参考图3和4详细描述页面缓冲电路BF1的编程操作过程。图3是示出图2中所示的页面缓冲电路的编程操作过程的过程300。图4是关于图2中所示的页面缓冲电路的编程操作的信号的时序图。

在本实施例中，将作为实例来描述在编程期间的页面缓冲电路BF1的操作。在该实例中将使用连接到字线WL1和位线BLe1的存储器单元MC1。此外，在本实施例中，经取反的输入数据D1、D2B称为输入数据D1、D2B，且经取反的感测数据SN1称为感测数据SN1，以便描述。

在时段T1期间，输入数据D1B或D2存贮在主寄存器203(步骤310)中。如图4中所示，当输入控制信号DIL或nDIL被使能时，主数据输入电路207通过节点Q1或Q2将输入数据D1B或D2输出到锁存电路232。结果，锁存电路232将输入数据D1B或D2锁存，并通过节点Q1或Q2将输入数据D2B或D1输出。反相器234将通过节点Q1接收的输入数据D1B或D2B取反，并且将输入数据D1或D2输出。此外，当重置控制信号TRST被使能时，重置控制电路253响应重置控制信号TRST向节点Q6供给地电压VSS。结果，临时寄存器205的锁存电路252被重置。

其后，在时段T1(步骤320)期间，输入数据D1或D2从主寄存器203传输到临时寄存器205。更详细地，当预充电控制信号PRECHb被禁止时，预充电电路202将感测节点SO1连接到内部电压VDD。其后，当编程控制信号PGML被使能时，编程传输电路208将从主寄存器203接收的输入数据D1或D2输出到感测节点SO1。此时，编程控制信号PGMR被禁止。

如果锁存控制信号READT被使能，则临时寄存器205的感测电路251感测该感测节点SO1的电压，并且将感测数据SN3B输出到节点Q5。根据输入数据D1或D2的逻辑值来决定感测节点SO1的电压。临时寄存器205的锁存电路252将感测数据SN3B锁存，并且将感测数据SN3输出到节点Q6。

例如，在逻辑‘0’的输入数据D2被施加到感测节点SO1的情况下，感测电路251的NMOS晶体管N51被关断。因此，锁存电路252被保持初始化。结果，逻辑‘0’的感测数据SN3输出到节点Q6。同时，在逻辑‘1’的输入数据D1转移到感测节点SO1的情况下，NMOS晶体管N51和N52响应锁存控制信号TRST被接通。因此，逻辑‘0’的感测数据SN3B产生到节点Q5上。锁存电路252将感测数据SN3B锁存，并且将逻辑‘1’的感测数据SN3输出到节点Q6。从而，存贮在主寄存器203中的输入数据D1或D2也被存贮在临时寄存器205中。

其后，在时段T2期间，存贮在主寄存器203中的输入数据D1或D2作为编程数据PD传输到存储器单元MC1，并且被编程到存储器单元MC1(步骤330)之中。更详细地，当位线控制信号VIRPWR被上拉到VDD时，放电信号DISCHe1，DISCHo1被使能。结果，位线选择电路201响应放电信号DISCHe1、DISCHo1将位线BLe1、BLo1预充电至内部电压VDD。其后，放电信号DISCHe1被禁止，并且放电信号DISCHo1在时段T2期间被继续使能。

其后，当编程电压VPGM被施加到字线WL1并且编程通过电压VPASS被施加到剩余的字线WL2至WLK时，编程控制信号PGML和位线选择信号BSLe1被使能。此时，位线选择信号BSLo1被禁止。结果，位线选择电路201将位线BLe1连接到感测节点SO1，并且从感测节点SO1分离位线BLo1。编程传输电路208响应编程控制信号PGML将存贮在主寄存器203中的输入数据D1或D2作为编程数据PD输出至感测节点SO1。结果，编程数据PD(即，输入数据D1或D2)通过位线BLe1被传输到存储器单元MC1，并且然后被编程。

在时段T3和T4期间，确定存储器单元MC1是否已被正确地编程。在时段T3期间，存贮在临时寄存器205中的感测数据SN3(即，输入数据D1或D2)传输到主寄存器203(340)。更具体地，当重置控制信号MRST被使能时，主寄存器203的锁存重置电路233响应重置控制信号MRST将节点Q2连接到地电压VSS。结果，锁存电路232被重置。当预充电控制信号PRECHb被禁止时，预充电电路202响应预充电控制信号PRECHb将感测节点SO1预充电至内部电压VDD。其后，当传输控制信号PDUMP被使能时，检验传输电路206响应传输控制信号PDUMP将感测数据SN3(即，输入数据D1或D2)输出到感测节点SO。从锁存电路252接收感测数据SN3。

当锁存控制信号READL被使能时，主寄存器203响应锁存控制信号READL感测该感测节点SO1的电压，并且存贮感测数据SN1B。此时，感测节点SO1的电压是感测数据SN3(即，输入数据D1或D2)的逻辑值。例如，当感测数据SN3是逻辑‘0’时，感测电路231的NMOS晶体管N31被关断。结果，节点Q1的电压被保持在锁存电路232被重置时的电压。结果，锁存电路232将逻辑‘0’的感测数据SN1输出到节点Q2。相反，当感测数据SN3是逻辑‘1’时，NMOS晶体管N31和N32响应锁存控制信号READL被接通。因此，逻辑‘0’的感测数据SN1B被输出到节点Q1。锁存电路232将感测数据SN1B锁存，并且将逻辑‘1’的感测数据SN1输出到节点Q2。结果，存贮在临时寄存器205中的感测数据SN3通过传输过程340也被存贮在主寄存器203中。

在时段T4期间，产生指示存储器单元MC1已被正确地编程的检验信号MVR(350)。同样在时段T4期间，位线控制信号VIRPWR被降低到地电压(VSS)电平。此时，在第一设置时间期间，放电信号DISCHe1被使能且然后被禁止，并且放电信号DISCHo1被保持使能。结果，在第一设置时间期间，位线选择电路201响应放电信号DISCHe1向位线BLe1供给位线控制信号VIRPWR，然后响应放电信号DISCHo1向位线BLo1供给位线控制信号VIRPWR。

其后，当预充电控制信号PRECHb被禁止时，在第二设置时间期间，位线选择信号BSLe1被提高到电压(V1)电平且然后被禁止，并且位线选择信号BSLo1被禁止。预充电电路202将感测节点SO1预充电至内部电压VDD。位线选择电路201响应位线选择信号BSLe1将位线BLe1连接至感测节点SO1。结果，位线BLe1通过感测节点SO1被预充电至内部电压VDD。

其后，向字线WL1供给检验电压PVV，并且向字线WL2至WLK供给比检验电压PVV高的读电压VREAD。此时，在第三设置时间期间，位线选择信号BSLe1设置到比电压V1低的电压(V2)电平。位线选择电路201响应位线选择信号BSLe1将位线BLe1连接到感测节点SO1。结果，通过位线BLe1将来自存储器单元MC1的读取数据RD转移到感测节点SO1。其后，当位线选择信号BSLe1被设置至电压(V2)电平时，锁存控制信号READL被使能。感测电路231感测该感测节点SO1的电压，并且响应锁存控制信号READL将感测数据SN1B输出至节点Q1。根据读取数据RD的逻辑值来决定感测节点SO1的电压。

例如，如果存储器单元MC1已被正确地编程，则读取数据RD的值变成逻辑‘1’。结果，感测电路231将逻辑‘0’的感测数据SN1B输出至节点Q1。锁存电路232将感测数据SN1B锁存，并且将逻辑‘1’的感测数据SN1输出到节点Q2。主检验电路212响应感测数据SN1逻辑‘1’停止向检验线PVL供给内部电压VDD。此时，由于检验线PVL已被放电至地电压VSS，逻辑‘0’的检验信号MVR产生到检验线PVL上。

同时，如果存储单元MC1的编程尚未完成，读取数据RD的逻辑值变成逻辑‘0’。结果，感测电路231的NMOS晶体管N31被关断，并且锁存电路232被保持初始化。从而，锁存电路232将逻辑‘0’的感测数据SN1输出到节点Q2。主检验电路212响应逻辑‘0’的感测数据SN1向检验线PVL提供内部电压VDD。结果，逻辑‘1’的检验信号MVR产生至检验线PVL。

然后根据检验信号MVR的逻辑值来确定它是否已被正确地编程(步骤360)。如果检验信号MVR是逻辑‘0’，意味着存储器单元MC1已被正确地编程。因此，编程操作被停止(步骤370)。如果检验信号MVR是逻辑‘1’，意味着存储器单元MC1尚未被正确地编程。因此重复步骤330至360。在图4中，在时段T5至T7期间，页面缓冲电路BF1的操作与在时段T2至T4期间的页面缓冲电路BF1的操作相同。

如上所述，在页面缓冲电路BF1的编程操作过程中，无论何时执行编程检验操作，就执行将数据传输至主寄存器203的操作。传输数据、即为了对存储器单元MC1编程而存贮在主寄存器203中的输入数据存贮在临时寄存器205中。因此，在后续的编程检验过程期间，存储器单元MC1的先前的编程操作可被再检验。对于特别的编程操作，编程检验操作可在给定的存储器单元上执行多于一次。因而可能减少编程失败的发生。下面将描述依赖于页面缓冲电路BF1至BFN的编程操作过程的存储器单元的阈值电压的变化。

图5是示出了根据图2中所示的页面缓冲电路的编程操作过程来编程的存储器单元的阈值电压分布的视图。它示出了在一个页面(即，连接到一个字线的存储器单元)中存储器单元的阈值电压的变化。图5也示出了当编程过程重复5次时，从锁存电路232、252输出到节点Q2、Q6的数据(即，输入数据或感测数据)的逻辑值。

在图5中，曲线图F指示了具有快的响应速度的单元的阈值电压的变化，且曲线图S指示了具有低的响应速度的单元的阈值电压的变化。逻辑‘0’的数据输出到待被编程的存储器单元连接至的页面缓冲的节点Q2、Q6。逻辑‘1’的数据输出到将被禁止的存储器单元的编程连接至的每一页面缓冲的节点Q2、Q6。

随着编程过程PGM1至PGM4被连续地执行，存储器单元的阈值电压如由曲线图F、S所指示的那样增加。其后，在最后的编程过程PGM5中，存储器单元的阈值电压变得高于检验电压PVV。此外，最快的单元的阈值电压变成Vt2，而最慢的单元的阈值电压变成低于Vt2的Vt1。编程过程PGM1至PGM5中的每一个都可分成编程时段T11、从临时寄存器至主寄存器的数据传输时段T12以及用于编程检验的读时段T13。如图5中所示，在根据本发明的页面缓冲电路的编程过程中，从第一编程过程PGM1至最后的编程过程PGM5重复数据传输时段T12。

因此，尽管在先前的编程检验操作(例如，用于快单元的PGM2的读时段T13)期间，已确定单元被正确地编程(即，节点Q2的数据值被取反至逻辑‘1’)，在下一编程检验操作(例如，用于快单元的PGM3的数据传输时段T12)期间，节点Q2的数据值可被重置到逻辑‘0’。因此，在先前的编程检验操作中已确定被编程的存储器单元可在下一编程检验操作中被再次检验。

如上所述，按照根据本发明的页面缓冲电路及其编程操作方法，在先前的编程检验过程中已确定被编程的存储器单元可在下一编程检验操作中被再次检验，可减少编程操作中的失败。

虽然已经结合当前被认为是特定的实施例描述了本发明，但是应该理解，本发明并不局限于所公开的实施例，相反，意图在于涵盖包括在所附权利要求的精神和范围内的各种修改和等效设置。

Claims (14)

1.一种闪存器件的页面缓冲电路，包括：

主寄存器，其用以根据输入控制信号来存贮第一或第二输入数据，所述主寄存器耦合到与位线选择电路耦合的感测节点，以根据第一锁存控制信号来存贮所述感测节点的第一感测数据；

编程传输电路，其被提供在所述主寄存器与所述感测节点之间，所述编程传输电路被配置成在给定的时间接收所述第一感测数据、所述第一输入数据或所述第二输入数据，并且响应编程控制信号将从所述主寄存器接收的数据之一输出至所述感测节点；

临时寄存器，其耦合到所述感测节点，并且响应第二锁存控制信号来存贮第二感测数据；以及

检验传输电路，其用以在编程检验操作期间，响应传输控制信号通过所述感测节点将所述第二感测数据传输至所述主寄存器。

2.如权利要求1的页面缓冲电路，其中所述位线选择电路被配置成响应位线选择信号和放电信号来选择第一和第二位线之一，并且将所述选择的位线连接到所述感测节点。

3.如权利要求1的页面缓冲电路，其中在编程操作期间，所述编程传输电路响应所述编程控制信号，将从所述第一感测数据、所述第一输入数据和所述第二输入数据中所选择的一个作为编程数据输出至所述感测节点，

其中所述临时寄存器感测所述编程操作期间所述感测节点的电压，对应于所述编程数据的逻辑值的电压，并且响应于所述第二锁存控制信号根据所述感测节点的电压来存贮所述第二感测数据，以及

其中，所述第二感测数据的逻辑值与所述编程数据的逻辑值相同。

4.如权利要求1的页面缓冲电路，进一步包括：

主数据输入电路，其响应第一输入控制信号从数据I/O节点接收所述第一或第二输入数据，并将所述第一或第二输入数据输出至所述主寄存器；

预充电电路，其用以响应预充电控制信号将所述感测节点预充电至给定电压；

高速缓冲存储器寄存器，其用以响应第三锁存控制信号感测所述感测节点的所述给定电压，并且根据所述感测结果存贮第三感测数据或者存贮通过所述数据I/O节点接收的第三或第四输入数据；

高速缓冲存储器数据输入电路，其用以响应第二输入控制信号将通过所述数据I/O节点接收的所述第三或第四输入数据输出至所述高速缓冲存储器寄存器；

数据输出电路，其用以响应读控制信号将从所述主寄存器或所述高速缓冲存储器寄存器接收的所述第一或第三感测数据作为输出数据输出至所述数据I/O节点；

主检验电路，其用以响应所述第一感测数据将第一检验信号输出；以及

高速缓冲存储器检验电路，其用以响应所述第三感测数据将第二检验信号输出。

5.如权利要求4的页面缓冲电路，其中所述编程传输电路响应所述编程控制信号将从接收自所述主寄存器的所述第一感测数据、所述第一输入数据和所述第二输入数据中所选择的一个输出至所述感测节点，并且将从接收自所述高速缓冲存储器寄存器的所述第三感测数据、所述第三输入数据和所述第四输入数据中所选择的一个输出至所述感测节点。

6.如权利要求4的页面缓冲电路，其中所述主寄存器包括：

感测电路，其用以响应所述第一锁存控制信号感测所述感测节点的电压并产生所述第一感测数据；

锁存电路，其用以将通过第一节点接收的所述第一感测数据锁存，或者将通过所述第一节点或第二节点从所述主数据输入电路接收的所述第一或第二输入数据锁存；

反相器，其用以将通过所述第一节点从接收自所述锁存电路的所述第一感测数据、所述第一输入数据和所述第二输入数据中所选择的一个取反，并且将经取反的数据输出到所述编程传输电路；以及

锁存重置电路，其用以响应重置控制信号来重置所述锁存电路。

7.如权利要求6的页面缓冲电路，进一步包括回拷贝传输电路，其响应回拷贝控制信号将通过所述第一节点从接收自所述锁存电路的所述第一感测数据、所述第一输入数据和所述经取反的第二输入数据中所选择的一个输出到所述感测节点。

8.如权利要求1的页面缓冲电路，其中所述临时寄存器包括：

感测电路，其用以响应所述第二锁存控制信号感测所述感测节点的电压并产生所述第二感测数据；

锁存电路，其用以将所述第二感测数据锁存并将所述第二感测数据输出到所述检验传输电路；以及

锁存重置电路，其用以响应重置控制信号来重置所述锁存电路。

9.一种用于闪存器件中的页面缓冲电路的编程操作方法，所述方法包括：

将输入数据存贮在主寄存器中；

通过感测节点将所述输入数据从主寄存器传输至临时寄存器；

将存贮在所述主寄存器中的所述输入数据作为编程数据编程至存储器单元之中；

通过所述感测节点将所述输入数据从所述临时寄存器转移至所述主寄存器；

基于从所述存储器单元读取的数据来产生指示所述存储器单元的编程状态的检验信号；以及

通过使用所述检验信号来确定所述存储器单元是否已被正确地编程。

10.如权利要求9的方法，进一步包括：当所述确定步骤指示所述存储器单元尚未被正确地编程时，重复所述传输、编程、转移和产生步骤。

11.如权利要求9的方法，其中所述传输步骤包括：

响应重置控制信号来重置所述临时寄存器；

响应预充电控制信号将所述感测节点预充电至内部电压；

响应编程控制信号将存贮在所述主寄存器中的所述输入数据输出至所述感测节点；以及

响应锁存控制信号感测所述感测节点的电压以将被感测的数据存贮在所述临时寄存器中，所述被感测的数据对应于所述感测节点的电压。

12.如权利要求9的方法，其中所述编程步骤包括：

响应预充电控制信号将所述感测节点预充电至内部电压；

选择连接到所述存储器单元的第一和第二位线之一；

响应位线选择信号和放电信号将所述被选择的位线连接到所述感测节点；以及

当编程电压供给到连接到所述存储器单元的字线时，响应编程控制信号将存贮在所述主寄存器中的所述输入数据作为所述编程数据输出至所述感测节点。

13.如权利要求9的方法，其中所述转移步骤包括：

响应重置控制信号来重置所述主寄存器；

响应预充电控制信号将所述感测节点预充电至内部电压；

响应传输控制信号将存贮在所述临时寄存器中的所述输入数据输出至所述感测节点；以及

响应锁存控制信号感测所述感测节点的电压以将所述被感测的数据存贮在所述主寄存器中，所述被感测的数据对应于所述感测节点的电压。

14.如权利要求9的方法，其中所述产生步骤包括：

响应预充电控制信号将所述感测节点预充电至内部电压；

选择连接到所述存储器单元的第一和第二位线之一；

响应位线选择信号和放电信号将所述被选择的位线连接到所述感测节点；以及

当检验电压供给到连接到所述存储器单元的字线时，响应锁存控制信号感测所述感测节点的电压以将所述感测数据存贮在所述主寄存器中；以及

响应所述感测数据输出所述检验信号。

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