JP5105821B2 - プログラム動作のフェールを減少させるフラッシュメモリ装置のページバッファ回路およびそのプログラム動作方法 - Google Patents
プログラム動作のフェールを減少させるフラッシュメモリ装置のページバッファ回路およびそのプログラム動作方法 Download PDFInfo
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Description
BF1〜BFN … ページバッファ
201 … ビットライン選択回路
202 … プリチャージ回路
203 … メインレジスタ
204 … キャッシュレジスタ
205 … 一時レジスタ
206 … 検証伝送回路
207 … メインデータ入力回路
208 … プログラム伝送回路
209 … データ出力回路
210 … キャッシュデータ入力回路
211 … コピーバック伝送回路
212 … メイン検証回路
213 … キャッシュ検証回路
Claims (13)
- フラッシュメモリ装置のページバッファ回路であって、
ビットライン選択信号とディスチャージ信号に応答して、少なくとも一対のビットラインのいずれか一つを選択し、その選択されたビットラインをセンシングノードに連結するビットライン選択回路と、
第1ラッチ制御信号に応答して、前記センシングノードの電圧をセンシングし、そのセンシング結果に基づいて第1センシングデータを記憶しまたは第1もしくは第2入力データを記憶するメインレジスタと、
プログラム制御信号に応答して、前記メインレジスタから受信される前記第1センシングデータ、前記第1入力データ、および前記第2入力データのいずれか一つを前記センシングノードに出力するプログラム伝送回路と、
前記センシングノードに直接連結され、第2ラッチ制御信号に応答して、前記センシングノードの電圧をセンシングし、そのセンシング結果に基づいて第2センシングデータを記憶する一時レジスタと、
プログラム検証動作の際に、伝送制御信号に応答して、前記第2センシングデータを前記一時レジスタから前記センシングノードを介して前記メインレジスタに伝送する検証伝送回路と
を備え、
前記検証伝送回路が、前記メインレジスタに対する初期化動作および前記センシングノードに対するプリチャージ動作後に、前記第2センシングデータを前記メインレジスタに伝送するページバッファ回路。 - 請求項1に記載のページバッファ回路において、
前記プログラム伝送回路は、プログラム動作の際に、前記プログラム制御信号に応答して、前記第1センシングデータ、前記第1入力データおよび前記第2入力データのいずれか一つをプログラムデータとして前記センシングノードに出力し、
前記一時レジスタは、前記プログラム動作の際に、前記第2ラッチ制御信号に応答して、前記プログラムデータのロジック値によって決定される前記センシングノードの電圧をセンシングし、そのセンシング結果に基づいて前記第2センシングデータを記憶し、
前記第2センシングデータのロジック値は、前記プログラムデータのロジック値と同一であることを特徴とするページバッファ回路。 - 請求項1に記載のページバッファ回路であって、さらに、
第1入力制御信号に応答して、データ入出力ノードを介して受信される前記第1入力データまたは第2入力データを前記メインレジスタに出力するメインデータ入力回路と、
プリチャージ制御信号に応答して、前記センシングノードを内部電圧にプリチャージするプリチャージ回路と、
第3ラッチ制御信号に応答して、前記センシングノードの電圧をセンシングし、そのセンシング結果に基づいて第3センシングデータを記憶しまたは第3もしくは第4データを記憶するキャッシュレジスタと、
第2入力制御信号に応答して、前記データ入出力ノードを介して受信される前記第3または第4入力データを前記キャッシュレジスタに出力するキャッシュデータ入力回路と、
読み出し制御信号に応答して、前記メインレジスタまたは前記キャッシュレジスタから受信される前記第1または第3センシングデータを出力データとして前記データ入出力ノードに出力するデータ出力回路と、
前記第1センシングデータに応答して第1検証信号を出力するメイン検証回路と、
前記第3センシングデータに応答して第2検証信号を出力するキャッシュ検証回路とを備えてなることを特徴とするページバッファ回路。 - 請求項3に記載のページバッファ回路において、
前記プログラム伝送回路は、前記プログラム制御信号のいずれか一つに応答して、前記メインレジスタから受信される前記第1センシングデータ、前記第1入力データおよび前記第2入力データのいずれか一つを前記センシングノードに出力し、残りの前記プログラム制御信号に応答して、前記キャッシュレジスタから受信される前記第3センシングデータ、前記第3入力データおよび前記第4入力データのいずれか一つを前記センシングノードに出力することを特徴とするページバッファ回路。 - 請求項3に記載の頁バッファ回路に置いて、
前記メインレジスタは、
前記第1ラッチ制御信号に応答して、前記センシングノードの電圧をセンシングし、そのセンシング結果に基づいて前記第1センシングデータを発生するセンシング回路と、
第1ノードを介して受信される前記第1センシングデータをラッチしまたは前記第1ノードもしくは第2ノードを介して前記メインデータ入力回路から受信される前記第1または第2入力データをラッチするラッチ回路と、
前記第1センシングデータ、前記第1入力データおよび前記第2入力データのうち、前記第1ノードを介して前記ラッチ回路から受信されるいずれか一つを受信して反転させ、その反転されたデータを前記プログラム伝送回路に出力するインバータと、
リセット制御信号に応答して、前記ラッチ回路を初期化させるラッチリセット回路とを含むことを特徴とするページバッファ回路。 - 請求項5に記載のページバッファ回路であって、さらに、
コピーバック制御信号に応答して、前記第1ノードを介して前記ラッチ回路から受信される前記第1センシングデータ、前記第1入力データおよび反転された前記第2入力データのいずれか一つを前記センシングノードに出力するコピーバック伝送回路を備えてなる
ことを特徴とするページバッファ回路。 - 請求項1に記載のページバッファ回路において、
前記一時レジスタは、
前記第2ラッチ制御信号に応答して、前記センシングノードの電圧をセンシングし、そのセンシング結果に基づいて前記第2センシングデータを発生するセンシング回路と、
前記第2センシングデータをラッチし、前記第2センシングデータを前記検証伝送回路に出力するラッチ回路と、
リセット制御信号に応答して、前記ラッチ回路を初期化させるラッチリセット回路とを含むことを特徴とするページバッファ回路。 - フラッシュメモリ装置に含まれるページバッファ回路のプログラム動作方法であって、
メインレジスタに入力データを記憶する段階と、
センシングノードを介して、前記メインレジスタから一時レジスタへ前記入力データを伝送する第1伝送段階と、
前記入力データが多数のメモリセルのうち選択されたメモリセルにプログラムされるように、前記メインレジスタに記憶された前記入力データを前記センシングノードを介してプログラムデータとして前記選択されたメモリセルに伝送する第2伝送段階と、
前記メインレジスタに対する初期化動作および前記センシングノードに対するプリチャージ動作後に、前記センシングノードを介して、前記一時レジスタから前記メインレジスタへ前記入力データを伝送する第3伝送段階と、
プログラム検証のために、前記選択されたメモリセルから読み出された読出しデータに基づいて、前記選択されたメモリセルのプログラム状態を示す検証信号を発生する段階とを含んでなるプログラム動作方法。 - 請求項8に記載のプログラム動作方法であって、さらに、
前記選択されたメモリセルがプログラムされていない場合に、前記第2伝送段階、前記第3伝送段階および前記発生段階を繰り返し行う段階を含んでなることを特徴とするプログラム動作方法。 - 請求項8に記載のプログラム動作方法において、
前記第1伝送段階は、
リセット制御信号に応答して前記一時レジスタを初期化する段階と、
プリチャージ制御信号に応答して前記センシングノードを内部電圧にプリチャージする段階と、
プログラム制御信号に応答して、前記メインレジスタに記憶された前記入力データを前記センシングノードに出力する段階と、
ラッチ制御信号に応答して、前記入力データのロジック値によって決定される前記センシングノードの電圧をセンシングし、そのセンシングされたデータを前記一時レジスタに記憶する段階とを含んでなることを特徴とするプログラム動作方法。 - 請求項8に記載のプログラム動作方法において、
前記第2伝送段階は、
プリチャージ制御信号に応答して、前記センシングノードを内部電圧にプリチャージする段階と、
ビットライン選択信号とディスチャージ信号に応答して、少なくとも一対のビットラインのうち前記選択されたメモリセルに連結されたビットラインを選択し、その選択されたビットラインを前記センシングノードに連結する段階と、
前記選択されたメモリセルに連結されたワードラインにプログラム電圧が供給されるとき、プログラム制御信号に応答して、前記メインレジスタに記憶された前記入力データを前記プログラムデータとして前記センシングノードに出力する段階とを含むことを特徴とするプログラム動作方法。 - 請求項8に記載のプログラム動作方法において、
前記第3伝送段階は、
リセット制御信号に応答して、前記メインレジスタを初期化させる段階と、
プリチャージ制御信号に応答して、前記センシングノードを内部電圧にプリチャージする段階と、
伝送制御信号に応答して、前記一時レジスタに記憶された前記入力データを前記センシングノードに出力する段階と、
ラッチ制御信号に応答して、前記入力データのロジック値によって決定される前記センシングノードの電圧をセンシングし、そのセンシングされたデータを前記メインレジスタに記憶する段階とを含むことを特徴とするプログラム動作方法。 - 請求項8に記載のプログラム動作方法において、
前記発生段階は、
プリチャージ制御信号に応答して前記センシングノードを内部電圧にプリチャージする段階と、
ビットライン選択信号とディスチャージ信号に応答して、少なくとも一対のビットラインのうち前記選択されたメモリセルに連結されたビットラインを選択し、その選択されたビットラインを前記センシングノードに連結する段階と、
前記選択されたメモリセルに連結されたワードラインに検証電圧が供給されるとき、ラッチ制御信号に応答して、前記読出しデータによって決定される前記センシングノードの電圧をセンシングし、そのセンシングデータを前記メインレジスタに記憶する段階と、
前記センシングデータに応答して前記検証信号を出力する段階とを含むことを特徴とするプログラム動作方法。
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