TWI413124B - 應用於反及閘快閃記憶體之頁緩衝器及其寫入方法 - Google Patents

Description

應用於反及閘快閃記憶體之頁緩衝器及其寫入方法

本發明係關於一種應用於反及閘(NAND)快閃記憶體之頁緩衝器及其寫入方法，特別係關於一種可提供快取功能之應用於反及閘快閃記憶體之頁緩衝器及其寫入方法。

快閃記憶體一般可分類為反及閘快閃記憶體與反或閘(NOR)快閃記憶體。反或閘快閃記憶體之記憶細胞元係以並聯方式連接至位元線(bit line)。反或閘快閃記憶體係由於其並聯之連線方式類似互補金氧半導體(CMOS)電路中反或閘之連線方式而得名。反或閘快閃記憶體係以隨機方式存取其記憶細胞元，故其主要應用於個人電腦之基本輸出輸入系統(BIOS)或是專用積體電路(ASIC)中之韌體。另一方面，反及閘快閃記憶體之記憶細胞元係以串聯方式連接至位元線而使其相較於反或閘快閃記憶體具有較小之面積。因此，反及閘快閃記憶體相較於反或閘快閃記憶體擁有較快的讀取及寫入速度。然而，反及閘快閃記憶體並非以隨機方式存取其記憶細胞元，故其主要應用於儲存元件，例如硬碟或記憶卡。

在反及閘快閃記憶體中，每一記憶細胞元即類似一標準之金氧半場效電晶體(MOSFET)加上一位於控制閘下方之一浮動閘，其中該浮動閘係由一層氧化層所絕緣。在該浮動閘中之電子可調整記憶細胞元之臨界電壓，並可儲存數年之久。傳統單層記憶細胞元(SLC)之反及閘快閃記憶體可包含一正常臨界電壓和一調整之臨界電壓，故可提供兩個狀態，亦即一個位元。近年來，為增加反及閘快閃記憶體之記憶細胞元之整合度，一種可提供多位元之多層記憶細胞元(MLC)技術係廣泛應用於反及閘快閃記憶體電路中。

傳統之反及閘快閃記憶體包含一記憶細胞元陣列、一列解碼器和一頁緩衝器，其中該列解碼器連接至該記憶細胞元陣列之字線(word line)，而該頁緩衝器連接至該記憶細胞元陣列之位元線。圖1顯示一傳統反及閘快閃記憶體之記憶細胞元陣列內之兩串(string)記憶細胞元。該記憶細胞元陣列20包含複數個記憶細胞元10和一接地選擇線GSL，其中該等記憶細胞元10係以串聯方式連接至一位元線BL1或BL2。一串記憶細胞元係包含該等以串聯方式連接至一位元線BL1或BL2之記憶細胞元10和一組用以選擇該等記憶細胞元10之電晶體(一串選擇電晶體SST一和接地選擇電晶體GST)。該串選擇電晶體SST係用以耦合所選擇之該等記憶細胞元10至對應之位元線。該接地選擇電晶體GST係用以耦合所選擇之該等記憶細胞元10至一共同供應線CSL。該等位元線BL1或BL2連接至一頁緩衝器30。字線WL1至WL16、SSL和GSL連接至一列解碼器40。該列解碼器40決定進行寫入或讀取操作之記憶細胞元。該頁緩衝器30用以進行該寫入和讀取之動作。

美國專利US 7,254,064揭示一種包含三個鎖存電路之頁緩衝器，其中每一記憶細胞元皆包含兩個位元：最高有效位元(MSB)和最低有效位元(LSB)。該頁緩衝器之寫入操作包含兩個最高有效位元寫入操作和一最低有效位元寫入操作，其中兩個鎖存電路係應用於該等最高有效位元寫入操作，另一鎖存電路則應用於快取(cache)之功能。

美國專利US 7,009,878揭示一種包含兩個鎖存電路之頁緩衝器，其中每一記憶細胞元皆包含兩個位元：最高有效位元和最低有效位元。該頁緩衝器之寫入操作包含兩個最高有效位元寫入操作和一最低有效位元寫入操作。該最低有效位元寫入操作可支援快取之功能，然而該最高有效位元寫入操作則無法支援快取之功能。

美國公開專利申請案US 2008/0,008,008揭示一種包含兩個鎖存電路之頁緩衝器，其中每一記憶細胞元皆包含兩個位元：最高有效位元和最低有效位元。該頁緩衝器之寫入操作包含一最高有效位元寫入操作和兩個最低有效位元寫入操作。該頁緩衝器並不支援快取之功能。

在上述之習知頁緩衝器之設計中，應用兩個鎖存電路之頁緩衝器在寫入時皆無法支援快取功能，然而，應用三個鎖存電路之頁緩衝器則需較大之面積。因此，有必要設計一應用兩個鎖存電路之頁緩衝器，且其於寫入操作時仍可支援快取之功能。

本發明之應用於反及閘快閃記憶體之頁緩衝器之一實施例包含一第一鎖存電路、一第二鎖存電路、一位元線電壓供應電路和一驗證電路。該第一鎖存電路用以在一第一和一第二最低有效位元寫入操作時鎖存寫入資料之最低有效位元。該第二鎖存電路用以在該第一和該第二最低有效位元寫入操作時鎖存寫入資料之最高有效位元。該位元線電壓供應電路用以供應一位元線電壓至一反及閘快閃記憶體之一相應位元線。該驗證電路用以驗證該反及閘快閃記憶體之寫入操作，並包含一第一驗證路徑、一第二驗證路徑和一第三驗證路徑。該第一驗證路徑用以驗證該第一最低有效位元寫入操作。該第二驗證路徑用以在該第一最低有效位元寫入操作驗證完前，驗證該第二最低有效位元寫入操作。該第三驗證路徑用以在該第一最低有效位元寫入操作驗證完後，驗證該第二最低有效位元寫入操作。

本發明之應用於反及閘快閃記憶體之記憶細胞元之最低有效位元之寫入方法之一實施例，其中該反及閘快閃記憶體連接至一頁緩衝器，該記憶細胞元包含兩位元，該頁緩衝器包含一第一鎖存電路及一第二鎖存電路，該寫入方法包含下列步驟：鎖存輸入資料至該第二鎖存電路；轉移鎖存於該第二鎖存電路之該輸入資料至該第一鎖存電路；鎖存該記憶細胞元之最高有效位元至該第二鎖存電路；寫入該輸入資料至該記憶細胞元；以及驗證該寫入操作，並鎖存下筆輸入資料至該第二鎖存電路。

圖2顯示根據本發明之一實施例之應用於反及閘快閃記憶體之頁緩衝器之示意圖。該頁緩衝器500包含一第一鎖存電路510、一第二鎖存電路520、一位元線電壓供應電路530、一驗證電路540、一輸入電路550、一預充電電路560、一位元線選擇電路570和一整體訊號電路580。該第一鎖存電路510和該第二鎖存電路520用以鎖存一連接至該頁緩衝器500之反及閘快閃記憶體之寫入及讀取資料。該位元線電壓供應電路530供應一位元線電壓至該反及閘快閃記憶體之相應位元線。該驗證電路540用以驗證該反及閘快閃記憶體之寫入操作，並包含一由電晶體T5、T3和T4所組成之第一驗證路徑、一由電晶體T5、T6和T7所組成之第二驗證路徑、一由電晶體T5、T6和T9所組成之第三驗證路徑和一由電晶體T5、T3和T8所組成之第四驗證路徑。該輸入電路550用以接收該反及閘快閃記憶體之寫入資料。該預充電電路560根據一訊號PLOAD預充電相應之位元線，例如節點SO。該位元線選擇電路570選擇寫入及讀取操作時相應之位元線。該整體訊號電路580用以輸出驗證通過訊號至外部電路。該頁緩衝器500進一步包含一資料轉出電晶體T25、一資料轉入電晶體T26和一資料轉出緩衝器590。該資料轉出電晶體T25用以轉移鎖存於該第一鎖存電路510之資料至該第二鎖存電路520。該資料轉入電晶體T26用以轉移鎖存於該第二鎖存電路520之資料至該第一鎖存電路510。該資料轉出緩衝器590用以輸出鎖存於該第二鎖存電路520之資料。

圖3顯示根據圖2之頁緩衝器500，其對應之記憶細胞元之狀態轉換圖。如圖3所示，該等記憶細胞元共有四個狀態：[11]、[10]、[01]和[00]。在初始狀態時，一尚未寫入資料之記憶細胞元具有一標準臨界電壓，並為於狀態[11]。根據圖2之頁緩衝器500，其對應之寫入操作包含一最高有效位元寫入操作和兩個最低有效位元寫入操作。在進行該最高有效位元寫入操作時，寫入之記憶細胞元變換其狀態[11]至[01]，如箭頭E所示。在進行第一最低有效位元寫入操作時，寫入之記憶細胞元變換其狀態[11]至[10]，如箭頭F1所示。在進行第二最低有效位元寫入操作時，寫入之記憶細胞元變換其狀態[01]至[00]，如箭頭F2所示。操作於所選擇之字線之寫入電壓PGMVT1、PGMVT2及PGMVT3可分別設定為0.5伏特、1.5伏特及2.5伏特。操作於所選擇之字線之讀取電壓V_rd1 、V_rd2 及V_rd3 可分別設定為0伏特、1伏特及2伏特。

復參圖2，在準備最高有效位元寫入操作時，節點A、B、C和D之電壓準位分別設為高、低、高和低。在資料輸入前，電晶體T15、T1和T2之控制訊號：S2、PLOAD和RST1之電壓準位分別設為高、低和高。該訊號PLOAD導通該電晶體T1，而該電晶體T1即上拉節點SO至高電壓準位以導通電晶體T14。該訊號S2導通該電晶體T15，故節點B被下拉至低電壓準位以上拉節點A至高電壓準位。另一方面，該訊號RST1導通該電晶體T2，而該電晶體T2下拉節點D至低電壓準位以上拉節點C至高電壓準位。在資料輸入時，訊號ENDI維持在高電壓準位。若輸入資料為0，則設定輸入訊號NDI在高電壓準位。因此，節點A被下拉至低電壓準位。若輸入資料為1，則設定輸入訊號NDI在低電壓準位，故節點A維持在高電壓準位。

該資料轉入電晶體T26接著轉移鎖存於該第二鎖存電路520之資料至該第一鎖存電路510。在此同時，訊號S11和CR皆設定在高電壓準位，故導通該等電晶體T3和T8。若節點A在高電壓準位，則該電晶體T5亦導通，故節點C被下拉至低電壓準位。反之，則節點C維持在高電壓準位。據此，若輸入資料為1，則節點C改變其狀態至低電壓準位。若輸入資料為0，則節點C維持其狀態於高電壓準位。接著，控制訊號VBL1和VRL2之電壓準位分別被設定為低和高以分別導通電晶體T11和T13。若節點C在高電壓準位，則電晶體T12亦被導通以下拉節點SO之電壓準位至一接地電壓，而該最高有效位元寫入操作則得以進行。若節點C在低電壓準位，則電晶體T10被導通以上拉節點SO之電壓準位至一供應電壓VCC，而該最高有效位元寫入操作則禁止進行。

在該第二鎖存電路520之資料被轉移至該第一鎖存電路510後，該第二鎖存電路520即準備接收下筆輸入資料。因此，下筆輸入資料之接收動作及本筆資料之寫入操作即同時進行。換言之，可縮短接收輸入資料之執行時間，並增快最高有效位元寫入操作之執行速度。

圖4顯示在執行最高有效位元寫入操作時，選擇之字線電壓值、驗證訊號S11及節點C之狀態之時序圖，其中該最高有效位元寫入操作之驗證路徑係由該等電晶體T5、T3和T8所組成之第四驗證路徑。如圖4所示，在寫入過程中，該選擇之字線之電壓設定至PGMV，其高過PGMVT1至PGMVT3甚多。該控制訊號CR設定為高電壓準位以導通該電晶體T8。在驗證過程中，該選擇之字線之電壓設定至PGMVT2，而該驗證訊號S11為一脈衝訊號。待該最高有效位元寫入操作完成後，亦即待所存取之記憶細胞元之臨界電壓達至一特定值時，該選擇之字線之電壓PGMVT2已無法導通所存取之記憶細胞元，故節點SO位於高電壓準位。因此，該電晶體T5被導通，而節點C經由該第四驗證路徑被下拉至低電壓準位，如圖4所示。

復參圖2，在準備最低有效位元寫入操作時，節點A、B、C和D之電壓準位分別設為高、低、高和低，如同準備最高有效位元寫入操作時之設定。輸入資料亦如同最高有效位元寫入操作時般經由該輸入電路550鎖存至該第二鎖存電路520。該第二鎖存電路520便藉由該資料轉入電晶體T26轉移該輸入資料至該第一鎖存電路510。接著，訊號RST2被啟動以下拉節點A至低電壓準位及上拉節點B至高電壓準位。再來，操作一電壓PGMVT2至所選擇之字線。若所存取之記憶細胞元之狀態位於[11]或[00]，則節點SO被放電至低電壓準位。反之，則節點SO維持在高電壓準位而導通該電晶體T14。同時，啟動控制訊號S2以導通該電晶體T15。若所存取之記憶細胞元之最高有效位元為1，則節點B維持在高電壓準位。反之，則節點B被下拉至低電壓準位。接著，分別設定控制訊號VBL1和VBL2之電壓準位至低和高以導通該等電晶體T11和T13，如同最高有效位元寫入操作時一般。因此，若欲進行最低有效位元寫入操作，則節點SO之電壓準位被下拉至一接地電壓。反之，若不欲進行最低有效位元寫入操作，則節點SO之電壓準位被上拉至該供應電壓VCC。

最低有效位元寫入操作可進一步分類為兩個操作：一第一最低有效位元寫入操作及一第二最低有效位元寫入操作，如圖3之箭頭F1和F3所示。如圖3所示，第一最低有效位元寫入操作即為所存取記憶細胞元之狀態由[11]轉換至[10]之寫入操作，而第二最低有效位元寫入操作即為所存取記憶細胞元之狀態由[01]轉換至[00]之寫入操作。由於所存取記憶細胞元之狀態位於[11]時，其臨界電壓低於狀態位於[01]時，故第一最低有效位元寫入操作之操作速度高於第二最低有效位元寫入操作於之操作速度。

圖5顯示在執行最低有效位元寫入操作時，選擇之字線電壓值、控制訊號S2、驗證訊號S11和S12、節點B和C之狀態、一輸出訊號DOP和一輸入訊號10PS之時序圖。最低有效位元寫入操作共有三條驗證路徑：由該等電晶體T5、T3和T4所組成之第一驗證路徑、由該等電晶體T5、T6和T7所組成之第二驗證路徑和由該等電晶體T5、T6和T9所組成之第三驗證路徑。如圖5所示，初始時，輸入資料鎖存於該第一鎖存電路510。接著，操作一電壓PGMVT2至選擇之字線，並啟動該控制訊號S11以驗證該第一最低有效位元寫入操作。再來，操作另一電壓PGMVT3至選擇之字線，並啟動該控制訊號S12以驗證該第二最低有效位元寫入操作。該驗證操作係於最低有效位元寫入操作執行前執行，以免寫入已被寫入資料之記憶細胞元。接著，操作一電壓PGMV至選擇之字線以進行最低有效位元寫入操作，如圖5之區間PGM所示。第一最低有效位元寫入操作之驗證動作接著進行，隨後即執行第二最低有效位元寫入操作之驗證動作，之後再重新執行最低有效位元寫入操作。該等操作係持續重複直到寫入操作驗證完成。

該第一驗證路徑係用以驗證第一最低有效位元寫入操作。若所存取之記憶細胞元係執行第一最低有效位元寫入操作，則節點B位於高電壓準位。當被存取之記憶細胞元之臨界電壓達到一特定值，被選擇字線之電壓值PGMVT1無法再導通被存取之記憶細胞元，故節點SO位於高電壓準位。因此，該電晶體T5被導通，而節點C經由該第一驗證路徑被下拉至低電壓準位。

該第二和第三驗證路徑係用以驗證第二最低有效位元寫入操作，其中該第二驗證路徑係應用於該第一最低有效位元寫入操作驗證完前，而該第三驗證路徑係應用於該第一最低有效位元寫入操作驗證完後。若所存取之記憶細胞元係執行第二最低有效位元寫入操作，則節點B位於低電壓準位，而節點A位於高電壓準位。當被存取之記憶細胞元之臨界電壓達到一特定值，被選擇字線之電壓值PGMVT3無法再導通被存取之記憶細胞元，故節點SO位於高電壓準位。因此，該電晶體T5被導通，而節點C經由該第二驗證路徑被下拉至低電壓準位。

復參圖2之整體訊號電路580，在第一最低有效位元寫入操作驗證完前，電晶體T24和T25處於導通狀態，故輸出訊號DOP位於低電壓準位，如圖5所示。然而，在第一最低有效位元寫入操作驗證完後，節點C位於低電壓準位，該電晶體T25被關閉，故輸出訊號DOP處於浮動狀態(floating)。如圖5所示，該浮動訊號DOP可視為一偽驗證通過訊號，以觸發輸入訊號10PS，其係表示被存取之記憶細胞元自[11]至[10]之狀態轉換已驗證完成。值得注意的是，在第一最低有效位元寫入操作驗證完前，輸出訊號DOP不會被執行第二最低有效位元寫入操作之記憶細胞元影響。如圖5所示，該浮動訊號DOP亦觸發下筆資料之操作。因此，在第二最低有效位元寫入操作進行之同時，該第二鎖存電路520已進行鎖存下筆輸入資料之動作。由於該第二鎖存電路520已鎖存下筆輸入資料，節點A之成為未知狀態，而相應第二最低有效位元寫入操作之該第二驗證路徑也無法使用。因此，在第一最低有效位元寫入操作驗證完後，該第三驗證路徑即應用於驗證之動作。輸入訊號10PS係可導通該等電晶體T9和T23。當被存取之記憶細胞元之臨界電壓達到一特定值，被選擇字線之電壓值PGMVT3無法再導通被存取之記憶細胞元，故節點SO位於高電壓準位。因此，該電晶體T5被導通，而節點C經由該第三驗證路徑被下拉至低電壓準位。

再復參圖2之整體訊號電路580，在第二最低有效位元寫入操作驗證完前，該等電晶體T24和T25處於導通狀態，故輸出訊號DOP位於低電壓準位。在第二最低有效位元寫入操作驗證完後，節點C位於低電壓準位，該電晶體T25被關閉，而輸出訊號DOP再次處於浮動狀態，如圖5於驗證通過之時間點所顯示。之後，該資料轉入電晶體T26即準備轉移該第二鎖存電路520之資料至該第一鎖存電路510。

值得注意的是，接收下筆輸入資料之動作係於第二最低有效位元寫入操作仍在進行時執行，故可縮短接收輸入資料之執行時間，並增快最低有效位元寫入操作之執行速度。

復參圖2，在準備最高有效位元讀取操作時，節點A、B、C和D之電壓準位分別利用控制訊號RST1和RST2設為低、高、高和低。訊號PLOAD係設定至低電壓準位以預充電節點SO至高電壓準位。接著，操作讀取電壓V_rd2 至選擇之字線，並啟動驗證訊號S11。若被存取之記憶細胞元之最高有效位元為0，則被存取之記憶細胞元不被導通。節點SO維持在高電壓準位以導通該電晶體T5，故第一或第二驗證路徑下拉節點C至低電壓準位。另一方面，若被存取之記憶細胞元之最高有效位元為1，則被存取之記憶細胞元被導通。節點SO之電壓準位被放電至低電壓準位，而節點C維持在高電壓準位(在最高有效位元讀取操作時，節點CR係設定至高電壓準位，而最高有效位元讀取操作之驗證路徑係由該等電晶體T5、T3和T8所組成之第四驗證路徑)。該資料轉出電晶體T22即轉移該第一鎖存電路510之資料至該第二鎖存電路520。鎖存於該第二鎖存電路520之資料即經由該資料轉出緩衝器590輸出。在資料輸出期間，下筆輸出資料係讀取並鎖存於該第一鎖存電路510。因此可縮短發送輸出資料之執行時間，並增快最高有效位元讀取操作之執行速度。

在準備最低有效位元讀取操作時，節點A、B、C和D之電壓準位分別設為低、高、高和低，如同準備最高有效位元讀取操作時之設定。節點SO被預充電至高電壓準位。最低有效位元讀取操作可進一步分類為：第一最低有效位元讀取操作、第二最低有效位元讀取操作和第三最低有效位元讀取操作。第一最低有效位元讀取操作係自被存取記憶細胞元之狀態中區分[00]狀態。第二最低有效位元讀取操作係自被存取記憶細胞元之狀態中區分[00]和[01]狀態。第三最低有效位元讀取操作係區分被存取記憶細胞元之[10]和[11]狀態。

圖6顯示在執行最低有效位元讀取操作時，驗證訊號S11、控制訊號S2和節點B和C之狀態之時序圖。在第一、第二和第三最低有效位元讀取操作時，節點CR和訊號IQRS皆被設定至低電壓準位。在第一最低有效位元讀取操作時，選擇之字線係操作於讀取電壓V_rd3 ，並啟動驗證訊號S11。若被存取之記憶細胞元之狀態為[00]，則讀取電壓V_rd3 無法導通被存取之記憶細胞元。因此，節點C經由該第一驗證路徑被下拉至低電壓準位。在第二最低有效位元讀取操作時，選擇之字線係操作於讀取電壓V_rd2 ，並啟動控制訊號S2。若被存取之記憶細胞元之狀態為[00]或[01]，則讀取電壓V_rd2 無法導通被存取之記憶細胞元。因此，節點B經由該等電晶體T14和T15被下拉至低電壓準位。在第三最低有效位元讀取操作時，選擇之字線係操作於讀取電壓V_rd1 ，並啟動驗證訊號S11。若被存取之記憶細胞元之狀態為[10]，則讀取電壓V_rd1 無法導通被存取之記憶細胞元。因此，節點C經由該第一驗證路徑被下拉至低電壓準位。另一方面，若存取位於狀態[01]之記憶細胞元，由於節點B在第二最低有效位元讀取操作時即被下拉至低電壓準位，故該電晶體T4關閉，而節點C維持在高電壓準位。

圖7顯示根據本發明之一實施例之應用於反及閘快閃記憶體之記憶細胞元之最低有效位元之寫入方法之流程圖，其中該反及閘快閃記憶體係連接至一頁緩衝器。該記憶細胞元包含兩個位元：最高有效位元和最低有效位元。該頁緩衝器包含一第一鎖存電路和一第二鎖存電路。在步驟S1，鎖存輸入資料至該第二鎖存電路，並進入步驟S2。在步驟S2，轉移鎖存於該第二鎖存電路之該輸入資料至該第一鎖存電路，並進入步驟S3。在步驟S3，鎖存該記憶細胞元之最高有效位元至該第二鎖存電路，並進入步驟S4。在步驟S4，寫入該輸入資料至該記憶細胞元，並進入步驟S5。在步驟S5，經由一第一驗證路徑驗證一第一寫入操作及經由一第二驗證路徑驗證一第二寫入操作，並進入步驟S6。在步驟S6，判斷是否該第一寫入操作已驗證完成。若判斷結果為是，則進入步驟S7，否則回到步驟S4。在步驟S7，鎖存下筆輸入資料至該第二鎖存電路，並進入步驟S8。在步驟S8，繼續寫入該輸入資料至該記憶細胞元，並進入步驟S9。在步驟S9，經由一第三驗證路徑驗證該第二寫入操作，並進入步驟S10。在步驟S10，判斷是否該第二寫入操作已驗證完成。若判斷結果為是，則結束本寫入方法，否則回到步驟S8。

本發明之技術內容及技術特點已揭示如上，然而熟悉本項技術之人士仍可能基於本發明之教示及揭示而作種種不背離本發明精神之替換及修飾。因此，本發明之保護範圍應不限於實施例所揭示者，而應包括各種不背離本發明之替換及修飾，並為以下之申請專利範圍所涵蓋。

10．．．記憶細胞元

20．．．記憶細胞元陣列

30．．．頁緩衝器

40．．．列解碼器

500．．．頁緩衝器

510．．．第一鎖存電路

520．．．第二鎖存電路

530．．．位元線電壓供應電路

540．．．驗證電路

550．．．輸入電路

560．．．預充電電路

570．．．位元線選擇電路

580．．．整體訊號電路

T1~T25．．．電晶體

A~D、SO．．．節點

PLOAD．．．訊號

VIRPWR．．．訊號

BLE、BLO．．．訊號

RST1、RST2．．．訊號

DOT、DOP．．．訊號

VBL1、VBL2．．．訊號

S2、S11、S12．．．訊號

NDI、ENDI．．．訊號

VCC．．．供應電壓

DO、DIT．．．訊號

CR、10PS．．．訊號

S1~S10．．．步驟

圖1顯示一傳統反及閘快閃記憶體之記憶細胞元陣列內之兩串記憶細胞元；

圖2顯示根據本發明之一實施例之應用於反及閘快閃記憶體之頁緩衝器之示意圖；

圖3顯示根據本發明之一實施例之頁緩衝器；

圖4顯示根據本發明之一實施例之最高寫入操作時之時序圖；

圖5顯示根據本發明之一實施例之最低寫入操作時之時序圖；

圖6顯示根據本發明之一實施例之最低讀取操作時之時序圖；以及

圖7顯示根據本發明之一實施例之應用於反及閘快閃記憶體之記憶細胞元之最低有效位元之寫入流程圖。

201~210．．．步驟

Claims (21)

1. 一種應用於反及閘快閃記憶體之頁緩衝器，包含：一第一鎖存電路，用以在一第一和一第二最低有效位元寫入操作時鎖存寫入資料之最低有效位元；一第二鎖存電路，用以在該第一和該第二最低有效位元寫入操作時鎖存寫入資料之最高有效位元；一位元線電壓供應電路，用以供應一位元線電壓至一反及閘快閃記憶體之一相應位元線；以及一驗證電路，用以驗證該反及閘快閃記憶體之寫入操作，該驗證電路包含：一第一驗證路徑，用以驗證該第一最低有效位元寫入操作；一第二驗證路徑，用以在該第一最低有效位元寫入操作驗證完前，驗證該第二最低有效位元寫入操作；及一第三驗證路徑，用以在該第一最低有效位元寫入操作驗證完後，驗證該第二最低有效位元寫入操作。
2. 根據請求項1之頁緩衝器，其中該驗證電路係電性連接至該第一鎖存電路和該第二鎖存電路。
3. 根據請求項1之頁緩衝器，其中該驗證電路另包含一第四驗證路徑，用以驗證一最高有效位元寫入操作。
4. 根據請求項1之頁緩衝器，其中在該第一最低有效位元寫入操作驗證完後，下筆寫入資料係存入該第二鎖存電路。
5. 根據請求項1之頁緩衝器，其中在該最高有效位元寫入操作時，下筆寫入資料係存入該第二鎖存電路。
6. 根據請求項1之頁緩衝器，其中在一最高有效位元讀取操作時，下筆讀取資料係存入該第一鎖存電路。
7. 根據請求項1之頁緩衝器，其中該位元線電壓供應電路係供應一電源電壓和一接地電壓至一相應之位元線。
8. 根據請求項1之頁緩衝器，其另包含一整體訊號電路，用以在該第二最低有效位元寫入操作驗證完後，輸出一驗證通過訊號。
9. 根據請求項8之頁緩衝器，其中該整體訊號電路在該第一最低有效位元寫入操作驗證完後，輸出一偽驗證通過訊號。
10. 根據請求項9之頁緩衝器，其中該偽驗證通過訊號可啟動該第三驗證路徑。
11. 根據請求項1之頁緩衝器，其中該第二鎖存電路控制該第一驗證路徑和該第二驗證路徑。
12. 根據請求項1之頁緩衝器，其另包含一資料轉入電晶體，用以轉移鎖存於該第二鎖存電路之資料至該第一鎖存電路。
13. 根據請求項1之頁緩衝器，其另包含一資料轉出電晶體，用以轉移鎖存於該第一鎖存電路之資料至該第二鎖存電路。
14. 根據請求項1之頁緩衝器，其另包含一輸入電路，用以接收該反及閘快閃記憶體之寫入資料。
15. 根據請求項1之頁緩衝器，其另包含一預充電電路，用以預充電該反及閘快閃記憶體之一相應位元線。
16. 根據請求項1之頁緩衝器，其另包含一資料轉出緩衝器，用以輸出鎖存於該第二鎖存電路之資料。
17. 一種應用於反及閘快閃記憶體之記憶細胞元之最低有效位元之寫入方法，其中該反及閘快閃記憶體連接至一頁緩衝器，該記憶細胞元包含兩位元，該頁緩衝器包含一第一鎖存電路及一第二鎖存電路，該寫入方法包含下列步驟：鎖存輸入資料至該第二鎖存電路；轉移鎖存於該第二鎖存電路之該輸入資料至該第一鎖存電路；鎖存該記憶細胞元之最高有效位元至該第二鎖存電路；寫入該輸入資料至該記憶細胞元；以及驗證該寫入操作，並鎖存下筆輸入資料至該第二鎖存電路。
18. 根據請求項17之寫入方法，其另包含下列步驟：驗證一第一寫入操作；驗證一第二寫入操作；以及鎖存下筆輸入資料至該第二鎖存電路。
19. 根據請求項18之寫入方法，其中該第一寫入操作係由一第一驗證路徑所驗證。
20. 根據請求項19之寫入方法，其中該驗證該第二寫入操作之步驟包含下列次步驟：在該第一寫入操作驗證完前，經由一第二驗證路徑驗證該第二寫入操作；以及在該第一寫入操作驗證完後，經由一第三驗證路徑驗證該第二寫入操作。
21. 根據請求項20之寫入方法，其中該經由該第三驗證路徑驗證之步驟及鎖存下筆輸入資料至該第二鎖存電路之步驟係同時進行。