JP2007213770A - プログラム動作のフェールを減少させるフラッシュメモリ装置のページバッファ回路およびそのプログラム動作方法 - Google Patents

Abstract

【課題】前のプログラム検証過程でプログラムされたと判定されたメモリセルが次のプログラム検証過程で再検証できるようにし、プログラム動作のフェールを減少させる。
【解決手段】一対のビットラインのいずれか一方を選択し、その選択されたビットラインをセンシングノードに連結するビットライン選択回路と、第１ラッチ信号に応答し、第１センシングデータを記憶しまたは第１もしくは第２入力データを記憶するメインレジスタと、プログラム制御信号に応答し、第１センシングデータ、第１入力データおよび第２入力データのいずれか一つをセンシングノードに出力するプログラム伝送回路と、第２ラッチ制御信号に応答して、第２センシングデータを記憶する一時レジスタと、プログラム検証動作の際に、伝送制御信号に応答して、第２センシングデータをセンシングノードを介してメインレジスタに伝送する検証伝送回路とを備えてページバッファ回路を構成する。
【選択図】図２

Description

この発明は、フラッシュメモリ装置に関し、特に、フラッシュメモリ装置のページバッファ回路およびそのプログラム動作方法に関する。

一般に、フラッシュメモリ装置の読出し動作およびプログラム動作（書込み動作）は、ページバッファ回路によってページ単位で行われる。図１は、従来のフラッシュメモリ装置のページバッファ回路を概略的に示す図である。図１を参照すると、ページバッファ回路１０は、ビットライン選択回路１１、プリチャージ回路１２、第１レジスタ１３、第２レジスタ１４、データ入力回路１５、データ伝送回路１６、データ出力回路１７、第１検証回路１８、および第２検証回路１９を含む。前記第１レジスタ１３は、第１センシング回路３１、第１ラッチ回路３２、および第１リセット回路３３を含む。前記第２レジスタ１４は、第２センシング回路４１、第２ラッチ回路４２、および第２リセット回路４３を含む。次に、前記ページバッファ回路１０を含むフラッシュメモリ装置のプログラム動作の過程を簡略に説明する。まず、データ入力回路１５が入出力ノードＹＧ１から入力データＤｉｎを受信して第１ラッチ回路３２に出力する。第１ラッチ回路３２は、入力データＤｉｎを記憶し、その記憶されたデータをプログラムデータ（書込みデータ）として出力する。プリチャージ回路１２は、プリチャージ制御信号ＰＲＥＣＨｂに応答して、センシングノードＳを設定された電圧にプリチャージする。その後、データ伝送回路１６が当該プログラムデータをセンシングノードＳに出力する。ビットライン選択回路１１は、センシングノードＳから受信されるプログラムデータを、選択されたビットライン（例えば、ＢＬｅ１）に連結されたメモリセル（図示せず）に出力する。その結果、そのメモリセルのゲートにプログラム電圧が供給されるとき、そのメモリセルにプログラムデータがプログラムされる（書き込まれる）。上述したプログラム過程の後、当該メモリセルが正常にプログラムされたか否かを判定するプログラム検証過程が実行される。プログラム検証過程では、メモリセルから読み出されたデータがセンシングノードＳに伝達されるとき、第１レジスタ１３が読み出されたデータをセンシングし、そのセンシングしたデータを記憶する。第１検証回路１８は、センシングデータに応答して検証信号ＶＦ１を発生する。その後、図１に示されていない外部制御回路が検証信号ＶＦ１のロジック値に応じて、当該メモリセルが正常にプログラムされたか否かを判定する。このプログラム検証過程において、当該メモリセルが正常にプログラムされていないと判定された場合、上述したプログラム過程が繰り返し行われる。プログラム過程が繰り返し行われるとき、第１レジスタ１３には、直前のプログラム検証過程で入力データＤｉｎのロジック値（例えば、「０」）と同一のロジック値を持つセンシングデータが記憶された状態である。したがって、第１レジスタ１３は、当該センシングデータをプログラムデータとして出力する。その結果、当該メモリセルがプログラムされる。

一方、前記メモリセルが正常にプログラムされたものと判定された場合、第１レジスタ１３に記憶されたセンシングデータのロジック値は、入力データＤｉｎのロジック値と異なる。言い換えれば、プログラム検証過程で第１レジスタ１３がメモリセルから読み出されたデータをセンシングするとき、前のプログラム過程で第１レジスタ１３に記憶されたデータ（すなわち、入力データＤｉｎ）のロジック値が反転される。したがって、当該メモリセル（以下、第１メモリセルという）を除いた残りのプログラムされていないメモリセル（以下、第２メモリセルという）に対するプログラム動作が行われるとき、第１レジスタ１３は、直前のプログラム検証過程で反転されたデータ（すなわち、入力データＤｉｎのロジック値「０」とは異なるロジック値「１」を持つセンシングデータ）をプログラム禁止データとして出力する。その結果、第１メモリセルがプログラム禁止される。その後、プログラム検証過程がさらに実行されるとき、第１メモリセルから読み出されるデータ値に関係なく、第１レジスタ１３に記憶された反転されたデータのロジック値「１」はそのまま維持される。したがって、プログラム検証過程が繰り返し行われても、実際に第１メモリセルに対するプログラム検証動作が行われないのと同様の結果が得られる。以上説明したように、ページバッファ回路１０によるプログラム動作過程では、正常にプログラムされたと一度判定されたメモリセルに対しては、それ以上プログラム検証動作とプログラム動作が実行されない。しかし、プログラム検証のための読出し動作の際に、ページバッファ回路１０内のノイズなどによって、実際にプログラムが完了していないメモリセルであるにも拘らず、第１レジスタ１３に記憶されたデータ（すなわち、入力データＤｉｎ）のロジック値が反転される場合が存在しうる。また、プログラム検証のための読出し動作の際に、プログラムされたメモリセルのしきい値電圧が検証電圧とほぼ同様のとき（すなわち、メモリセルが十分にプログラムされていない場合）、実際にプログラムが完了していないメモリセルであるにも拘らず、第１レジスタ１３に記憶されたデータ（すなわち、入力データＤｉｎ）のロジック値が反転される場合が存在しうる。この場合、ページバッファ回路１０によれば、プログラムが完了していないメモリセルに対してそれ以上プログラム検証動作とプログラム動作が実行されないため、プログラム動作フェール（書込みミス）が発生する。

そこで、この発明の目的は、前のプログラム検証過程でプログラムされていると判定されたメモリセルが次のプログラム検証過程で再検証できるようにすることにより、プログラム動作のフェールを減少させることが可能なフラッシュメモリ装置のページバッファ回路を提供することにある。

この発明の他の目的は、前のプログラム検証過程でプログラムされていると判定されたメモリセルが次のプログラム検証過程で再検証できるようにすることにより、プログラム動作のフェールを減少させることが可能なページバッファ回路のプログラム動作方法を提供することにある。

上記目的を達成するため、この発明によるページバッファ回路は、ビットライン選択回路、メインレジスタ、プログラム伝送回路、一時レジスタ、および検証伝送回路を備えてなる。ビットライン選択回路は、ビットライン選択信号とディスチャージ信号に応答して、少なくとも一対のビットラインのいずれか一方を選択し、その選択されたビットラインをセンシングノードに連結する。メインレジスタは、第１ラッチ制御信号に応答して、センシングノードの電圧をセンシングし、そのセンシング結果に基づいて第１センシングデータを記憶しまたは第１入力データもしくは第２入力データを記憶する。プログラム伝送回路は、プログラム制御信号に応答して、メインレジスタから受信される第１センシングデータ、第１入力データおよび第２入力データのいずれか一つをセンシングノードに出力する。一時レジスタは、第２ラッチ制御信号に応答して、センシングノードの電圧をセンシングし、そのセンシング結果に基づいて第２センシングデータを記憶する。検証伝送回路は、プログラム検証動作の際に、伝送制御信号に応答して、第２センシングデータをセンシングノードを介してメインレジスタに伝送する。

上記他の目的を達成するため、この発明によるページバッファ回路のプログラム動作方法は、メインレジスタに入力データを記憶する段階と、センシングノードを介して、メインレジスタから一時レジスタへ入力データを伝送する第１伝送段階と、入力データが多数のメモリセルのうち選択されたメモリセルにプログラムされるように、メインレジスタに記憶された入力データをプログラムデータとして選択されたメモリセルに伝送する第２伝送段階と、センシングノードを介して、一時レジスタからメインレジスタへ入力データを伝送する第３伝送段階と、プログラム検証のために、前記選択されたメモリセルから読み出された読出しデータに基づいて、前記選択されたメモリセルのプログラム状態を示す検証信号を発生する段階とを含んでなる。

この発明によるページバッファ回路およびそのプログラム動作方法は、前のプログラム検証過程でプログラムされていると判定されたメモリセルが次のプログラム検証過程で再検証できるようにするので、プログラム動作のフェールを減少させることができる。

以下、添付図面を参照してこの発明の好適な実施例を詳細に説明する。なお、これらの実施例は、この発明の範囲を限定するものではなく、この発明の開示を完全にし、当該技術分野における通常の知識を有する者にこの発明の範疇を完全に知らせるために提供されるものである。

図２は、この発明の一実施例に係るページバッファ回路ＢＦ１〜ＢＦＮとメモリセルアレイ１００を示す図である。図２を参照すると、メモリセルアレイ１００は、ビットラインＢＬｅ１〜ＢＬｅＮ、ＢＬｏ１〜ＢＬｏＮ（Ｎは整数）とワードラインＷＬ１〜ＷＬＫを共有するメモリセルＭＣ１〜ＭＣＫ（Ｋは整数）を含む。好ましくは、各メモリセルＭＣ１〜ＭＣＫは、１ビットのデータを記憶することが可能なシングルレベル(single-level)セルを含み、または、２ビットのデータを記憶することが可能なマルチレベル(multi-level)セルを含むことができる。また、メモリセルアレイ１００は、さらに、ドレイン選択ラインＤＳＬに連結されるドレイン選択トランジスタＤＳＴと、ソース選択ラインＳＳＬに連結されるソース選択トランジスタＳＳＴとを含む。メモリセルアレイ１００において、同一のワードライン（例えばＷＬ１）に連結された複数のメモリセルは、一つのページを成す。メモリセルアレイ１００の構成および具体的な動作は、当該技術分野における通常の知識を有する者であればよく理解することができるので、これについての詳細な説明は省略する。プリチャージ回路２０２は、プリチャージ制御信号ＰＲＥＣＨｂに応答して、センシングノードＳＯ１を内部電圧ＶＤＤにプリチャージする。例えば、プリチャージ回路２０２は、ＰＭＯＳトランジスタで実現することができる。

ページバッファ回路ＢＦ１は、ビットライン選択回路２０１、メインレジスタ２０３、プログラム伝送回路２０８、一時レジスタ２０５、および検証伝送回路２０６を備えてなる。メインレジスタ２０３は、センシング回路２３１、ラッチ回路２３２、ラッチリセット回路２３３およびインバータ２３４を含む。センシング回路２３１は、ラッチ制御信号ＲＥＡＤＬに応答して、センシングノードＳＯ１の電圧をセンシングし、ノードＱ１にセンシングデータＳＮ１Ｂを発生する。センシング回路２３１は、ＮＭＯＳトランジスタＮ３１、Ｎ３２を含む。ラッチ回路２３２は、ノードＱ１、Ｑ２に連結されたインバータ２３５、２３６を含む、ラッチ回路２３２は、ノードＱ１から受信されるセンシングデータＳＮ１Ｂをラッチし、反転されたセンシングデータＳＮ１をノードＱ２に出力する。また、ラッチ回路２３２は、ノードＱ１を介して受信される入力データＤ１Ｂをラッチし、反転された入力データＤ１をノードＱ２に出力する。また、ラッチ回路２３２は、ノードＱ２を介して受信される入力データＤ２をラッチし、反転された入力データＤ２ＢをノードＱ１に出力する。ラッチリセット回路２３３は、リセット制御信号ＭＲＳＴに応答して、ラッチ回路２３２を初期化する。例えば、ラッチリセット回路２３３は、ＮＭＯＳトランジスタで実現できる。この場合、ラッチリセット回路２３３は、リセット制御信号ＭＲＳＴがイネーブルされるとき、ノードＱ２にグラウンド電圧ＶＳＳを供給する。その結果、ラッチ回路２３２が初期化される。インバータ２３４は、ノードＱ１を介してラッチ回路２３２から受信されるセンシングデータＳＮ１Ｂ、入力データＤ１Ｂ、および反転された入力データＤ２Ｂのいずれか一つを受信して反転させ、その反転されたデータＳＮ１またはＤ１またはＤ２を出力する。

キャッシュレジスタ２０４は、センシング回路２４１、ラッチ回路２４２、ラッチリセット回路２４３およびインバータ２４４を含む。センシング回路２４１は、ＮＭＯＳトランジスタＮ４１、Ｎ４２を含み、ラッチ回路２４２は、インバータ２４５、２４６を含む。キャッシュレジスタ２０４の構成および具体的な動作は、メインレジスタ２０３と同様であるので、これについての詳細な説明は、説明の重複を避けるために省略する。

一時レジスタ２０５は、センシング回路２５１、ラッチ回路２５２およびラッチリセット回路２５３を含む。センシング回路２５１は、ラッチ制御信号ＲＥＡＤＴに応答して、センシングノードＳＯ１の電圧をセンシングし、そのセンシング結果に基づいてセンシングデータＳＮ３ＢをノードＱ５に発生する。センシング回路２５１は、ＮＭＯＳトランジスタＮ５１、Ｎ５２を含む。ラッチ回路２５２は、ノードＱ５、Ｑ６にそれぞれ連結されるインバータ２５４、２５５を含む。ラッチ回路２５２は、ノードＱ５を介して受信されるセンシングデータＳＮ３Ｂをラッチし、ノードＱ６に反転されたセンシングデータＳＮ３を検証伝送回路２０６に出力する。ラッチリセット回路２５３は、リセット制御信号ＴＲＳＴに応答して、ラッチ回路２５２を初期化させる。例えば、ラッチリセット回路２５３は、ＮＭＯＳトランジスタで実現できる。この場合、ラッチリセット回路２５３は、リセット制御信号ＴＲＳＴがイネーブルされるとき、ノードＱ６にグラウンド電圧ＶＳＳを供給する。その結果、ラッチ回路２５２が初期化される。

検証伝送回路２０６は、プログラム検証動作の際に、伝送制御信号ＰＤＵＭＰに応答して、ノードＱ６を介してラッチ回路２５２から受信される反転されたセンシングデータＳＮ３をセンシングノードＳＯ１を介してメインレジスタ２０３に伝送する。好ましくは、検証伝送回路２０６は、ＮＭＯＳトランジスタで実現できる。この場合、検証伝送回路２０６は、伝送制御信号ＰＤＵＭＰがイネーブルされるとき、反転されたセンシングデータＳＮ３をセンシングノードＳＯ１に出力する。

メインデータ入力回路２０７は、ＮＭＯＳトランジスタＮ７１、Ｎ７２を含む。ＮＭＯＳトランジスタＮ７１は、ノードＱ１とデータ入出力ノードＹ１との間に連結され、入力制御信号ＤＩＬに応答してターンオンまたはオフされる。ＮＭＯＳトランジスタＮ７１は、ターンオンされたとき、データ入出力ノードＹ１を介して受信される入力データＤ１ＢをノードＱ１に出力する。ＮＭＯＳトランジスタＮ７２は、ノードＱ２とデータ入出力ノードＹ１との間に連結され、入力制御信号ｎＤＩＬに応答してターンオンまたはオフされる。ＮＭＯＳトランジスタＮ７２は、ターンオンされたとき、データ入出力ノードＹ１を介して受信される入力データＤ２をノードＱ２に出力する。

プログラム伝送回路２０８は、ＮＭＯＳトランジスタＮ８１、Ｎ８２を含む。ＮＭＯＳトランジスタＮ８１は、センシングノードＳＯ１と、メインレジスタ２０３のインバータ２３４の出力端子との間に連結され、プログラム制御信号ＰＧＭＬに応答してターンオンまたはオフされる。ＮＭＯＳトランジスタＮ８１は、ターンオンされたとき、インバータ２３４から受信されるデータ（ＳＮ１、Ｄ１、Ｄ２のいずれか一つ）をセンシングノードＳＯ１に出力する。ＮＭＯＳトランジスタＮ８２は、センシングノードＳＯ１と、キャッシュレジスタ２０４のインバータ２４４の出力端子との間に連結され、プログラム制御信号ＰＧＭＲに応答してターンオンまたはオフされる。ＮＭＯＳトランジスタＮ８２は、ターンオンされたとき、インバータ２４４から受信されるデータ（ＳＮ２、Ｄ３、Ｄ４のいずれか一つ）をセンシングノードＳＯ１に出力する。

データ出力回路２０９は、ＮＭＯＳトランジスタＮ９１、Ｎ９２を含む。ＮＭＯＳトランジスタＮ９１は、インバータ２３４の出力端子とデータ入出力ノードＹ１との間に連結され、読み出し制御信号ＭＢＤＯに応答してターンオンまたはオフされる。ＮＭＯＳトランジスタＮ９１は、ターンオンされたとき、インバータ２３４から受信される反転されたセンシングデータＳＮ１を出力データとしてデータ入出力ノードＹ１に出力する。

キャッシュデータ入力回路２１０は、ＮＭＯＳトランジスタＮ２１、Ｎ２２を含む。ＮＭＯＳトランジスタＮ２１は、ノードＱ３とデータ入出力ノードＹ１との間に連結され、入力制御信号ＤＩＲに応答してターンオンまたはターンオフされる。ＮＭＯＳトランジスタＮ２１は、ターンオンされたとき、データ入出力ノードＹ１から受信される入力データＤ３ＢをノードＱ３に出力する。ＮＭＯＳトランジスタＮ２２は、ノードＱ４とデータ入出力ノードＹ１との間に連結され、入力制御信号ｎＤＩＲに応答してターンオンまたはオフされる。ＮＭＯＳトランジスタＮ２２は、ターンオンされたとき、データ入出力ノードＹ１から受信される入力データＤ４をノードＱ４に出力する。

コピーバック伝送回路２１１は、コピーバック制御信号ＣＢに応答して、ノードＱ１を介してラッチ回路２３２から受信されるデータ（ＳＮ１Ｂ、Ｄ１Ｂ、Ｄ２Ｂのいずれか一つ）をセンシングノードＳＯ１に出力する。好ましくは、コピーバック伝送回路２１１は、ＮＭＯＳトランジスタで実現できる。この場合、コピーバック伝送回路２１１は、コピーバック制御信号ＣＢがイネーブルされるとき、データ（ＳＮ１Ｂ、Ｄ１Ｂ、Ｄ２Ｂのいずれか一つ）をセンシングノードＳＯ１に出力する。

メイン検証回路２１２は、ノードＱ２を介してラッチ回路２３２から受信されるセンシングデータＳＮ１に応答して検証ラインＰＶＬに検証信号ＭＶＲを出力する。例えば、メイン検証回路２１２は、ＰＭＯＳトランジスタ２１２で実現できる。この場合、センシングデータＳＮ１が「０」のとき、メイン検証回路２１２が検証ラインＰＶＬに内部電圧ＶＤＤを供給する。その結果、検証ラインＰＶＬにロジック「１」の検証信号ＭＶＲが発生する。反対に、センシングデータＳＮ１が「１」のとき、メイン検証回路２１２は、検証ラインＰＶＬへの内部電圧ＶＤＤの供給を停止する。図２に示されていないが、メイン検証回路２１２が内部電圧ＶＤＤを供給しないとき、検証ラインＰＶＬは、グラウンド電圧ＶＳＳにディスチャージされる。したがって、検証ラインＰＶＬにはロジック「０」の検証信号ＭＶＲが発生する。

キャッシュ検証回路２１３は、ノードＱ４を介してラッチ回路２４２から受信されるセンシングデータＳＮ２に応答して検証ラインＰＶＲに検証信号ＬＶＲを出力する。例えば、キャッシュ検証回路２１３は、ＰＭＯＳトランジスタ２１３で実現できる。キャッシュ検証回路２１３の具体的な動作は、メイン検証回路２１２の動作と同様であるので、説明の重複を避けるためにこれについての詳細な説明は省略する。

次に、図３および図４を参照して、ページバッファ回路ＢＦ１のプログラム動作（書込み動作）の過程を詳細に説明する。図３は、図２に示したページバッファ回路のプログラム動作の過程を示す流れ図（３００）であり、図４は、図２に示したページバッファ回路のプログラム動作に関連する信号の動作タイミング波形図である。この実施例では、ワードラインＷＬ１とビットラインＢＬｅ１に連結されたメモリセルＭＣ１がプログラムされるときのページバッファ回路ＢＦ１の動作を中心として説明する。また、この実施例では、説明の便宜上、反転された入力データＤ１、Ｄ２Ｂが入力データＤ１、Ｄ２Ｂとして参照され、反転されたセンシングデータＳＮ１がセンシングデータＳＮ１として参照される。まず、区間Ｔ１の間に、メインレジスタ２０３に入力データＤ１ＢまたはＤ２が記憶される（３１０）。これをより詳しく説明すると、図４から参考されるように、入力制御信号ＤＩＬまたはｎＤＩＬがイネーブルされるとき、メインデータ入力回路２０７がノードＱ１またはＱ２を介して入力データＤ１ＢまたはＤ２をラッチ回路２３２に出力する。その結果、ラッチ回路２３２は、入力データＤ１ＢまたはＤ２をラッチし、ノードＱ１またはＱ２を介して入力データＤ２ＢまたはＤ１を出力する。インバータ２３４は、ノードＱ１を介して受信される入力データＤ１ＢまたはＤ２Ｂを反転させて入力データＤ１またはＤ２を出力する。また、リセット制御信号ＴＲＳＴがイネーブルされるとき、リセット制御回路２５３がリセット制御信号ＴＲＳＴに応答して、一時レジスタ２０５のノードＱ６にグラウンド電圧ＶＳＳを供給する。その結果、一時レジスタ２０５のラッチ回路２５２が初期化される。

その後、区間Ｔ１の間に、メインレジスタ２０３から一時レジスタ２０５へ入力データＤ１またはＤ２が伝送される（３２０）。これをより詳細に説明すると、まず、プリチャージ制御信号ＰＲＥＣＨｂがディスエーブルされるとき、プリチャージ信号２０２がセンシングノードＳＯ１を内部電圧ＶＤＤにプリチャージする。その後、プログラム制御信号ＰＧＭＬがイネーブルされるとき、プログラム伝送回路２０８がメインレジスタ２０３からの入力データＤ１またはＤ２をセンシングノードＳＯ１に出力する。この際、プログラム制御信号ＰＧＭＲはディスエーブルされる。

ラッチ制御信号ＲＥＡＤＴがイネーブルされると、一時レジスタ２０５のセンシング回路２５１が入力データＤ１またはＤ２のロジック値によって決定されるセンシングノードＳＯ１の電圧をセンシングし、そのセンシングデータＳＮ３ＢをノードＱ５に出力する。一時レジスタ２０５のラッチ回路２５２は、センシングデータＳＮ３Ｂをラッチし、ノードＱ６にセンシングデータＳＮ３を出力する。例えば、センシングノードＳＯ１にロジック「０」の入力データＤ２が伝達された場合、センシング回路２５１のＮＭＯＳトランジスタＮ５１がターンオフされるので、ラッチ回路２５２は、初期化された状態をそのまま維持する。その結果、ノードＱ６にはロジック「０」のセンシングデータＳＮ３が出力される。逆に、センシングノードＳＯ１にロジック「１」の入力データＤ１が伝達された場合、ＮＭＯＳトランジスタＮ５１がターンオンされ、ラッチ制御信号ＴＲＳＴに応答して、ＮＭＯＳトランジスタＮ５２もターンオンされるので、ノードＱ５でロジック「０」のセンシングデータＳＮ３Ｂが発生する。ラッチ回路２５２は、センシングデータＳＮ３Ｂをラッチし、ロジック「１」のセンシングデータＳＮ３をノードＱ６に出力する。結局、上述した伝送過程３２０によって、メインレジスタ２０３に記憶された入力データＤ１またはＤ２が一時レジスタ２０５に記憶されるのと同様の結果が得られる。

次に、区間Ｔ２の間に、入力データＤ１またはＤ２がメモリセルＭＣ１にプログラムされるように、メインレジスタ２０３に記憶された入力データＤ１またはＤ２がプログラムデータＰＤとしてメモリセルＭＣ１に伝送される（３３０）。さらに詳しくは、まず、ビットライン制御信号ＶＩＲＰＷＲが内部電圧ＶＤＤレベルになるとき、ディスチャージ信号ＤＩＳＣＨｅ１、ＤＩＳＣＨｏ１がイネーブルされる。その結果、ビットライン選択回路２０１がディスチャージ信号ＤＩＳＣＨｅ１、ＤＩＳＣＨｏ１に応答して、ビットラインＢＬｅ１、ＢＬｏ１を内部電圧ＶＤＤにプリチャージする。その後、ディスチャージ信号ＤＩＳＣＨｅ１がディスエーブルされ、ディスチャージ信号ＤＩＳＣＨｏ１は、区間Ｔ２の間イネーブル状態に維持される。その後、ワードラインＷＬ１にプログラム電圧ＶＰＧＭが供給され、残りのワードラインＷＬ２〜ＷＬＫにプログラムパス電圧ＶＰＡＳＳが供給されるとき、プログラム制御信号ＰＧＭＬとビットライン選択信号ＢＳＬｅ１がイネーブルされる。この際、ビットライン選択信号ＢＳＬｏ１は、ディスエーブルされる。その結果、ビットライン選択回路２０１がビットラインＢＬｅ１をセンシングノードＳＯ１に連結し、ビットラインＢＬｏ１をセンシングノードＳＯから分離する。プログラム制御信号ＰＧＭＬに応答して、プログラム伝送回路２０８が、メインレジスタ２０３に記憶された入力データＤ１またはＤ２をプログラムデータＰＤとしてセンシングノードＳＯ１に出力する。その結果、プログラムデータＰＤ（すなわち、入力データＤ１またはＤ２）がビットラインＢＬｅ１を介してメモリセルＭＣ１に伝送されてプログラムされる。

その後、区間Ｔ３およびＴ４の間に、メモリセルＭＣ１が正常にプログラムされたか否かが検証される。まず、区間Ｔ３において、一時レジスタ２０５に記憶されたセンシングデータＳＮ３（すなわち、入力データＤ１またはＤ２）がメインレジスタ２０３に伝送される（３４０）。これを詳しく説明すると、また、リセット制御信号ＭＲＳＴがイネーブルされるとき、リセット制御信号ＭＲＳＴに応答して、メインレジスタ２０３のラッチリセット回路２３３がノードＱ２にグラウンド電圧ＶＳＳを供給する。その結果、ラッチ回路２３２が初期化される。プリチャージ制御信号ＰＲＥＣＨｂがディスエーブルされるとき、プリチャージ制御信号ＰＲＥＣＨｂに応答して、プリチャージ回路２０２がセンシングノードＳＯ１を内部電圧ＶＤＤにプリチャージする。その後、伝送制御信号ＰＤＵＭＰがイネーブルされるとき、伝送制御信号ＰＤＵＭＰに応答して、検証電圧回路２０６がラッチ回路２５２から受信されるセンシングデータＳＮ３（すなわち、前記入力データＤ１またはＤ２）をセンシングノードＳＯ１に出力する。また、ラッチ制御信号ＲＥＡＤＬがイネーブルされるとき、メインレジスタ２０３が、ラッチ制御信号ＲＥＡＤＬに応答して、センシングノードＳＯ１の電圧をセンシングし、そのセンシングデータＳＮ１Ｂを記憶する。この際、センシングＳＯ１の電圧は、センシングデータＳＮ３（すなわち、入力データＤ１またはＤ２）のロジック値によって決定される。例えば、センシングデータＳＮ３がロジック「０」のとき、センシング回路２３１のＮＭＯＳトランジスタＮ３１がターンオフされる。その結果、ノードＱ１の電圧は、ラッチ回路２３２が初期化されるときの電圧に維持される。結局、ラッチ回路２３２は、ノードＱ２にロジック「０」のセンシングデータＳＮ１を出力する。反対に、センシングデータＳＮ３がロジック「１」のとき、ＮＭＯＳトランジスタＮ３１がターンオンされ、ラッチ制御信号ＲＥＡＤＬに応答して、ＮＭＯＳトランジスタＮ３２がターンオンされるので、ノードＱ１にロジック「０」のセンシングデータＳＮ１Ｂが発生する。ラッチ回路２３２は、センシングデータＳＮ１Ｂをラッチし、ノードＱ２にロジック「１」のセンシングデータＳＮ１を出力する。結局、上述した伝送過程３４０によって、一時レジスタ２０５に記憶されたセンシングデータＳＮ３（すなわち、入力データＤ１またはＤ２）がメインレジスタ２０３に記憶されるのと同様の結果が得られる。

その後、区間Ｔ４において、メモリセルＭＣ１が正常にプログラムされたか否かを示す検証信号ＭＶＲが発生する（３５０）。区間Ｔ４では、ビットライン制御信号ＶＩＲＰＷＲは、そのグラウンド電圧ＶＳＳレベルになる。この際、ディスチャージ信号ＤＩＳＣＨｅ１が第１設定時間の間イネーブルされた後ディスエーブルされ、ディスチャージ信号ＤＩＳＣＨｏ１がイネーブル状態に維持される。その結果、ビットライン選択回路２０１がディスチャージ回路ＤＩＳＣＨｅ１に応答して、ビットラインＢＬｅ１にビットライン制御信号ＶＩＲＰＷＲを第１設定時間の間供給し、ディスチャージ信号ＤＩＳＣＨｏ１に応答して、ビットラインＢＬｏ１にビットライン制御信号ＶＩＲＰＷＲを連続して供給する。

その後、プリチャージ制御信号ＰＲＥＣＨｂがディスエーブルされると、ビットライン選択信号ＢＳＬｅ１が第２設定時間の間、電圧レベルＶ１にイネーブルされた後ディスエーブルされ、ビットライン選択信号ＢＳＬｏ１がディスエーブルされる。プリチャージ回路２０２がセンシングノードＳＯ１を内部電圧ＶＤＤにプリチャージする。ビットライン選択信号ＢＳＬｅ１に応答して、ビットライン選択回路２０１がビットラインＢＬｅ１をセンシングノードＳＯ１に連結する。その結果、ビットラインＢＬｅ１がセンシングノードＳＯ１の内部電圧ＶＤＤにプリチャージされる。その後、ワードラインＷＬ１に検証電圧ＰＶＶが供給され、ワードラインＷＬ２〜ＷＬＫに検証電圧ＰＶＶよりさらに大きい読出し電圧ＶＲＥＡＤが供給される。この際、ビットライン選択信号ＢＳＬｅ１が第３設定時間の間、電圧Ｖ１より小さい電圧レベルＶ２でイネーブルされる。ビットライン選択信号ＢＳＬｅ１に応答して、ビットライン選択回路２０１がビットラインＢＬｅ１をセンシングノードＳＯ１に連結する。その結果、メモリセルＭＣ１から読み出された読出しデータＲＤがビットラインＢＬｅ１を介してセンシングノードＳＯに伝達される。その後、ビットライン選択信号ＢＳＬｅ１が電圧レベルＶ２でイネーブルされる間、ラッチ制御信号ＲＥＡＤＬがイネーブルされる。ラッチ制御信号ＲＥＡＤＬに応答して、センシング回路２３１が読出しデータＲＤのロジック値によって決定されるセンシングノードＳＯ１の電圧をセンシングし、そのセンシングデータＳＮ１ＢをノードＱ１に出力する。例えば、メモリセルＭＣ１が正常にプログラムされた場合、読出しデータＲＤのロジック値は「１」になる。その結果、センシング回路２３１がノードＱ１にロジック「０」のセンシングデータＳＮ１Ｂを出力する。ラッチ回路２３２は、センシングデータＳＮ１Ｂをラッチし、ノードＱ２にロジック「１」のセンシングデータＳＮ１を出力する。メイン検証回路２１２は、ロジック「１」のセンシングデータＳＮ１に応答して、メイン検証回路２１２が検証ラインＰＶＬへの内部電圧ＶＤＤの供給を停止する。この際、検証ラインＰＶＬはグラウンド電圧ＶＳＳにディスチャージされるので、検証ラインＰＶＬにはロジック「０」の検証信号ＭＶＲが発生する。一方、メモリセルＭＣ１のプログラム（書込み）が完了していない場合は、読出しデータＲＤのロジック値は「０」になる。その結果、センシング回路２３１のＮＭＯＳトランジスタＮ３１がターンオフされ、ラッチ回路２３２は初期化された状態に維持される。その結果、ラッチ回路２３２がノードＱ２にロジック「０」のセンシングデータＳＮ１を出力する。ロジック「０」のセンシングデータＳＮ１に応答して、メイン検証回路２１２が検証ラインＰＶＬに内部電圧ＶＤＤを供給する。その結果、検証ラインＰＶＬにロジック「１」の検証信号ＭＶＲが発生する。

その後、検証信号ＭＶＲのロジック値に応答してプログラムパス（書込み成功）なのか否かが判断される（３６０）。検証信号ＭＶＲがロジック「０」の場合、メモリセルＭＣ１が正常にプログラムされたものと判断されるので、プログラム動作が停止する（３７０）。また、検証信号ＭＶＲがロジック「１」の場合、メモリセルＭＣ１が正常にプログラムされていないものと判断されるので、上述した過程３３０〜３６０が繰り返し行われる。図４において、区間Ｔ５〜Ｔ７の間のページバッファ回路ＢＦ１の動作は、区間Ｔ２〜Ｔ４の間のページバッファＢＦ１の動作と同様である。上述したように、ページバッファ回路ＢＦ１のプログラム動作過程では、プログラム検証動作が実行されるときごとに、一時レジスタ２０５に記憶されたデータ（すなわち、メモリセルＭＣ１のプログラムのためにメインレジスタ２０３に記憶された入力データ）をメインレジスタ２０３に伝送する動作が実行される。したがって、前のプログラム検証過程において、ノードＱ２に出力されるセンシングデータＳＮ１のロジック値が「０」から「１」に反転され、メモリセルＭＣ１がプログラムされたものと判定されても、次のプログラム検証過程で、メモリセルＭＣ１のプログラム完了の有無がさらに検証できる。したがって、実際にプログラムが完了していないにも拘らず、プログラムされたと間違って判定されたメモリセルに対して複数回プログラム検証動作が実施できるので、プログラム動作のフェールが発生する率を減少させることができる。

次に、図５を参照して、ページバッファ回路ＢＦ１〜ＢＦＮのプログラム動作の過程におけるメモリセルのしきい値電圧の変化について説明する。図５は、図２に示したページバッファ回路のプログラム動作の過程に従ってプログラムされるメモリセルのしきい値電圧変化の分布範囲を示す図であって、１ページのメモリセル（すなわち、１本のワードラインに連結されたメモリセル）のしきい値電圧変化の分布範囲を示す。メモリセルは、図５において「メモリセルの数」の上方に描かれたグラフが示すように、応答速度の速い(fast)セルから応答速度の遅い(slow)セルまで、その数が分布しているものとする。図５では、プログラム過程が５回繰り返し行われるとき、ラッチ回路２３２、２５２がノードＱ２、Ｑ６に出力するデータ（すなわち、入力データまたはセンシングデータ）のロジック値を示している。グラフＦは、応答速度の速いセルのしきい値電圧の変化を示し、グラフＳは、応答速度の遅いセルのしきい値電圧の変化を示す。プログラムされるメモリセルが連結されたビットラインに対応するページバッファのノードＱ２、Ｑ６には、ロジック「０」のデータが出力され、プログラム禁止(inhibit)されるメモリセルが連結されたビットラインに対応するページバッファそれぞれのノードＱ２、Ｑ６には、ロジック「１」のデータが出力される。プログラム過程ＰＧＭ１〜ＰＧＭ４が連続的に行われるにつれて、グラフＦ、Ｓで表されたように、メモリセルのしきい値電圧が増加する。その後、最終のプログラム過程ＰＧＭ５において、メモリセルのしきい値電圧は、検証電圧ＰＶＶよりさらに大きくなる。また、最も速いセルのしきい値電圧はＶｔ２になり、最も遅いセルのしきい値電圧は前記Ｖｔ２より小さいＶｔ１になる。中間の応答速度のセルのしきい値は、Ｖｔ２とＶｔ１の中間になる。プログラム過程ＰＧＭ１〜ＰＧＭ５のそれぞれは、プログラム区間Ｔ１１と、一時レジスタからメインレジスタへのデータ伝送区間Ｔ１２と、プログラム検証のための読出し区間Ｔ１３に区分できる。図５から参照されるように、この発明によるページバッファ回路のプログラム過程は、最初のプログラム過程ＰＧＭ１から最終のプログラム過程ＰＧＭ５までデータ伝送区間Ｔ１２が反復される。したがって、前のプログラム検証動作（例えば、速いセルに対するＰＧＭ２の読出し区間Ｔ１３）の際に、プログラムされたセルと判定されても（すなわち、ノードＱ２のデータ値がロジック「１」に反転されても）、次のプログラム検証動作（例えば、速いセルに対するＰＧＭ３のデータ伝送区間Ｔ１２）に、ノードＱ２のデータ値がロジック「０」に再設定されることができる。したがって、前のプログラム検証動作の際にプログラムされていると判定されたメモリセルを次のプログラム検証動作の際に再検証することができる。

以上説明したこの発明の技術的思想は、好適な実施例について具体的に述べられたが、これらの実施例は、この発明を説明するためのものに過ぎず、この発明の範囲を制限するものではないことに注意すべきである。また、当該技術分野における通常の知識を有する者であれば、この発明の技術的思想の範囲内において、各種の変形例または修正例に想到し得ることが理解できるであろう。

従来のフラッシュメモリ装置のページバッファ回路を概略的に示すブロック回路図である。 この発明の一実施例に係るページバッファ回路とメモリセルアレイを示す回路図である。 図２に示したページバッファ回路のプログラム動作の過程を示す流れ図である。 図２に示したページバッファ回路のプログラム動作に関連した信号の動作タイミング波形図である。 図２に示したページバッファ回路のプログラム動作の過程によってプログラムされるメモリセルのしきい値電圧変化の分布を示すグラフである。

符号の説明

１００ … メモリセルアレイ
ＢＦ１〜ＢＦＮ … ページバッファ
２０１ … ビットライン選択回路
２０２ … プリチャージ回路
２０３ … メインレジスタ
２０４ … キャッシュレジスタ
２０５ … 一時レジスタ
２０６ … 検証伝送回路
２０７ … メインデータ入力回路
２０８ … プログラム伝送回路
２０９ … データ出力回路
２１０ … キャッシュデータ入力回路
２１１ … コピーバック伝送回路
２１２ … メイン検証回路
２１３ … キャッシュ検証回路

Claims (13)

1. フラッシュメモリ装置のページバッファ回路であって、
   ビットライン選択信号とディスチャージ信号に応答して、少なくとも一対のビットラインのいずれか一つを選択し、その選択されたビットラインをセンシングノードに連結するビットライン選択回路と、
   第１ラッチ制御信号に応答して、前記センシングノードの電圧をセンシングし、そのセンシング結果に基づいて第１センシングデータを記憶しまたは第１もしくは第２入力データを記憶するメインレジスタと、
   プログラム制御信号に応答して、前記メインレジスタから受信される前記第１センシングデータ、前記第１入力データ、および前記第２入力データのいずれか一つを前記センシングノードに出力するプログラム伝送回路と、
   第２ラッチ制御信号に応答して、前記センシングノードの電圧をセンシングし、そのセンシング結果に基づいて第２センシングデータを記憶する一時レジスタと、
   プログラム検証動作の際に、伝送制御信号に応答して、前記第２センシングデータを前記センシングノードを介して前記メインレジスタに伝送する検証伝送回路と
   を備えてなるページバッファ回路。
2. 請求項１に記載のページバッファ回路において、
   前記プログラム伝送回路は、プログラム動作の際に、前記プログラム制御信号に応答して、前記第１センシングデータ、前記第１入力データおよび前記第２入力データのいずれか一つをプログラムデータとして前記センシングノードに出力し、
   前記一時レジスタは、前記プログラム動作の際に、前記第２ラッチ制御信号に応答して、前記プログラムデータのロジック値によって決定される前記センシングノードの電圧をセンシングし、そのセンシング結果に基づいて前記第２センシングデータを記憶し、
   前記第２センシングデータのロジック値は、前記プログラムデータのロジック値と同一である
   ことを特徴とするページバッファ回路。
3. 請求項１に記載のページバッファ回路であって、さらに、
   第１入力制御信号に応答して、データ入出力ノードを介して受信される前記第１入力データまたは第２入力データを前記メインレジスタに出力するメインデータ入力回路と、
   プリチャージ制御信号に応答して、前記センシングノードを内部電圧にプリチャージするプリチャージ回路と、
   第３ラッチ制御信号に応答して、前記センシングノードの電圧をセンシングし、そのセンシング結果に基づいて第３センシングデータを記憶しまたは第３もしくは第４データを記憶するキャッシュレジスタと、
   第２入力制御信号に応答して、前記データ入出力ノードを介して受信される前記第３または第４入力データを前記キャッシュレジスタに出力するキャッシュデータ入力回路と、
   読み出し制御信号に応答して、前記メインレジスタまたは前記キャッシュレジスタから受信される前記第１または第３センシングデータを出力データとして前記データ入出力ノードに出力するデータ出力回路と、
   前記第１センシングデータに応答して第１検証信号を出力するメイン検証回路と、
   前記第３センシングデータに応答して第２検証信号を出力するキャッシュ検証回路とを備えてなる
   ことを特徴とするページバッファ回路。
4. 請求項３に記載のページバッファ回路において、
   前記プログラム伝送回路は、前記プログラム制御信号のいずれか一つに応答して、前記メインレジスタから受信される前記第１センシングデータ、前記第１入力データおよび前記第２入力データのいずれか一つを前記センシングノードに出力し、残りの前記プログラム制御信号に応答して、前記キャッシュレジスタから受信される前記第３センシングデータ、前記第３入力データおよび前記第４入力データのいずれか一つを前記センシングノードに出力する
   ことを特徴とするページバッファ回路。
5. 請求項３に記載のページバッファ回路において、
   前記メインレジスタは、
   前記第１ラッチ制御信号に応答して、前記センシングノードの電圧をセンシングし、そのセンシング結果に基づいて前記第１センシングデータを発生するセンシング回路と、
   第１ノードを介して受信される前記第１センシングデータをラッチしまたは前記第１ノードもしくは第２ノードを介して前記メインデータ入力回路から受信される前記第１または第２入力データをラッチするラッチ回路と、
   前記第１センシングデータ、前記第１入力データおよび前記第２入力データのうち、前記第１ノードを介して前記ラッチ回路から受信されるいずれか一つを受信して反転させ、その反転されたデータを前記プログラム伝送回路に出力するインバータと、
   リセット制御信号に応答して、前記ラッチ回路を初期化させるラッチリセット回路とを含む
   ことを特徴とするページバッファ回路。
6. 請求項５に記載のページバッファ回路であって、さらに、
   コピーバック制御信号に応答して、前記第１ノードを介して前記ラッチ回路から受信される前記第１センシングデータ、前記第１入力データおよび反転された前記第２入力データのいずれか一つを前記センシングノードに出力するコピーバック伝送回路を備えてなる
   ことを特徴とするページバッファ回路。
7. 請求項１に記載のページバッファ回路において、
   前記一時レジスタは、
   前記第２ラッチ制御信号に応答して、前記センシングノードの電圧をセンシングし、そのセンシング結果に基づいて前記第２センシングデータを発生するセンシング回路と、
   前記第２センシングデータをラッチし、前記第２センシングデータを前記検証伝送回路に出力するラッチ回路と、
   リセット制御信号に応答して、前記ラッチ回路を初期化させるラッチリセット回路とを含む
   ことを特徴とするページバッファ回路。
8. フラッシュメモリ装置に含まれるページバッファ回路のプログラム動作方法であって、
   メインレジスタに入力データを記憶する段階と、
   センシングノードを介して、前記メインレジスタから一時レジスタへ前記入力データを伝送する第１伝送段階と、
   前記入力データが多数のメモリセルのうち選択されたメモリセルにプログラムされるように、前記メインレジスタに記憶された前記入力データをプログラムデータとして前記選択されたメモリセルに伝送する第２伝送段階と、
   前記センシングノードを介して、前記一時レジスタから前記メインレジスタへ前記入力データを伝送する第３伝送段階と、
   プログラム検証のために、前記選択されたメモリセルから読み出された読出しデータに基づいて、前記選択されたメモリセルのプログラム状態を示す検証信号を発生する段階と
   を含んでなるプログラム動作方法。
9. 請求項８に記載のプログラム動作方法であって、さらに、
   前記選択されたメモリセルがプログラムされていない場合に、前記第２伝送段階、前記第３伝送段階および前記発生段階を繰り返し行う段階を含んでなる
   ことを特徴とするプログラム動作方法。
10. 請求項８に記載のプログラム動作方法において、
    前記第１伝送段階は、
    リセット制御信号に応答して前記一時レジスタを初期化する段階と、
    プリチャージ制御信号に応答して前記センシングノードを内部電圧にプリチャージする段階と、
    プログラム制御信号に応答して、前記メインレジスタに記憶された前記入力データを前記センシングノードに出力する段階と、
    ラッチ制御信号に応答して、前記入力データのロジック値によって決定される前記センシングノードの電圧をセンシングし、そのセンシングされたデータを前記一時レジスタに記憶する段階とを含んでなる
    ことを特徴とするプログラム動作方法。
11. 請求項８に記載のプログラム動作方法において、
    前記第２伝送段階は、
    プリチャージ制御信号に応答して、前記センシングノードを内部電圧にプリチャージする段階と、
    ビットライン選択信号とディスチャージ信号に応答して、少なくとも一対のビットラインのうち前記選択されたメモリセルに連結されたビットラインを選択し、その選択されたビットラインを前記センシングノードに連結する段階と、
    前記選択されたメモリセルに連結されたワードラインにプログラム電圧が供給されるとき、プログラム制御信号に応答して、前記メインレジスタに記憶された前記入力データを前記プログラムデータとして前記センシングノードに出力する段階とを含む
    ことを特徴とするプログラム動作方法。
12. 請求項８に記載のプログラム動作方法において、
    前記第３伝送段階は、
    リセット制御信号に応答して、前記メインレジスタを初期化させる段階と、
    プリチャージ制御信号に応答して、前記センシングノードを内部電圧にプリチャージする段階と、
    伝送制御信号に応答して、前記一時レジスタに記憶された前記入力データを前記センシングノードに出力する段階と、
    ラッチ制御信号に応答して、前記入力データのロジック値によって決定される前記センシングノードの電圧をセンシングし、そのセンシングされたデータを前記メインレジスタに記憶する段階とを含む
    ことを特徴とするプログラム動作方法。
13. 請求項８に記載のプログラム動作方法において、
    前記発生段階は、
    プリチャージ制御信号に応答して前記センシングノードを内部電圧にプリチャージする段階と、
    ビットライン選択信号とディスチャージ信号に応答して、少なくとも一対のビットラインのうち前記選択されたメモリセルに連結されたビットラインを選択し、その選択されたビットラインを前記センシングノードに連結する段階と、
    前記選択されたメモリセルに連結されたワードラインに検証電圧が供給されるとき、ラッチ制御信号に応答して、前記読出しデータによって決定される前記センシングノードの電圧をセンシングし、そのセンシングデータを前記メインレジスタに記憶する段階と、
    前記センシングデータに応答して前記検証信号を出力する段階とを含む
    ことを特徴とするプログラム動作方法。

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