JP2003141882A - 半導体メモリ装置及びそれに関連する方法 - Google Patents
半導体メモリ装置及びそれに関連する方法Info
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- G11C16/02—Erasable programmable read-only memories electrically programmable
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- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F12/0893—Caches characterised by their organisation or structure
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- G06F2212/202—Non-volatile memory
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- G11C2216/00—Indexing scheme relating to G11C16/00 and subgroups, for features not directly covered by these groups
- G11C2216/12—Reading and writing aspects of erasable programmable read-only memories
- G11C2216/14—Circuits or methods to write a page or sector of information simultaneously into a nonvolatile memory, typically a complete row or word line in flash memory
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】
【課題】 読み出し動作時は、感知増幅器として、そ
してプログラム動作時には、書き込みドライバとして動
作するページバッファを提供する。 【解決手段】本発明によるページバッファは同一の機能
を排他的に実行する二つの感知及びラッチブロックを備
える。一つの感知及びラッチブロックが読み出し動作を
実行する間、他の感知及びラッチブロックは以前に感知
されたデータを外部に出力する。また、一つの感知及び
ラッチブロックがプログラム動作を実行する間、他の感
知及びラッチブロックは次にプログラムされるデータを
ロードする。このようなページバッファによると、不揮
発性半導体メモリ装置の動作スピードが向上する。
してプログラム動作時には、書き込みドライバとして動
作するページバッファを提供する。 【解決手段】本発明によるページバッファは同一の機能
を排他的に実行する二つの感知及びラッチブロックを備
える。一つの感知及びラッチブロックが読み出し動作を
実行する間、他の感知及びラッチブロックは以前に感知
されたデータを外部に出力する。また、一つの感知及び
ラッチブロックがプログラム動作を実行する間、他の感
知及びラッチブロックは次にプログラムされるデータを
ロードする。このようなページバッファによると、不揮
発性半導体メモリ装置の動作スピードが向上する。
Description
【０００１】
【発明の属する技術分野】本発明は情報格納装置に係
り、より詳細には、本発明はメモリセルにデータを書き
込んだり、それからデータを読み出したりするための装
置に関するものである。
り、より詳細には、本発明はメモリセルにデータを書き
込んだり、それからデータを読み出したりするための装
置に関するものである。
【０００２】
【従来の技術】半導体メモリ装置は揮発性半導体メモリ
装置と不揮発性半導体メモリ装置とに大別される。揮発
性半導体メモリ装置にはＤＲＡＭとＳＲＡＭに分けられ
る。揮発性半導体メモリ装置は読み出しと書き込みのス
ピードが速いが、外部電源供給が切られると格納されて
いた内容が無くなってしまう短所がある。不揮発性半導
体メモリ装置はマスクＲＯＭ（ＭＰＲＯＭ）、プログラ
ム可能なＲＯＭ（ＰＲＯＭ）、消去及びプログラム可能
なＲＯＭ（ＥＰＲＯＭ）、電気的に消去及びプログラム
可能なＲＯＭ（ＥＥＰＲＯＭ）などに分けられる。不揮
発性半導体メモリ装置は外部電源供給が中断されてもそ
の内容を保存する。したがって、不揮発性半導体メモリ
装置は電源が供給されるか否かに関係なく、保存すべき
内容を記憶させるのに用いられる。
装置と不揮発性半導体メモリ装置とに大別される。揮発
性半導体メモリ装置にはＤＲＡＭとＳＲＡＭに分けられ
る。揮発性半導体メモリ装置は読み出しと書き込みのス
ピードが速いが、外部電源供給が切られると格納されて
いた内容が無くなってしまう短所がある。不揮発性半導
体メモリ装置はマスクＲＯＭ（ＭＰＲＯＭ）、プログラ
ム可能なＲＯＭ（ＰＲＯＭ）、消去及びプログラム可能
なＲＯＭ（ＥＰＲＯＭ）、電気的に消去及びプログラム
可能なＲＯＭ（ＥＥＰＲＯＭ）などに分けられる。不揮
発性半導体メモリ装置は外部電源供給が中断されてもそ
の内容を保存する。したがって、不揮発性半導体メモリ
装置は電源が供給されるか否かに関係なく、保存すべき
内容を記憶させるのに用いられる。
【０００３】しかし、ＭＲＯＭ，ＰＲＯＭ及びＥＰＲＯ
Ｍは消去及び書き込みが不自由なので、一般の使用者が
記憶の内容を書き換えることが容易ではない。一方、Ｅ
ＥＰＲＯＭは電気的に消去及び書き込みが可能であるの
で、繰り返して更新が必要なシステムプログラミングや
補助記憶装置への応用が拡大されている。特に、フラッ
シュＥＥＰＲＯＭは既存のＥＥＰＲＯＭに比べて集積度
が高くて大容量の補助記憶装置への応用にかなり有利で
ある。フラッシュＥＥＰＲＯＭのうちでもＮＡＮＤ型フ
ラッシュＥＥＰＲＯＭは他のＮＯＲまたはＡＮＤ型のフ
ラッシュＥＥＰＲＯＭに比べて集積度が非常に高い。
Ｍは消去及び書き込みが不自由なので、一般の使用者が
記憶の内容を書き換えることが容易ではない。一方、Ｅ
ＥＰＲＯＭは電気的に消去及び書き込みが可能であるの
で、繰り返して更新が必要なシステムプログラミングや
補助記憶装置への応用が拡大されている。特に、フラッ
シュＥＥＰＲＯＭは既存のＥＥＰＲＯＭに比べて集積度
が高くて大容量の補助記憶装置への応用にかなり有利で
ある。フラッシュＥＥＰＲＯＭのうちでもＮＡＮＤ型フ
ラッシュＥＥＰＲＯＭは他のＮＯＲまたはＡＮＤ型のフ
ラッシュＥＥＰＲＯＭに比べて集積度が非常に高い。
【０００４】フラッシュＥＥＰＲＯＭは情報を格納する
ための格納領域としてメモリセルアレイを含む。図１を
参照すると、メモリセルアレイは対応するビットライン
に各々連結された複数のセルストリング（またはＮＡＮ
Ｄストリングと呼ばれる）からなっている。図１に示し
たように、各セルストリング１２は、対応するビットラ
イン（例えば、ＢＬ０）に連結されるストリング選択ト
ランジスタＳＳＴ、共通ソースラインＣＳＬに連結され
るグラウンド選択トランジスタＧＳＴ、及びストリング
及びグラウンド選択トランジスタＳＳＴ、ＧＳＴの間に
直列に連結されるメモリセルＭ０〜Ｍｍで構成される。
ストリング選択トランジスタＳＳＴ、メモリセルＭ０〜
Ｍｍ、及びグラウンド選択トランジスタＧＳＴはストリ
ング選択ラインＳＳＬ、ワードラインＷＬ０〜ＷＬｍ、
及びグラウンド選択ラインＧＳＬに各々連結されてい
る。ラインＳＳＬ、ＷＬ０〜ＷＬｍ、ＧＳＬは行デコー
ダ回路１２に電気的に連結されており、ビットラインＢ
Ｌ０〜ＢＬｎはページバッファ回路１４に電気的に連結
されている。
ための格納領域としてメモリセルアレイを含む。図１を
参照すると、メモリセルアレイは対応するビットライン
に各々連結された複数のセルストリング（またはＮＡＮ
Ｄストリングと呼ばれる）からなっている。図１に示し
たように、各セルストリング１２は、対応するビットラ
イン（例えば、ＢＬ０）に連結されるストリング選択ト
ランジスタＳＳＴ、共通ソースラインＣＳＬに連結され
るグラウンド選択トランジスタＧＳＴ、及びストリング
及びグラウンド選択トランジスタＳＳＴ、ＧＳＴの間に
直列に連結されるメモリセルＭ０〜Ｍｍで構成される。
ストリング選択トランジスタＳＳＴ、メモリセルＭ０〜
Ｍｍ、及びグラウンド選択トランジスタＧＳＴはストリ
ング選択ラインＳＳＬ、ワードラインＷＬ０〜ＷＬｍ、
及びグラウンド選択ラインＧＳＬに各々連結されてい
る。ラインＳＳＬ、ＷＬ０〜ＷＬｍ、ＧＳＬは行デコー
ダ回路１２に電気的に連結されており、ビットラインＢ
Ｌ０〜ＢＬｎはページバッファ回路１４に電気的に連結
されている。
【０００５】各セルストリングを構成するメモリセル各
々は、ソース、ドレイン、浮遊ゲート及び制御ゲートを
有するフローティングゲートトランジスタで構成され
る。よく知られたように、ＮＡＮＤ型フラッシュＥＥＰ
ＲＯＭのメモリセルは、Ｆ−Ｎトンネリング電流を用い
て消去及びプログラムされる。ＮＡＮＤ型フラッシュＥ
ＥＰＲＯＭの消去及びプログラム方法は、米国特許第
５，４７３，５６３号に“Ｎｏｎｖｏｌａｔｉｌｅ Ｓ
ｅｍｉｃｏｎｄｕｃｔｏｒ Ｍｅｍｏｒｙ”というタイ
トルで、また、米国特許第５，６９６，７１７号に“Ｎ
ｏｎｖｏｌａｔｉｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒ
ｃｕｉｔ Ｍｅｍｏｒｙ ＤｅｖｉｃｅｓＨａｖｉｎｇ
Ａｄｊｕｓｔａｂｌｅ Ｅｒａｓｅ／Ｐｒｏｇｒａｍ
Ｔｈｒｅｓｈｏｌｄ Ｖｏｌｔａｇｅ Ｖｅｒｉｆｉ
ｃａｔｉｏｎ Ｃａｐａｂｉｌｉｔｙ”というタイトル
で各々開示されている。
々は、ソース、ドレイン、浮遊ゲート及び制御ゲートを
有するフローティングゲートトランジスタで構成され
る。よく知られたように、ＮＡＮＤ型フラッシュＥＥＰ
ＲＯＭのメモリセルは、Ｆ−Ｎトンネリング電流を用い
て消去及びプログラムされる。ＮＡＮＤ型フラッシュＥ
ＥＰＲＯＭの消去及びプログラム方法は、米国特許第
５，４７３，５６３号に“Ｎｏｎｖｏｌａｔｉｌｅ Ｓ
ｅｍｉｃｏｎｄｕｃｔｏｒ Ｍｅｍｏｒｙ”というタイ
トルで、また、米国特許第５，６９６，７１７号に“Ｎ
ｏｎｖｏｌａｔｉｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒ
ｃｕｉｔ Ｍｅｍｏｒｙ ＤｅｖｉｃｅｓＨａｖｉｎｇ
Ａｄｊｕｓｔａｂｌｅ Ｅｒａｓｅ／Ｐｒｏｇｒａｍ
Ｔｈｒｅｓｈｏｌｄ Ｖｏｌｔａｇｅ Ｖｅｒｉｆｉ
ｃａｔｉｏｎ Ｃａｐａｂｉｌｉｔｙ”というタイトル
で各々開示されている。
【０００６】データをメモリセルアレイに格納するため
には、先ず、データローディング命令がフラッシュＥＥ
ＰＲＯＭに与えられ、アドレス及びデータがフラッシュ
ＥＥＰＲＯＭに入力される。一般的に、プログラムされ
るデータはバイトまたはワード単位でページバッファ回
路に順次に伝達される。プログラムされるデータ、すな
わち、一ページ分のデータが全部ページバッファ回路に
ロードされれば、ページバッファ回路に保管されたデー
タはページプログラム命令に応じてメモリセルアレイに
同時にプログラムされる。
には、先ず、データローディング命令がフラッシュＥＥ
ＰＲＯＭに与えられ、アドレス及びデータがフラッシュ
ＥＥＰＲＯＭに入力される。一般的に、プログラムされ
るデータはバイトまたはワード単位でページバッファ回
路に順次に伝達される。プログラムされるデータ、すな
わち、一ページ分のデータが全部ページバッファ回路に
ロードされれば、ページバッファ回路に保管されたデー
タはページプログラム命令に応じてメモリセルアレイに
同時にプログラムされる。
【０００７】ＮＡＮＤ型フラッシュＥＥＰＲＯＭの場合
に、例えば、５１２バイトのデータ情報をプログラムす
るのに２００μｓ〜５００μｓの時間がかかる。バイト
またはワード単位のデータをページバッファ回路にロー
ドするのにかかる時間は約１００ｎｓである。したがっ
て、５１２バイトのデータ情報を全部ページバッファ回
路にロードするのにかかる時間（すなわち、データロー
ド時間）は約５０μｓである。総プログラム時間ｔ
ＬＯＡＤ＿ＰＧＭはｔＬＯＡＤ＋ｔＰＲＯＧＲＡＭ＊Ｎ
と定義される。ここで、ｔＬＯＡＤはデータロード時
間、ｔＰＲＯＧＲＡＭは実質的なプログラム時間、そし
てＮはプログラムサイクル数を示す。連続的にプログラ
ム動作を実行する場合に、総プログラム時間ｔ
ＴＯＴＡＬ＿ＰＧＭの相当部分をデータロード時間ｔ
ＬＯＡＤが占める。これは高速ＮＡＮＤ型フラッシュＥ
ＥＰＲＯＭを実現する上で大きな負担として作用する。
に、例えば、５１２バイトのデータ情報をプログラムす
るのに２００μｓ〜５００μｓの時間がかかる。バイト
またはワード単位のデータをページバッファ回路にロー
ドするのにかかる時間は約１００ｎｓである。したがっ
て、５１２バイトのデータ情報を全部ページバッファ回
路にロードするのにかかる時間（すなわち、データロー
ド時間）は約５０μｓである。総プログラム時間ｔ
ＬＯＡＤ＿ＰＧＭはｔＬＯＡＤ＋ｔＰＲＯＧＲＡＭ＊Ｎ
と定義される。ここで、ｔＬＯＡＤはデータロード時
間、ｔＰＲＯＧＲＡＭは実質的なプログラム時間、そし
てＮはプログラムサイクル数を示す。連続的にプログラ
ム動作を実行する場合に、総プログラム時間ｔ
ＴＯＴＡＬ＿ＰＧＭの相当部分をデータロード時間ｔ
ＬＯＡＤが占める。これは高速ＮＡＮＤ型フラッシュＥ
ＥＰＲＯＭを実現する上で大きな負担として作用する。
【０００８】また、ページサイズが増加する場合に、デ
ータロード時間ｔＬＯＡＤは増加したページサイズに比
べて増加する一方、実質的なプログラム時間ｔ
ＴＯＴＡＬ＿ ＰＧＭはページサイズが増加する前とほと
んど同一である。結果的に、ページサイズが増加するこ
とによって、一サイクルの総プログラム時間ｔ
ＴＯＴＡＬ＿Ｐ ＧＭが増加する。連続的にプログラム動
作を実行する場合に、総プログラム時間ｔ
ＴＯＴＡＬ＿ＰＧＭは非常に増加する。なぜなら、ＮＡ
ＮＤフラッシュＥＥＰＲＯＭの場合に、次にプログラム
されるデータをページバッファ回路にロードする動作
は、以前にロードされたデータが完全にプログラムされ
た後に可能になるからである。したがって、総プログラ
ム時間ｔＴＯＴＡＬ＿ＰＧＭの増加がＮＡＮＤフラッシ
ュＥＥＰＲＯＭの情報格納特性に影響を与えるようにな
る。例えば、ページサイズが大きくなることによって、
ＮＡＮＤ型フラッシュＥＥＰＲＯＭのプログラムスピー
ドが急激に低下する。
ータロード時間ｔＬＯＡＤは増加したページサイズに比
べて増加する一方、実質的なプログラム時間ｔ
ＴＯＴＡＬ＿ ＰＧＭはページサイズが増加する前とほと
んど同一である。結果的に、ページサイズが増加するこ
とによって、一サイクルの総プログラム時間ｔ
ＴＯＴＡＬ＿Ｐ ＧＭが増加する。連続的にプログラム動
作を実行する場合に、総プログラム時間ｔ
ＴＯＴＡＬ＿ＰＧＭは非常に増加する。なぜなら、ＮＡ
ＮＤフラッシュＥＥＰＲＯＭの場合に、次にプログラム
されるデータをページバッファ回路にロードする動作
は、以前にロードされたデータが完全にプログラムされ
た後に可能になるからである。したがって、総プログラ
ム時間ｔＴＯＴＡＬ＿ＰＧＭの増加がＮＡＮＤフラッシ
ュＥＥＰＲＯＭの情報格納特性に影響を与えるようにな
る。例えば、ページサイズが大きくなることによって、
ＮＡＮＤ型フラッシュＥＥＰＲＯＭのプログラムスピー
ドが急激に低下する。
【０００９】ＮＡＮＤ型フラッシュＥＥＰＲＯＭはペー
ジコピーバック動作を支援する。ページコピーバックと
は、外部からの出力なしに一ページのデータ情報を他の
ページにコピーすることを言う。ページコピーバック動
作を実行するＮＡＮＤ型フラッシュＥＥＰＲＯＭの一例
が米国特許第５，９９６，０４１号に“Ｉｎｔｅｇｒａ
ｔｅｄ Ｃｉｒｃｕｉｔ Ｍｅｍｏｒｙ Ｄｅｖｉｃｅ
ｓ Ｈａｖｉｎｇ Ｐａｇｅ Ｆｌａｇ Ｃｅｌｌｓ
Ｗｈｉｃｈ Ｉｎｄｉｃａｔｅ Ｔｈｅ Ｔｒｕｅ Ｏ
ｒ Ｎｏｎ−Ｔｒｕｅ Ｓｔａｔｅ Ｏｆ Ｐａｇｅ
Ｄａｔａ Ｔｈｅｒｅｉｎ Ａｎｄ Ｍｅｔｈｏｄｓ
Ｏｆ Ｏｐｅｒａｔｉｎｇ Ｔｈｅ Ｓａｍｅ”という
タイトルで開示されている。この開示を本明細書の開示
の一部とする。'０４１特許によると、コピーされたペ
ージデータが反転されるか否かを示す情報を格納するた
めのページコピーフラグセル（ｐａｇｅ ｃｏｐｙ ｆ
ｌａｇ ｃｅｌｌ）が提供される。すなわち、図１に示
したように、メモリセルアレイ１０にはフラグビットラ
インＦＢＬに連結された別途のフラグセルストリング１
４がさらに提供され、フラグセルストリング１４は他の
セルストリング１２と実質的に同一に構成される。
ジコピーバック動作を支援する。ページコピーバックと
は、外部からの出力なしに一ページのデータ情報を他の
ページにコピーすることを言う。ページコピーバック動
作を実行するＮＡＮＤ型フラッシュＥＥＰＲＯＭの一例
が米国特許第５，９９６，０４１号に“Ｉｎｔｅｇｒａ
ｔｅｄ Ｃｉｒｃｕｉｔ Ｍｅｍｏｒｙ Ｄｅｖｉｃｅ
ｓ Ｈａｖｉｎｇ Ｐａｇｅ Ｆｌａｇ Ｃｅｌｌｓ
Ｗｈｉｃｈ Ｉｎｄｉｃａｔｅ Ｔｈｅ Ｔｒｕｅ Ｏ
ｒ Ｎｏｎ−Ｔｒｕｅ Ｓｔａｔｅ Ｏｆ Ｐａｇｅ
Ｄａｔａ Ｔｈｅｒｅｉｎ Ａｎｄ Ｍｅｔｈｏｄｓ
Ｏｆ Ｏｐｅｒａｔｉｎｇ Ｔｈｅ Ｓａｍｅ”という
タイトルで開示されている。この開示を本明細書の開示
の一部とする。'０４１特許によると、コピーされたペ
ージデータが反転されるか否かを示す情報を格納するた
めのページコピーフラグセル（ｐａｇｅ ｃｏｐｙ ｆ
ｌａｇ ｃｅｌｌ）が提供される。すなわち、図１に示
したように、メモリセルアレイ１０にはフラグビットラ
インＦＢＬに連結された別途のフラグセルストリング１
４がさらに提供され、フラグセルストリング１４は他の
セルストリング１２と実質的に同一に構成される。
【００１０】ページコピーフラグセルに欠陥が生じる
と、欠陥があるページコピーフラグセルのページデータ
は保障されない。たとえ、実質的にページを構成するメ
モリセルが正常であっても、そのページに属する欠陥フ
ラグセルにより正常なページデータが保障されない。結
果的に、ページコピーバック動作のために、別途に提供
されるページコピーフラグセルはＮＡＮＤ型フラッシュ
ＥＥＰＲＯＭの信頼性を確保することに対する制限要素
として作用する。また、選択されたページのデータ情報
を読み出そうとする時に、ページコピーフラグセルに格
納された情報を用いて選択されたページのデータ情報が
反転されるように、またはそのまま出力するための付加
的な回路（'０４１特許の図４参照、ＸＯＲゲート）が
要求される。
と、欠陥があるページコピーフラグセルのページデータ
は保障されない。たとえ、実質的にページを構成するメ
モリセルが正常であっても、そのページに属する欠陥フ
ラグセルにより正常なページデータが保障されない。結
果的に、ページコピーバック動作のために、別途に提供
されるページコピーフラグセルはＮＡＮＤ型フラッシュ
ＥＥＰＲＯＭの信頼性を確保することに対する制限要素
として作用する。また、選択されたページのデータ情報
を読み出そうとする時に、ページコピーフラグセルに格
納された情報を用いて選択されたページのデータ情報が
反転されるように、またはそのまま出力するための付加
的な回路（'０４１特許の図４参照、ＸＯＲゲート）が
要求される。
【００１１】
【特許文献１】米国特許第５，４７３，５６３号公報
【特許文献２】米国特許第５，６９６，７１７号公報
【特許文献３】米国特許第５，９９６，０４１号公報
【発明が解決しようとする課題】本発明の第１の目的
は、キャッシュ機能を実行するページバッファ回路を備
えたフラッシュメモリ装置を提供することである。
は、キャッシュ機能を実行するページバッファ回路を備
えたフラッシュメモリ装置を提供することである。
【００１２】本発明の第２の目的は、別途のページコピ
ーフラグセルなしに、ページコピーバック動作を実行す
るフラッシュメモリ装置を提供することである。
ーフラグセルなしに、ページコピーバック動作を実行す
るフラッシュメモリ装置を提供することである。
【００１３】本発明の第３の目的は、ページサイズが増
加しても、情報格納特性が低下することを防止できるフ
ラッシュメモリ装置を提供することである。
加しても、情報格納特性が低下することを防止できるフ
ラッシュメモリ装置を提供することである。
【００１４】本発明の第４の目的は、プログラム及び読
み出しスピードを向上させることができるフラッシュメ
モリ装置を提供することである。
み出しスピードを向上させることができるフラッシュメ
モリ装置を提供することである。
【００１５】
【課題を解決するための手段】前述の目的を解決するた
めの本発明の特徴によると、例えば、ＮＡＮＤ型のフラ
ッシュメモリ装置が提供される。ここで、前記メモリ装
置はメモリセルアレイを含む。前記メモリセルアレイは
複数のワードライン、少なくとも二つのビットライン、
及び前記ワードラインと前記ビットラインとの交差領域
に各々配列された複数のメモリセルを有する。レジスタ
が前記ビットラインと内部ノードに連結され、前記内部
ノードに共通に連結された第１及び第感知・ラッチブロ
ックを有する。前記内部ノードはスイッチ回路を通じて
データバスと電気的に連結される。前記第１及び第２感
知・ラッチブロックは対応するビットラインに対して読
み出し／プログラム動作を個別的かつ排他的に実行す
る。前記第１及び第２感知・ラッチブロックのうちのい
ずれか一つの感知・ラッチブロックによってメモリセル
からデータが感知される間、前記スイッチ回路を通じて
他の一つの感知・ラッチブロックから前記データバスに
データが伝達される。さらに、前記第１及び第２感知・
ラッチブロックのうちのいずれか一つの感知・ラッチブ
ロックによってメモリセルにデータがプログラムされる
間、次にプログラムされるデータが前記スイッチ回路を
通じて前記データバスから他の一つの感知・ラッチブロ
ックに伝達される。
めの本発明の特徴によると、例えば、ＮＡＮＤ型のフラ
ッシュメモリ装置が提供される。ここで、前記メモリ装
置はメモリセルアレイを含む。前記メモリセルアレイは
複数のワードライン、少なくとも二つのビットライン、
及び前記ワードラインと前記ビットラインとの交差領域
に各々配列された複数のメモリセルを有する。レジスタ
が前記ビットラインと内部ノードに連結され、前記内部
ノードに共通に連結された第１及び第感知・ラッチブロ
ックを有する。前記内部ノードはスイッチ回路を通じて
データバスと電気的に連結される。前記第１及び第２感
知・ラッチブロックは対応するビットラインに対して読
み出し／プログラム動作を個別的かつ排他的に実行す
る。前記第１及び第２感知・ラッチブロックのうちのい
ずれか一つの感知・ラッチブロックによってメモリセル
からデータが感知される間、前記スイッチ回路を通じて
他の一つの感知・ラッチブロックから前記データバスに
データが伝達される。さらに、前記第１及び第２感知・
ラッチブロックのうちのいずれか一つの感知・ラッチブ
ロックによってメモリセルにデータがプログラムされる
間、次にプログラムされるデータが前記スイッチ回路を
通じて前記データバスから他の一つの感知・ラッチブロ
ックに伝達される。
【００１６】望ましい実施形態によれば、前記レジスタ
は感知ノードとプリチャージ制御信号に応答して前記感
知ノードを充電するプリチャージブロックと、複数のビ
ットライン制御信号に応答して前記ビットラインのうち
のいずれか一つを選択し、前記選択されたビットライン
を前記感知ノードと選択的に連結するビットライン選択
及びバイアスブロックとをさらに含む。
は感知ノードとプリチャージ制御信号に応答して前記感
知ノードを充電するプリチャージブロックと、複数のビ
ットライン制御信号に応答して前記ビットラインのうち
のいずれか一つを選択し、前記選択されたビットライン
を前記感知ノードと選択的に連結するビットライン選択
及びバイアスブロックとをさらに含む。
【００１７】望ましい実施形態によれば、前記第１及び
第２感知・ラッチブロック各々はデータを保持し、第１
ラッチノードを有するラッチと、前記第１及び第２ラッ
チノード、前記感知ノード、及び前記内部ノードに連結
され、プログラム動作時に、前記データバス上のデータ
を前記ラッチに伝達する第１伝達回路と、そして前記第
２ラッチノードと前記感知ノードとの間に連結され、前
記プログラム動作時に、前記ラッチに保持されたデータ
を前記感知ノードに伝達する第２伝達回路とを含む。前
記第１ラッチノードは、前記プログラム動作時に、前記
データバスから伝達されたデータを有し、前記第２伝達
回路は前記第２ラッチノードのロジック状態に従って前
記感知ノードをプルアップ／プルダウンさせる。
第２感知・ラッチブロック各々はデータを保持し、第１
ラッチノードを有するラッチと、前記第１及び第２ラッ
チノード、前記感知ノード、及び前記内部ノードに連結
され、プログラム動作時に、前記データバス上のデータ
を前記ラッチに伝達する第１伝達回路と、そして前記第
２ラッチノードと前記感知ノードとの間に連結され、前
記プログラム動作時に、前記ラッチに保持されたデータ
を前記感知ノードに伝達する第２伝達回路とを含む。前
記第１ラッチノードは、前記プログラム動作時に、前記
データバスから伝達されたデータを有し、前記第２伝達
回路は前記第２ラッチノードのロジック状態に従って前
記感知ノードをプルアップ／プルダウンさせる。
【００１８】望ましい実施形態によれば、前記第１伝達
回路は、前記読み出し動作時に、前記感知ノード上のデ
ータを前記ラッチに伝達し、その次に、前記ラッチ内の
データを前記スイッチ回路を通じて前記データバスに伝
達する。
回路は、前記読み出し動作時に、前記感知ノード上のデ
ータを前記ラッチに伝達し、その次に、前記ラッチ内の
データを前記スイッチ回路を通じて前記データバスに伝
達する。
【００１９】望ましい実施形態によれば、前記第２伝達
回路は電源電圧と前記感知ノードとの間に直列に連結さ
れた第１及び第２プル−アップトランジスタと前記感知
ノードと接地電圧との間に直列に連結された第１及び第
２プルダウントランジスタとを含む。前記第１プルアッ
プトランジスタと前記第２プルダウントランジスタは前
記第２ラッチノードのロジック状態に従ってスイッチさ
れ、前記第２プルアップトランジスタはロード制御信号
に従ってスイッチされ、前記第１プルアップトランジス
タは前記ロード制御信号の反転信号に従ってスイッチさ
れる。
回路は電源電圧と前記感知ノードとの間に直列に連結さ
れた第１及び第２プル−アップトランジスタと前記感知
ノードと接地電圧との間に直列に連結された第１及び第
２プルダウントランジスタとを含む。前記第１プルアッ
プトランジスタと前記第２プルダウントランジスタは前
記第２ラッチノードのロジック状態に従ってスイッチさ
れ、前記第２プルアップトランジスタはロード制御信号
に従ってスイッチされ、前記第１プルアップトランジス
タは前記ロード制御信号の反転信号に従ってスイッチさ
れる。
【００２０】前記ＮＡＮＤ型フラッシュメモリ装置は、
コピーされたページデータが反転されるか否かを示す情
報を格納するための別途のページコピーフラグセルなし
にページコピーバック動作を実行する。前記ページコピ
ーバック動作が実行される時に、前記感知ノード上のデ
ータは前記第１及び第２感知・ラッチブロックのうちの
いずれか一つの第１伝達回路を通じて前記ラッチに伝達
され、その次に、前記ラッチ内に保持されるデータは第
２伝達回路を通じて前記感知ノードに伝達される。前記
第１及び第２感知・ラッチブロックのうちのいずれか一
つが前記ページコピーバック動作を実行する時に、他の
一つの感知・ラッチブロックは非活性化される。
コピーされたページデータが反転されるか否かを示す情
報を格納するための別途のページコピーフラグセルなし
にページコピーバック動作を実行する。前記ページコピ
ーバック動作が実行される時に、前記感知ノード上のデ
ータは前記第１及び第２感知・ラッチブロックのうちの
いずれか一つの第１伝達回路を通じて前記ラッチに伝達
され、その次に、前記ラッチ内に保持されるデータは第
２伝達回路を通じて前記感知ノードに伝達される。前記
第１及び第２感知・ラッチブロックのうちのいずれか一
つが前記ページコピーバック動作を実行する時に、他の
一つの感知・ラッチブロックは非活性化される。
【００２１】本発明の他の特徴によると、不揮発性半導
体メモリ装置のプログラム及び読み出し方法が提供され
る。ここで、前記メモリ装置は複数のセルストリングを
含むメモリセルアレイを有し、前記セルストリング各々
は対応するビットラインに電気的に連結され、前記セル
ストリング各々に対応するビットラインのうち二つの隣
接したビットラインがビットライン対を形成する。前記
メモリ装置はさらに、前記ビットライン対に各々連結さ
れた複数の単位ページバッファと、少なくとも一つの単
位ページバッファを選択し、前記選択された単位ページ
バッファをデータバスと連結する列ゲート回路とを含
む。このプログラム方法によると、先ず、前記選択され
た単位ページバッファの第１感知・ラッチブロックにデ
ータがロードされる。その次に、前記第１感知・ラッチ
ブロック内のデータを用いて第１プログラム動作が実行
されると同時に前記選択された単位パージバッファの第
２感知・ラッチブロックにデータがロードされる。同じ
ように、前記第２感知・ラッチブロック内のデータを用
いて第２プログラム動作が実行される時に、前記第１感
知・ラッチブロックにデータがロードされる。
体メモリ装置のプログラム及び読み出し方法が提供され
る。ここで、前記メモリ装置は複数のセルストリングを
含むメモリセルアレイを有し、前記セルストリング各々
は対応するビットラインに電気的に連結され、前記セル
ストリング各々に対応するビットラインのうち二つの隣
接したビットラインがビットライン対を形成する。前記
メモリ装置はさらに、前記ビットライン対に各々連結さ
れた複数の単位ページバッファと、少なくとも一つの単
位ページバッファを選択し、前記選択された単位ページ
バッファをデータバスと連結する列ゲート回路とを含
む。このプログラム方法によると、先ず、前記選択され
た単位ページバッファの第１感知・ラッチブロックにデ
ータがロードされる。その次に、前記第１感知・ラッチ
ブロック内のデータを用いて第１プログラム動作が実行
されると同時に前記選択された単位パージバッファの第
２感知・ラッチブロックにデータがロードされる。同じ
ように、前記第２感知・ラッチブロック内のデータを用
いて第２プログラム動作が実行される時に、前記第１感
知・ラッチブロックにデータがロードされる。
【００２２】本発明の読み出し方法によると、先ず、選
択された単位ページバッファに対応する一対のビットラ
インのうちのいずれか一つを通じて前記メモリセルアレ
イからデータが感知され、そのように感知されたデータ
は前記選択された単位ページバッファの第１感知・ラッ
チブロックにラッチされる。その次に、前記第１感知及
びラッチブロック内のデータが外部に出力される。これ
と同時に、前記選択された単位ページバッファに対応す
るビットラインのうちの他の一つを通じて前記メモリセ
ルアレイからデータが感知され、そのように感知された
データは前記選択された単位ページバッファの第２感知
・ラッチブロックにラッチされる。このような動作はペ
ージデータが全部外部に出力されるまで繰り返される。
択された単位ページバッファに対応する一対のビットラ
インのうちのいずれか一つを通じて前記メモリセルアレ
イからデータが感知され、そのように感知されたデータ
は前記選択された単位ページバッファの第１感知・ラッ
チブロックにラッチされる。その次に、前記第１感知及
びラッチブロック内のデータが外部に出力される。これ
と同時に、前記選択された単位ページバッファに対応す
るビットラインのうちの他の一つを通じて前記メモリセ
ルアレイからデータが感知され、そのように感知された
データは前記選択された単位ページバッファの第２感知
・ラッチブロックにラッチされる。このような動作はペ
ージデータが全部外部に出力されるまで繰り返される。
【００２３】
【発明の実施の形態】以下、添付した図を参照して、本
発明の望ましい実施形態を詳細に説明する。
発明の望ましい実施形態を詳細に説明する。
【００２４】本発明のフラッシュメモリ装置は二つの感
知及びラッチブロックを備えたページバッファを実現す
ることによって、キャッシュ機能を支援する。ページバ
ッファのこれらの感知及びラッチブロックは個別的かつ
排他的に読み出し、プログラム、及びページコピーバッ
ク動作を実行する。本発明によるキャッシュ機能とは、
例えば、以前にロードされたページデータがプログラム
されている間に、次にプログラムされるべきページバッ
ファがページバッファ回路にロードされることを意味す
る。すなわち、連続的にプログラム動作を実行する時
に、第１ページデータをロードする時間を除けば、残り
のページデータのデータロード時間は不要である。した
がって、本発明によれば総プログラム時間が劇的に短縮
される。また、本発明によるキャッシュ機能とは、例え
ば、ページデータが感知されている間に、以前に感知さ
れたページデータが外部に出力されることを意味する。
すなわち、連続的に読み出し動作を実行する時に、第１
ページデータを出力する時間を除けば、残りのページデ
ータのデータ出力時間は不要である。そこで、本発明の
フラッシュメモリ装置では、読み出し及びコピーバック
機能、またはページコピーバック機能は、コピーされた
ページデータが反転されるか否かを示す情報を格納する
ためのページコピーフラグセルを必要としない。したが
って、ページコピーフラグセルによる信頼性の低下の原
因が完全に除去される。以下、これを詳細に説明する。
知及びラッチブロックを備えたページバッファを実現す
ることによって、キャッシュ機能を支援する。ページバ
ッファのこれらの感知及びラッチブロックは個別的かつ
排他的に読み出し、プログラム、及びページコピーバッ
ク動作を実行する。本発明によるキャッシュ機能とは、
例えば、以前にロードされたページデータがプログラム
されている間に、次にプログラムされるべきページバッ
ファがページバッファ回路にロードされることを意味す
る。すなわち、連続的にプログラム動作を実行する時
に、第１ページデータをロードする時間を除けば、残り
のページデータのデータロード時間は不要である。した
がって、本発明によれば総プログラム時間が劇的に短縮
される。また、本発明によるキャッシュ機能とは、例え
ば、ページデータが感知されている間に、以前に感知さ
れたページデータが外部に出力されることを意味する。
すなわち、連続的に読み出し動作を実行する時に、第１
ページデータを出力する時間を除けば、残りのページデ
ータのデータ出力時間は不要である。そこで、本発明の
フラッシュメモリ装置では、読み出し及びコピーバック
機能、またはページコピーバック機能は、コピーされた
ページデータが反転されるか否かを示す情報を格納する
ためのページコピーフラグセルを必要としない。したが
って、ページコピーフラグセルによる信頼性の低下の原
因が完全に除去される。以下、これを詳細に説明する。
【００２５】図２は本発明の一実施形態のフラッシュメ
モリ装置を示すブロック図である。図２に示したよう
に、本発明の一実施形態のフラッシュメモリ装置１００
はメモリセルアレイ１２０、ページバッファ回路１４
０、及び列ゲート回路１６０を含む。メモリセルアレイ
１２０は複数のセルストリングを含み、図１に示したよ
うに構成される。セルストリングは対応するビットライ
ン（ＢＬ０＿Ｅ、ＢＬ０＿Ｏ）〜（ＢＬｎ＿Ｅ、ＢＬｎ
＿０）に各々電気的に連結されている。隣接した二つの
ビットラインは一つのビットライン対（またはビットラ
イングループ）を形成する。従来技術によるメモリ装置
と異なり、本発明を適用したメモリセルアレイ１２０で
は別途のフラグセルストリングが不要である。フラグセ
ルストリングがメモリセルアレイ１２０から除去された
理由は、以降で詳細に説明する。
モリ装置を示すブロック図である。図２に示したよう
に、本発明の一実施形態のフラッシュメモリ装置１００
はメモリセルアレイ１２０、ページバッファ回路１４
０、及び列ゲート回路１６０を含む。メモリセルアレイ
１２０は複数のセルストリングを含み、図１に示したよ
うに構成される。セルストリングは対応するビットライ
ン（ＢＬ０＿Ｅ、ＢＬ０＿Ｏ）〜（ＢＬｎ＿Ｅ、ＢＬｎ
＿０）に各々電気的に連結されている。隣接した二つの
ビットラインは一つのビットライン対（またはビットラ
イングループ）を形成する。従来技術によるメモリ装置
と異なり、本発明を適用したメモリセルアレイ１２０で
は別途のフラグセルストリングが不要である。フラグセ
ルストリングがメモリセルアレイ１２０から除去された
理由は、以降で詳細に説明する。
【００２６】本発明によるフラッシュメモリ装置におい
て、一つの行またはワードラインは二ページで構成され
る。ページサイズがメモリ製品の仕様に従って変更され
うることは、この分野の通常の知識を有する者にとって
自明である。
て、一つの行またはワードラインは二ページで構成され
る。ページサイズがメモリ製品の仕様に従って変更され
うることは、この分野の通常の知識を有する者にとって
自明である。
【００２７】メモリセルアレイ１２０に配列されたビッ
トライン（ＢＬ０＿Ｅ、ＢＬ０＿Ｏ）〜（ＢＬｎ＿Ｅ、
ＢＬｎ＿Ｏ）はデータを一時的に格納するためのレジス
タとしてページバッファ回路１４０に電気的に連結され
ている。ページバッファ回路１４０はビットライン対に
各々対応する複数の単位ページバッファＰＢで構成され
る。例えば、第１グループのビットラインＢＬ０＿Ｅ、
ＢＬ０＿Ｏは第１ページバッファＰＢ０に連結され、第
２グループのビットラインＢＬ１＿Ｅ、ＢＬ１＿Ｏは第
２ページバッファＰＢ１に連結される。
トライン（ＢＬ０＿Ｅ、ＢＬ０＿Ｏ）〜（ＢＬｎ＿Ｅ、
ＢＬｎ＿Ｏ）はデータを一時的に格納するためのレジス
タとしてページバッファ回路１４０に電気的に連結され
ている。ページバッファ回路１４０はビットライン対に
各々対応する複数の単位ページバッファＰＢで構成され
る。例えば、第１グループのビットラインＢＬ０＿Ｅ、
ＢＬ０＿Ｏは第１ページバッファＰＢ０に連結され、第
２グループのビットラインＢＬ１＿Ｅ、ＢＬ１＿Ｏは第
２ページバッファＰＢ１に連結される。
【００２８】各ページバッファＰＢ０〜ＰＢｘはビット
ライン選択及びバイアスブロック２００、プリチャージ
ブロック２２０、第１感知及びラッチブロック２４０、
及び第２感知及びラッチブロック２４０で構成される。
各パージバッファの構成要素は同一の参照番号で表記さ
れる。各ページバッファＰＢ０〜ＰＢｘにおいて、ビッ
トライン選択及びバイアスブロック２００は対応するグ
ループまたは対のビットラインＢＬ０＿Ｅ、ＢＬ０＿Ｏ
のうちのいずれか一つを選択し、選択されたビットライ
ンを感知ノードＳ０に連結する。プリチャージブロック
２２０は感知ノードＳ０をプリチャージし、第１及び第
２感知及びラッチブロック２４０、２６０は感知ノード
Ｓ０と内部ノードＮ１との間に並列に連結される。内部
ノードＮ１は列ゲート回路１６０を通じてデータバス
（便宜上、一つのデータラインＤＬが図示される）に連
結される。各ブロックの詳細の回路構成については図３
を参照して、以下詳細に説明する。
ライン選択及びバイアスブロック２００、プリチャージ
ブロック２２０、第１感知及びラッチブロック２４０、
及び第２感知及びラッチブロック２４０で構成される。
各パージバッファの構成要素は同一の参照番号で表記さ
れる。各ページバッファＰＢ０〜ＰＢｘにおいて、ビッ
トライン選択及びバイアスブロック２００は対応するグ
ループまたは対のビットラインＢＬ０＿Ｅ、ＢＬ０＿Ｏ
のうちのいずれか一つを選択し、選択されたビットライ
ンを感知ノードＳ０に連結する。プリチャージブロック
２２０は感知ノードＳ０をプリチャージし、第１及び第
２感知及びラッチブロック２４０、２６０は感知ノード
Ｓ０と内部ノードＮ１との間に並列に連結される。内部
ノードＮ１は列ゲート回路１６０を通じてデータバス
（便宜上、一つのデータラインＤＬが図示される）に連
結される。各ブロックの詳細の回路構成については図３
を参照して、以下詳細に説明する。
【００２９】図３には一対のビットラインＢＬ０＿Ｏ、
ＢＬ０＿Ｅに連結されたページバッファＰＢ０の望まし
い実施形態が図示されているが、残りのビットライン対
に対応するページバッファも同一に構成される。
ＢＬ０＿Ｅに連結されたページバッファＰＢ０の望まし
い実施形態が図示されているが、残りのビットライン対
に対応するページバッファも同一に構成される。
【００３０】図３を参照すると、ビットライン選択及び
バイアスブロック２００は四つのＮＭＯＳトランジスタ
ＭＮ０、ＭＮ１、ＭＮ２、ＮＭ３で構成される。ＮＭＯ
ＳトランジスタＭＮ０、ＭＮ１はビットラインＢＬ０＿
Ｏ、ＢＬ０＿Ｅの間に直列に連結され、対応する制御信
号ＶＢＬｅ、ＶＢＬｏによって各々制御される。ＮＭＯ
ＳトランジスタＭＮ０、ＭＮ１のドレインは信号ライン
に共通に連結されている。プログラム／読み出し動作が
実行される時に、信号ラインには接地電圧ＧＮＤが供給
される。ＮＭＯＳトランジスタＭＮ２はビットラインＢ
Ｌ０＿Ｅと感知ノードＳＯとの間に連結され、制御信号
ＢＬＢＩＡＳ＿Ｅによって制御される。ＮＭＯＳトラン
ジスタＭＮ３はビットラインＢＬ０＿Ｏと感知ノードＳ
Ｏとの間に連結され、制御信号ＢＬＢＩＡＳ＿Ｏによっ
て制御される。プリチャージブロック２２０はＰＭＯＳ
トランジスタＭＰＯで構成される。ＰＭＯＳトランジス
タＭＰＯは電源電圧Ｖｃｃと感知ノードＳＯとの間に連
結され、制御信号ＰＲＥによって制御される。
バイアスブロック２００は四つのＮＭＯＳトランジスタ
ＭＮ０、ＭＮ１、ＭＮ２、ＮＭ３で構成される。ＮＭＯ
ＳトランジスタＭＮ０、ＭＮ１はビットラインＢＬ０＿
Ｏ、ＢＬ０＿Ｅの間に直列に連結され、対応する制御信
号ＶＢＬｅ、ＶＢＬｏによって各々制御される。ＮＭＯ
ＳトランジスタＭＮ０、ＭＮ１のドレインは信号ライン
に共通に連結されている。プログラム／読み出し動作が
実行される時に、信号ラインには接地電圧ＧＮＤが供給
される。ＮＭＯＳトランジスタＭＮ２はビットラインＢ
Ｌ０＿Ｅと感知ノードＳＯとの間に連結され、制御信号
ＢＬＢＩＡＳ＿Ｅによって制御される。ＮＭＯＳトラン
ジスタＭＮ３はビットラインＢＬ０＿Ｏと感知ノードＳ
Ｏとの間に連結され、制御信号ＢＬＢＩＡＳ＿Ｏによっ
て制御される。プリチャージブロック２２０はＰＭＯＳ
トランジスタＭＰＯで構成される。ＰＭＯＳトランジス
タＭＰＯは電源電圧Ｖｃｃと感知ノードＳＯとの間に連
結され、制御信号ＰＲＥによって制御される。
【００３１】続けて、図３を参照すると、第１感知及び
ラッチブロック２４０はラッチＬ１、二つのＰＭＯＳト
ランジスタＭＰ１、ＭＰ２、及び７個のＮＭＯＳトラン
ジスタＭＮ４〜ＭＮ１０で構成される。ラッチＬ１は第
１ラッチノードＮ２と第２ラッチノードＮ３を有し、イ
ンバーターＩＮＶ０、ＩＮＶ１で構成される。インバー
ターＩＮＶ０の入力端子は第２ラッチノードＮ３に連結
され、それの出力端子は第１ラッチノードＮ２に連結さ
れる。インバーターＩＮＶ１の入力端子は第１ラッチノ
ードＮ２に連結され、それの出力端子は第２ラッチノー
ドＮ３に連結される。ＰＭＯＳトランジスタＭＰ１、Ｍ
Ｐ２は電源電圧Ｖｃｃと感知ノードＳＯとの間に直列に
連結され、ＮＭＯＳトランジスタＭＮ４、ＭＮ５は感知
ノードＳＯと接地電圧ＧＮＤとの間に直列に連結され
る。ＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジス
タＭＮ５は第２ラッチノードＮ３のロジック状態に従っ
てターンオン／オフされる。ＮＭＯＳトランジスタＭＮ
４は制御信号ＬＤ１に応じてターンオン／オフされ、Ｐ
ＭＯＳトランジスタＭＰ２は制御信号ＬＤ１の反転信号
ｎＬＤ１に応じてターンオン／オフされる。ＮＭＯＳト
ランジスタＭＮ６は内部ノードＮ１とノードＮ４との間
に連結され、制御信号ＳＷ１のロジック状態に従ってタ
ーンオン／オフされる。ＮＭＯＳトランジスタＭＮ７は
ラッチＬ１の第１ラッチノードＮ２とノードＮ４との間
に連結され、ＮＭＯＳトランジスタＭＮ８はラッチＬ１
の第２ラッチノードＮ３とノードＮ４との間に連結され
る。ＮＭＯＳトランジスタＭＮ８は制御信号Ｄａｔａ１
のロジック状態に従って制御され、ＮＭＯＳトランジス
タＭＮ７は制御信号Ｄａｔａ１の反転信号ｎＤａｔａ１
のロジック状態に従って制御される。ＮＭＯＳトランジ
スタＭＮ９、ＭＮ１０はノードＭ４と接地電圧ＧＮＤと
の間に直列に連結される。ＮＭＯＳトランジスタＭＮ９
のゲートは感知ノードＳＯに連結され、ＮＭＯＳトラン
ジスタＭＮ１０のゲートは制御信号ＬＡＴ１に連結され
る。
ラッチブロック２４０はラッチＬ１、二つのＰＭＯＳト
ランジスタＭＰ１、ＭＰ２、及び７個のＮＭＯＳトラン
ジスタＭＮ４〜ＭＮ１０で構成される。ラッチＬ１は第
１ラッチノードＮ２と第２ラッチノードＮ３を有し、イ
ンバーターＩＮＶ０、ＩＮＶ１で構成される。インバー
ターＩＮＶ０の入力端子は第２ラッチノードＮ３に連結
され、それの出力端子は第１ラッチノードＮ２に連結さ
れる。インバーターＩＮＶ１の入力端子は第１ラッチノ
ードＮ２に連結され、それの出力端子は第２ラッチノー
ドＮ３に連結される。ＰＭＯＳトランジスタＭＰ１、Ｍ
Ｐ２は電源電圧Ｖｃｃと感知ノードＳＯとの間に直列に
連結され、ＮＭＯＳトランジスタＭＮ４、ＭＮ５は感知
ノードＳＯと接地電圧ＧＮＤとの間に直列に連結され
る。ＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジス
タＭＮ５は第２ラッチノードＮ３のロジック状態に従っ
てターンオン／オフされる。ＮＭＯＳトランジスタＭＮ
４は制御信号ＬＤ１に応じてターンオン／オフされ、Ｐ
ＭＯＳトランジスタＭＰ２は制御信号ＬＤ１の反転信号
ｎＬＤ１に応じてターンオン／オフされる。ＮＭＯＳト
ランジスタＭＮ６は内部ノードＮ１とノードＮ４との間
に連結され、制御信号ＳＷ１のロジック状態に従ってタ
ーンオン／オフされる。ＮＭＯＳトランジスタＭＮ７は
ラッチＬ１の第１ラッチノードＮ２とノードＮ４との間
に連結され、ＮＭＯＳトランジスタＭＮ８はラッチＬ１
の第２ラッチノードＮ３とノードＮ４との間に連結され
る。ＮＭＯＳトランジスタＭＮ８は制御信号Ｄａｔａ１
のロジック状態に従って制御され、ＮＭＯＳトランジス
タＭＮ７は制御信号Ｄａｔａ１の反転信号ｎＤａｔａ１
のロジック状態に従って制御される。ＮＭＯＳトランジ
スタＭＮ９、ＭＮ１０はノードＭ４と接地電圧ＧＮＤと
の間に直列に連結される。ＮＭＯＳトランジスタＭＮ９
のゲートは感知ノードＳＯに連結され、ＮＭＯＳトラン
ジスタＭＮ１０のゲートは制御信号ＬＡＴ１に連結され
る。
【００３２】制御信号Ｄａｔａ１のロジック状態は、プ
ログラム動作のデータロード区間において、プログラム
されるデータと同一のロジック状態を有する。例えば、
プログラムされるデータが‘１’であれば、制御信号Ｄ
ａｔａ１はロジック‘１’状態を有する。プログラムさ
れるデータが‘０’であれば、制御信号Ｄａｔａ１はロ
ジック‘０’状態を有する。制御信号Ｄａｔａ１のロジ
ック状態は、読み出し動作の放電及びデータ出力区間で
ロジック‘１’状態を有し、読み出し動作のデータラッ
チ区間でロジック‘０’状態を有する。制御信号Ｄａｔ
ａ１のロジック状態が設計条件に応じて変更されうるこ
とができることは、この分野の通常の知識を有する者に
自明である。
ログラム動作のデータロード区間において、プログラム
されるデータと同一のロジック状態を有する。例えば、
プログラムされるデータが‘１’であれば、制御信号Ｄ
ａｔａ１はロジック‘１’状態を有する。プログラムさ
れるデータが‘０’であれば、制御信号Ｄａｔａ１はロ
ジック‘０’状態を有する。制御信号Ｄａｔａ１のロジ
ック状態は、読み出し動作の放電及びデータ出力区間で
ロジック‘１’状態を有し、読み出し動作のデータラッ
チ区間でロジック‘０’状態を有する。制御信号Ｄａｔ
ａ１のロジック状態が設計条件に応じて変更されうるこ
とができることは、この分野の通常の知識を有する者に
自明である。
【００３３】第１感知及びラッチブロック２４０におい
て、ＮＭＯＳトランジスタＭＮ６〜ＭＮ１０は第１伝達
回路を構成し、ＰＭＯＳ及びＮＭＯＳトランジスタＭＰ
１、ＭＰ２、ＭＮ４、ＭＮ５は第２伝達回路を構成す
る。第１伝達回路は、プログラム動作時に、データバス
ＤＬ上のデータをラッチＬ１（すなわち、第１ラッチノ
ードＮ２）に伝達する。第１伝達回路は、読み出し動作
時に、感知ノードＳＯのデータをラッチＬ１に伝達し、
その次にラッチされたデータを列ゲート回路１６０を通
じてデータバスＤＬに伝達する。第２伝達回路は、プロ
グラム動作時に、ラッチＬ１に維持されるデータを感知
ノードＳＯに伝達する。このような動作の詳細について
は後述する。
て、ＮＭＯＳトランジスタＭＮ６〜ＭＮ１０は第１伝達
回路を構成し、ＰＭＯＳ及びＮＭＯＳトランジスタＭＰ
１、ＭＰ２、ＭＮ４、ＭＮ５は第２伝達回路を構成す
る。第１伝達回路は、プログラム動作時に、データバス
ＤＬ上のデータをラッチＬ１（すなわち、第１ラッチノ
ードＮ２）に伝達する。第１伝達回路は、読み出し動作
時に、感知ノードＳＯのデータをラッチＬ１に伝達し、
その次にラッチされたデータを列ゲート回路１６０を通
じてデータバスＤＬに伝達する。第２伝達回路は、プロ
グラム動作時に、ラッチＬ１に維持されるデータを感知
ノードＳＯに伝達する。このような動作の詳細について
は後述する。
【００３４】続けて、図３を参照すると、第２感知及び
ラッチブロック２６０はラッチＬ２、二つのＰＭＯＳト
ランジスタＭＰ３、ＭＰ４、及び７個のＮＭＯＳトラン
ジスタＭＮ１１〜ＭＮ１７で構成される。ラッチＬ２は
第１ラッチノードＮ５と第２ラッチノードＮ６とを有
し、インバーターＩＮＶ２、ＩＮＶ３で構成される。イ
ンバーターＩＮＶ２の入力端子は第２ラッチノードＮ６
に連結され、それの入力端子は第１ラッチノードＮ５に
連結される。インバーターＩＮＶ３の入力端子は第１ラ
ッチノードＮ５に連結され、それの出力端子は第２ラッ
チノードＮ６に連結される。ＰＭＯＳトランジスタＭＰ
３、ＭＰ４は電源電圧Ｖｃｃと感知ノードＳＯとの間に
直列に連結され、ＮＭＯＳトランジスタＭＮ１１、ＭＮ
１２は感知ノードＳＯと接地電圧ＧＮＤとの間に直列に
連結される。ＰＭＯＳトランジスタＭＰ３とＮＭＯＳト
ランジスタＭＮ１２は第２ラッチノードＮ６に共通に連
結されている。ＮＭＯＳトランジスタＭＮ１１は制御信
号ＬＤ２に応じてターンオン／オフされ、ＰＭＯＳトラ
ンジスタＭＰ４は制御信号ＬＤ２の反転信号ｎＬＤ２に
応じてターンオン／オフされる。ＮＭＯＳトランジスタ
ＭＮ１３は内部ノードＮ１とノードＮ７との間に連結さ
れ、制御信号ＳＷ２のロジック状態に従ってターンオン
／オフされる。ＮＭＯＳトランジスタＭＮ１４はラッチ
Ｌ２の第２ラッチノードＮ６とノードＮ７との間に連結
され、ＮＭＯＳトランジスタＭＮ１５はラッチＬ２の第
１ラッチノードＮ５とノードＮ７との間に連結される。
ＮＭＯＳトランジスタＭＮ１４は制御信号Ｄａｔａ２の
ロジック状態に従って制御され、ＮＭＯＳトランジスタ
ＭＮ１５は制御信号Ｄａｔａ２の反転信号ｎＤａｔａ２
のロジック状態に従って制御される。ＮＭＯＳトランジ
スタＭＮ１６、ＭＮ１７はノードＮ７と接地電圧ＧＮＤ
との間に直列に連結される。ＮＭＯＳトランジスタＭＮ
１６のゲートは感知ノードＳＯに連結され、ＮＭＯＳト
ランジスタＭＮ１７のゲートは制御信号ＬＡＴ２に連結
される。
ラッチブロック２６０はラッチＬ２、二つのＰＭＯＳト
ランジスタＭＰ３、ＭＰ４、及び７個のＮＭＯＳトラン
ジスタＭＮ１１〜ＭＮ１７で構成される。ラッチＬ２は
第１ラッチノードＮ５と第２ラッチノードＮ６とを有
し、インバーターＩＮＶ２、ＩＮＶ３で構成される。イ
ンバーターＩＮＶ２の入力端子は第２ラッチノードＮ６
に連結され、それの入力端子は第１ラッチノードＮ５に
連結される。インバーターＩＮＶ３の入力端子は第１ラ
ッチノードＮ５に連結され、それの出力端子は第２ラッ
チノードＮ６に連結される。ＰＭＯＳトランジスタＭＰ
３、ＭＰ４は電源電圧Ｖｃｃと感知ノードＳＯとの間に
直列に連結され、ＮＭＯＳトランジスタＭＮ１１、ＭＮ
１２は感知ノードＳＯと接地電圧ＧＮＤとの間に直列に
連結される。ＰＭＯＳトランジスタＭＰ３とＮＭＯＳト
ランジスタＭＮ１２は第２ラッチノードＮ６に共通に連
結されている。ＮＭＯＳトランジスタＭＮ１１は制御信
号ＬＤ２に応じてターンオン／オフされ、ＰＭＯＳトラ
ンジスタＭＰ４は制御信号ＬＤ２の反転信号ｎＬＤ２に
応じてターンオン／オフされる。ＮＭＯＳトランジスタ
ＭＮ１３は内部ノードＮ１とノードＮ７との間に連結さ
れ、制御信号ＳＷ２のロジック状態に従ってターンオン
／オフされる。ＮＭＯＳトランジスタＭＮ１４はラッチ
Ｌ２の第２ラッチノードＮ６とノードＮ７との間に連結
され、ＮＭＯＳトランジスタＭＮ１５はラッチＬ２の第
１ラッチノードＮ５とノードＮ７との間に連結される。
ＮＭＯＳトランジスタＭＮ１４は制御信号Ｄａｔａ２の
ロジック状態に従って制御され、ＮＭＯＳトランジスタ
ＭＮ１５は制御信号Ｄａｔａ２の反転信号ｎＤａｔａ２
のロジック状態に従って制御される。ＮＭＯＳトランジ
スタＭＮ１６、ＭＮ１７はノードＮ７と接地電圧ＧＮＤ
との間に直列に連結される。ＮＭＯＳトランジスタＭＮ
１６のゲートは感知ノードＳＯに連結され、ＮＭＯＳト
ランジスタＭＮ１７のゲートは制御信号ＬＡＴ２に連結
される。
【００３５】制御信号Ｄａｔａ２のロジック状態は、前
述した制御信号Ｄａｔａ１と同一の方式によって決めら
れ、それに対する説明は省略する。
述した制御信号Ｄａｔａ１と同一の方式によって決めら
れ、それに対する説明は省略する。
【００３６】第２感知及びラッチブロック２６０におい
て、ＮＭＯＳトランジスタＭＮ１３〜ＭＮ１７は第１伝
達回路を構成し、ＰＭＯＳ及びＮＭＯＳトランジスタＭ
Ｐ３、ＭＰ４、ＭＮ１１、ＭＮ１２は第２伝達回路を構
成する。第１伝達回路は、プログラム動作時に、データ
バス上のデータをラッチＬ２（すなわち、第１ラッチノ
ードＮ５）に伝達する。第１伝達回路は、読み出し動作
時に、感知ノードＳＯのデータをラッチＬ２に伝達し、
その次にラッチされたデータを列ゲート回路１６０を通
じてデータバスＤＬに伝達する。第２伝達回路は、プロ
グラム動作時に、ラッチＬ２に維持されるデータを感知
ノードＳＯに伝達する。このような動作の詳細について
は後述する。
て、ＮＭＯＳトランジスタＭＮ１３〜ＭＮ１７は第１伝
達回路を構成し、ＰＭＯＳ及びＮＭＯＳトランジスタＭ
Ｐ３、ＭＰ４、ＭＮ１１、ＭＮ１２は第２伝達回路を構
成する。第１伝達回路は、プログラム動作時に、データ
バス上のデータをラッチＬ２（すなわち、第１ラッチノ
ードＮ５）に伝達する。第１伝達回路は、読み出し動作
時に、感知ノードＳＯのデータをラッチＬ２に伝達し、
その次にラッチされたデータを列ゲート回路１６０を通
じてデータバスＤＬに伝達する。第２伝達回路は、プロ
グラム動作時に、ラッチＬ２に維持されるデータを感知
ノードＳＯに伝達する。このような動作の詳細について
は後述する。
【００３７】図４は、プログラム動作時における本発明
のキャッシュ機能を説明するためのデータ流れ図であ
る。図４を参照すると、先ず、プログラムされるデータ
が第１感知及びラッチブロック２４０にロードされる
（３１０）。そのようにロードされたデータはビットラ
インＢＬｉ＿Ｅを通じてメモリセルにプログラムされる
（３２０）。プログラム動作が実行される間、第２感知
及びラッチブロック２６０はキャッシュ機能を実行する
（３３０）。すなわち、第２感知及びラッチブロック２
６０にはデータバスＤＬから列ゲート回路１６０を通じ
て伝達されたデータがラッチされる。その次に、第２感
知及びラッチブロック２６０にロードされたデータがビ
ットラインＢＬｉ＿Ｏを通じてメモリセルにプログラム
される。このプログラム動作が実行される間、第１感知
及びラッチブロック２４０はキャッシュ機能を実行す
る。すなわち、第１感知及びラッチブロック２４０はデ
ータバスＤＬから列ゲート回路１６０を通じて伝達され
たデータをラッチする。第１プログラムデータをロード
する時間を除けば、残りのプログラムデータのロード時
間は以前にロードされたデータをプログラムする時間と
重なる。したがって、連続的なプログラム動作を実行す
る場合に必要な総プログラム時間が短縮される。特に、
従来技術においては、ページサイズが増加する場合に、
データロード時間が一サイクルのプログラム時間中に占
める割合が大きくなって、その結果、一サイクルのプロ
グラム時間が増加する。これはプログラムスピードが低
下することを意味する。しかし、本発明によるキャッシ
ュ機能を有するメモリ装置の場合には、ページサイズが
増加しても、データロード区間とプログラム区間が時間
的に重なるので、総プログラム時間はページサイズが増
加してもほとんど増加しない。
のキャッシュ機能を説明するためのデータ流れ図であ
る。図４を参照すると、先ず、プログラムされるデータ
が第１感知及びラッチブロック２４０にロードされる
（３１０）。そのようにロードされたデータはビットラ
インＢＬｉ＿Ｅを通じてメモリセルにプログラムされる
（３２０）。プログラム動作が実行される間、第２感知
及びラッチブロック２６０はキャッシュ機能を実行する
（３３０）。すなわち、第２感知及びラッチブロック２
６０にはデータバスＤＬから列ゲート回路１６０を通じ
て伝達されたデータがラッチされる。その次に、第２感
知及びラッチブロック２６０にロードされたデータがビ
ットラインＢＬｉ＿Ｏを通じてメモリセルにプログラム
される。このプログラム動作が実行される間、第１感知
及びラッチブロック２４０はキャッシュ機能を実行す
る。すなわち、第１感知及びラッチブロック２４０はデ
ータバスＤＬから列ゲート回路１６０を通じて伝達され
たデータをラッチする。第１プログラムデータをロード
する時間を除けば、残りのプログラムデータのロード時
間は以前にロードされたデータをプログラムする時間と
重なる。したがって、連続的なプログラム動作を実行す
る場合に必要な総プログラム時間が短縮される。特に、
従来技術においては、ページサイズが増加する場合に、
データロード時間が一サイクルのプログラム時間中に占
める割合が大きくなって、その結果、一サイクルのプロ
グラム時間が増加する。これはプログラムスピードが低
下することを意味する。しかし、本発明によるキャッシ
ュ機能を有するメモリ装置の場合には、ページサイズが
増加しても、データロード区間とプログラム区間が時間
的に重なるので、総プログラム時間はページサイズが増
加してもほとんど増加しない。
【００３８】図５は、読み出し動作時における本発明の
キャッシュ機能を説明するためのデータ流れ図である。
ビットライン選択及びバイアスブロック２００とプリチ
ャージブロック２２０とにより感知ノードＳＯとビット
ラインを所定の状態に設定した後、第２感知及びラッチ
ブロック２６０は選択されたビットラインに連結された
メモリセルからデータを感知する。その次に、ビットラ
イン選択及びバイアスブロック２００とプリチャージブ
ロック２２０とにより感知ノードＳＯとビットラインを
所定の状態に設定した後、第１感知及びラッチブロック
２４０は選択されたビットラインに連結されたメモリセ
ルからデータを感知する（３４０）。これと同時に、第
２感知及びラッチブロック２６０は列ゲート回路１６０
を通じてデータバスＤＬに感知されたデータを出力する
（３５０）。
キャッシュ機能を説明するためのデータ流れ図である。
ビットライン選択及びバイアスブロック２００とプリチ
ャージブロック２２０とにより感知ノードＳＯとビット
ラインを所定の状態に設定した後、第２感知及びラッチ
ブロック２６０は選択されたビットラインに連結された
メモリセルからデータを感知する。その次に、ビットラ
イン選択及びバイアスブロック２００とプリチャージブ
ロック２２０とにより感知ノードＳＯとビットラインを
所定の状態に設定した後、第１感知及びラッチブロック
２４０は選択されたビットラインに連結されたメモリセ
ルからデータを感知する（３４０）。これと同時に、第
２感知及びラッチブロック２６０は列ゲート回路１６０
を通じてデータバスＤＬに感知されたデータを出力する
（３５０）。
【００３９】すなわち、二つの感知及びラッチブロック
２４０、２６０のうちのいずれか一つを通じて感知動作
を実行する間、残りの感知及びラッチブロックにラッチ
されたデータ（すなわち、感知されたデータ）がデータ
ラインにロードされる。このようなキャッシュ機能はフ
ラッシュメモリ装置の読み出し動作スピードを向上させ
る。
２４０、２６０のうちのいずれか一つを通じて感知動作
を実行する間、残りの感知及びラッチブロックにラッチ
されたデータ（すなわち、感知されたデータ）がデータ
ラインにロードされる。このようなキャッシュ機能はフ
ラッシュメモリ装置の読み出し動作スピードを向上させ
る。
【００４０】図６は本発明によるページコピーバック機
能を説明するためのデータ流れ図である。ページコピー
バック動作では選択されたページに対する読み出し動作
を実行してページデータをラッチし（３６０）、その次
にラッチされたデータを他のページにプログラムする
（３７０）。これによって、一つの感知及びラッチブロ
ックがこのような動作の全部を実行できるので、ページ
コピーバック動作が実行される間、他の感知及びラッチ
ブロックは非活性化される。読み出し動作とプログラム
動作は、前述したことと同一であるので、それに対する
説明は省略する。本発明によるページコピーバック動作
によると、読み出されたデータの状態の反転なしに、そ
のままプログラムされる。このような理由により、別途
のページコピーフラグセルは本発明のメモリセルアレイ
では不要である。このような動作の詳細については後述
する。
能を説明するためのデータ流れ図である。ページコピー
バック動作では選択されたページに対する読み出し動作
を実行してページデータをラッチし（３６０）、その次
にラッチされたデータを他のページにプログラムする
（３７０）。これによって、一つの感知及びラッチブロ
ックがこのような動作の全部を実行できるので、ページ
コピーバック動作が実行される間、他の感知及びラッチ
ブロックは非活性化される。読み出し動作とプログラム
動作は、前述したことと同一であるので、それに対する
説明は省略する。本発明によるページコピーバック動作
によると、読み出されたデータの状態の反転なしに、そ
のままプログラムされる。このような理由により、別途
のページコピーフラグセルは本発明のメモリセルアレイ
では不要である。このような動作の詳細については後述
する。
【００４１】図７は本発明によるプログラム動作を説明
するための動作タイミング図であり、図８は本発明のプ
ログラム動作によるページバッファのデータ流れを示す
回路図である。以下、本発明によるプログラム動作を図
７及び図８を参照して詳細に説明する。説明の便宜上、
一つのページバッファを用いてプログラム動作を説明す
る。図７に示したように。本発明によるプログラム動作
は、データロード区間、放電区間、そしてプログラム及
びキャッシュ区間に区分することができる。
するための動作タイミング図であり、図８は本発明のプ
ログラム動作によるページバッファのデータ流れを示す
回路図である。以下、本発明によるプログラム動作を図
７及び図８を参照して詳細に説明する。説明の便宜上、
一つのページバッファを用いてプログラム動作を説明す
る。図７に示したように。本発明によるプログラム動作
は、データロード区間、放電区間、そしてプログラム及
びキャッシュ区間に区分することができる。
【００４２】先ず、データロード区間では、第１及び第
２感知及びラッチブロック２４０、２６０のうちのいず
れか一つにデータが伝達される。便宜上、第１感知及び
ラッチブロック２４０のラッチＬ１に第１プログラムデ
ータビットがロードされ、その第１プログラムデータビ
ットが‘１’と仮定すると、制御信号Ｄａｔａ１は高レ
ベルになり、データラインＤＬは放電された状態、すな
わち、低レベルになる。図７に示したように、制御信号
ＳＷ１が低レベルから高レベルに遷移することによっ
て、ラッチＬ１の第２ラッチロードＮ３は低レベルにな
り、第１ラッチノードＮ２は高レベルになる。このよう
な動作の結果として、第１プログラムデータビットが図
８に示したデータ経路（１）を通じて第１感知及びラッ
チブロック２４０にロードされる。
２感知及びラッチブロック２４０、２６０のうちのいず
れか一つにデータが伝達される。便宜上、第１感知及び
ラッチブロック２４０のラッチＬ１に第１プログラムデ
ータビットがロードされ、その第１プログラムデータビ
ットが‘１’と仮定すると、制御信号Ｄａｔａ１は高レ
ベルになり、データラインＤＬは放電された状態、すな
わち、低レベルになる。図７に示したように、制御信号
ＳＷ１が低レベルから高レベルに遷移することによっ
て、ラッチＬ１の第２ラッチロードＮ３は低レベルにな
り、第１ラッチノードＮ２は高レベルになる。このよう
な動作の結果として、第１プログラムデータビットが図
８に示したデータ経路（１）を通じて第１感知及びラッ
チブロック２４０にロードされる。
【００４３】第１感知及びラッチブロック２４０にロー
ドされたデータをプログラムする前に、ビットラインＢ
Ｌ０＿Ｅ、ＢＬ０＿Ｏと感知ノードＳＯの電圧が放電さ
れる。これは、信号ラインに接地電圧ＧＮＤを供給し、
制御信号ＶＢＬｅ、ＶＢＬｏ、ＢＬＢＩＡＳ＿Ｅ、ＢＬ
ＢＩＡＳ＿Ｏが高レベルになることによって達成され
る。この時、感知ノードＳＯの電圧に影響を与えること
ができる素子（例えば、ＰＭＯＳトランジスタＭＰ０）
は非導電状態を維持する。
ドされたデータをプログラムする前に、ビットラインＢ
Ｌ０＿Ｅ、ＢＬ０＿Ｏと感知ノードＳＯの電圧が放電さ
れる。これは、信号ラインに接地電圧ＧＮＤを供給し、
制御信号ＶＢＬｅ、ＶＢＬｏ、ＢＬＢＩＡＳ＿Ｅ、ＢＬ
ＢＩＡＳ＿Ｏが高レベルになることによって達成され
る。この時、感知ノードＳＯの電圧に影響を与えること
ができる素子（例えば、ＰＭＯＳトランジスタＭＰ０）
は非導電状態を維持する。
【００４４】放電動作が完了すると、制御信号ＶＢＬ
ｅ、ＢＬＢＩＡＳ＿０は高レベルから低レベルになる。
これによって、ビットラインＢＬ０＿ＥはＮＭＯＳトラ
ンジスタＭＮ２を通じて感知ノードＳＯに連結される一
方、ビットラインＢＬ０＿ＯはＮＭＯＳトランジスタＭ
Ｎ１を通じて接地電圧ＧＮＤの信号ラインに連結され
る。このような状態で、図７に示したように、制御信号
ＬＤ１が低レベルから高レベルに遷移し、その結果、Ｐ
ＭＯＳトランジスタＭＰ２とＮＭＯＳトランジスタＭＮ
４がターンオンされる。ラッチＬ１にデータ‘１’がロ
ードされるので、第１ラッチノードＮ３は低レベルに維
持される。ＰＭＯＳトランジスタＭＰ２はターンオンさ
れ、その結果、感知ノードＳＯ及びビットラインＢＬ０
＿Ｅは図８に示したデータ経路（２）に沿って、すなわ
ち、ＰＭＯＳトランジスタＭＰ１、ＭＰ２を通じて電源
電圧Ｖｃｃまでプルアップされる。以後、感知ノードＳ
Ｏに伝達されたデータは、よく知られた方法を通じて対
応するメモリセルにプログラムされる。
ｅ、ＢＬＢＩＡＳ＿０は高レベルから低レベルになる。
これによって、ビットラインＢＬ０＿ＥはＮＭＯＳトラ
ンジスタＭＮ２を通じて感知ノードＳＯに連結される一
方、ビットラインＢＬ０＿ＯはＮＭＯＳトランジスタＭ
Ｎ１を通じて接地電圧ＧＮＤの信号ラインに連結され
る。このような状態で、図７に示したように、制御信号
ＬＤ１が低レベルから高レベルに遷移し、その結果、Ｐ
ＭＯＳトランジスタＭＰ２とＮＭＯＳトランジスタＭＮ
４がターンオンされる。ラッチＬ１にデータ‘１’がロ
ードされるので、第１ラッチノードＮ３は低レベルに維
持される。ＰＭＯＳトランジスタＭＰ２はターンオンさ
れ、その結果、感知ノードＳＯ及びビットラインＢＬ０
＿Ｅは図８に示したデータ経路（２）に沿って、すなわ
ち、ＰＭＯＳトランジスタＭＰ１、ＭＰ２を通じて電源
電圧Ｖｃｃまでプルアップされる。以後、感知ノードＳ
Ｏに伝達されたデータは、よく知られた方法を通じて対
応するメモリセルにプログラムされる。
【００４５】実質的なプログラム動作が実行される間、
本発明による第２感知及びラッチブロック２６０を通じ
てキャッシュ動作が図８に示したデータ経路（２）を通
じて同時に実行される。次にプログラムされるデータビ
ットが‘０’と仮定すれば、データラインＤＬは高レベ
ルになり、制御信号Ｄａｔａ２は低レベルになる。図７
に示したように、プログラム動作が実行される間、制御
信号ＳＷ２が低レベルから高レベルに遷移することによ
って、ラッチＬ２の第１ラッチロードＮ５はＮＭＯＳト
ランジスタＭＮ１５を通じて低レベルになり、第２ラッ
チノードＮ６は高レベルになる。このような動作の結果
として、第１プログラムデータがメモリセルに格納され
る間に第２プログラムデータビットが図８に示したデー
タ経路（２）を通じて第２感知及びラッチブロック２６
０にロードされたデータをプログラムする過程は、前述
の方法と同一の方法により実行されるので、それに対す
る説明は省略する。
本発明による第２感知及びラッチブロック２６０を通じ
てキャッシュ動作が図８に示したデータ経路（２）を通
じて同時に実行される。次にプログラムされるデータビ
ットが‘０’と仮定すれば、データラインＤＬは高レベ
ルになり、制御信号Ｄａｔａ２は低レベルになる。図７
に示したように、プログラム動作が実行される間、制御
信号ＳＷ２が低レベルから高レベルに遷移することによ
って、ラッチＬ２の第１ラッチロードＮ５はＮＭＯＳト
ランジスタＭＮ１５を通じて低レベルになり、第２ラッ
チノードＮ６は高レベルになる。このような動作の結果
として、第１プログラムデータがメモリセルに格納され
る間に第２プログラムデータビットが図８に示したデー
タ経路（２）を通じて第２感知及びラッチブロック２６
０にロードされたデータをプログラムする過程は、前述
の方法と同一の方法により実行されるので、それに対す
る説明は省略する。
【００４６】第１／２感知及びラッチブロックにロード
されたデータをプログラムする間、第２／１感知及びラ
ッチブロックにデータをロードすることによって、デー
タロード時間は、第１データロード時間を除けば、総プ
ログラム時間に影響を与えない。したがって、フラッシ
ュメモリ装置のプログラムスピードが短縮される。
されたデータをプログラムする間、第２／１感知及びラ
ッチブロックにデータをロードすることによって、デー
タロード時間は、第１データロード時間を除けば、総プ
ログラム時間に影響を与えない。したがって、フラッシ
ュメモリ装置のプログラムスピードが短縮される。
【００４７】図９は本発明による読み出し動作を説明す
るための動作タイミング図であり、図１０は本発明の読
み出し動作によるページバッファのデータ流れを示す回
路図である。以下、本発明による読み出し動作を図９及
び図１０を参照して説明する。説明の便宜上、一つのペ
ージバッファを用いて読み出し動作を説明する。読み出
し動作を説明する前に、ビットラインＢＬ０＿Ｏに連結
されたメモリセルがデータ‘１’を格納し、ビットライ
ンＢＬ０＿Ｅに連結されたメモリセルがデータ‘０’を
格納すると仮定する。
るための動作タイミング図であり、図１０は本発明の読
み出し動作によるページバッファのデータ流れを示す回
路図である。以下、本発明による読み出し動作を図９及
び図１０を参照して説明する。説明の便宜上、一つのペ
ージバッファを用いて読み出し動作を説明する。読み出
し動作を説明する前に、ビットラインＢＬ０＿Ｏに連結
されたメモリセルがデータ‘１’を格納し、ビットライ
ンＢＬ０＿Ｅに連結されたメモリセルがデータ‘０’を
格納すると仮定する。
【００４８】先ず、第１及び第２感知及びラッチブロッ
ク２４０、２６０内のラッチＬ１、Ｌ２が高レベルを有
するように初期化される。これは、次のような過程によ
って行われる。制御信号ＰＲＥが高レベルから低レベル
に遷移することによって、感知ノードＳＯが電源電圧Ｖ
ｃｃまで充電される。これによりＮＭＯＳトランジスタ
ＭＮ９がターンオンされる。同時に、制御信号ＬＡＴ
１、ＬＡＴ２、Ｄａｔａ１、Ｄａｔａ２は、図９に示し
たように、低レベルから高レベルに遷移する。第１感知
及びラッチブロック２４０のＮＭＯＳトランジスタＭＮ
８、ＭＮ９、ＭＮ１０はターンオンされ、それのＮＭＯ
ＳトランジスタＭＮ７はターンオフされる。結果的に、
ラッチＬ１の第２ラッチノードＮ３は接地される。すな
わち、第１ラッチノードＮ２が図１０のデータ経路
（１）を通じてデータ‘１’に設定される。同様に、第
２感知及びラッチブロック２６０のＮＭＯＳトランジス
タＭＮ１４、ＭＮ１６、ＭＮ１７がターンオンされ、Ｎ
ＭＯＳトランジスタＭＮ１５がターンオフされる。結果
的に、第２感知及びラッチブロック２６０のラッチＬ２
の第２ラッチノードＮ６は接地される。すなわち、第２
感知及びラッチブロック２６０の第１ラッチノードＮ５
が図１０のデータ経路（３）を通じてデータ‘１’に設
定される。
ク２４０、２６０内のラッチＬ１、Ｌ２が高レベルを有
するように初期化される。これは、次のような過程によ
って行われる。制御信号ＰＲＥが高レベルから低レベル
に遷移することによって、感知ノードＳＯが電源電圧Ｖ
ｃｃまで充電される。これによりＮＭＯＳトランジスタ
ＭＮ９がターンオンされる。同時に、制御信号ＬＡＴ
１、ＬＡＴ２、Ｄａｔａ１、Ｄａｔａ２は、図９に示し
たように、低レベルから高レベルに遷移する。第１感知
及びラッチブロック２４０のＮＭＯＳトランジスタＭＮ
８、ＭＮ９、ＭＮ１０はターンオンされ、それのＮＭＯ
ＳトランジスタＭＮ７はターンオフされる。結果的に、
ラッチＬ１の第２ラッチノードＮ３は接地される。すな
わち、第１ラッチノードＮ２が図１０のデータ経路
（１）を通じてデータ‘１’に設定される。同様に、第
２感知及びラッチブロック２６０のＮＭＯＳトランジス
タＭＮ１４、ＭＮ１６、ＭＮ１７がターンオンされ、Ｎ
ＭＯＳトランジスタＭＮ１５がターンオフされる。結果
的に、第２感知及びラッチブロック２６０のラッチＬ２
の第２ラッチノードＮ６は接地される。すなわち、第２
感知及びラッチブロック２６０の第１ラッチノードＮ５
が図１０のデータ経路（３）を通じてデータ‘１’に設
定される。
【００４９】ラッチＬ１、Ｌ２がデータ‘１’に設定さ
れると、第１及び第２感知及びラッチブロック２４０、
２６０のうちのいずれか一つを通じて感知動作が実行さ
れる。先ず、第２感知及びラッチブロック２６０を通じ
て感知動作が実行されると仮定する。
れると、第１及び第２感知及びラッチブロック２４０、
２６０のうちのいずれか一つを通じて感知動作が実行さ
れる。先ず、第２感知及びラッチブロック２６０を通じ
て感知動作が実行されると仮定する。
【００５０】感知ノードＳＯとビットラインＢＬ０＿
Ｅ、ＢＬ０＿Ｏを放電させるために、図９に示したよう
に、制御信号ＶＢＬｅ、ＶＢＬｏ、ＢＬＢＩＡＳ＿Ｅ、
ＢＬＢＩＡＳ＿Ｏ各々は低レベルから高レベルに遷移す
る。この時、信号ラインには接地電圧ＧＮＤが供給され
る。したがって、感知ノードＳＯとビットラインＢＬ０
＿Ｅ、ＢＬ０＿Ｏは接地電圧になる。
Ｅ、ＢＬ０＿Ｏを放電させるために、図９に示したよう
に、制御信号ＶＢＬｅ、ＶＢＬｏ、ＢＬＢＩＡＳ＿Ｅ、
ＢＬＢＩＡＳ＿Ｏ各々は低レベルから高レベルに遷移す
る。この時、信号ラインには接地電圧ＧＮＤが供給され
る。したがって、感知ノードＳＯとビットラインＢＬ０
＿Ｅ、ＢＬ０＿Ｏは接地電圧になる。
【００５１】放電動作が完了すると、制御信号ＶＢＬ
ｏ、ＢＬＢＩＡＳ＿Ｅ，ＢＬＢＩＡＳ＿Ｏ各々は低レベ
ルになり感知ノードＳＯとビットラインＢＬ０＿Ｏはフ
ローティング状態になる。この時、ビットラインＢＬ０
＿ＥはＮＭＯＳトランジスタＭＮ０を通じて接地電圧Ｇ
ＮＤ信号ラインに電気的に連結され、ビットラインＢＬ
０＿Ｏは感知ノードＳＯと電気的に連結される。制御信
号ＰＲＥが高レベルから低レベルに遷移することによっ
て、感知ノードＳＯは電源電圧Ｖｃｃにプリチャージさ
れる。制御信号ラインＢＬＢＩＡＳ＿Ｏには電源電圧Ｖ
ｃｃより低い特定電圧（例えば、１．５Ｖ）が印加さ
れ、ビットラインＢＬ０＿ＯはＮＭＯＳトランジスタＭ
Ｎ３を通じて（１．５Ｖ−Ｖｔｈ）電圧（ここで、Ｖｔ
ｎはＮＭＯＳトランジスタＭＮ３のしきい電圧を示す）
に充電される。この時、ＮＭＯＳトランジスタＭＮ２は
ターンオフ状態に維持される。その次に、制御信号ＢＬ
ＢＩＡＳ＿Ｏ、ＰＲＥが各々ローとハイになる。
ｏ、ＢＬＢＩＡＳ＿Ｅ，ＢＬＢＩＡＳ＿Ｏ各々は低レベ
ルになり感知ノードＳＯとビットラインＢＬ０＿Ｏはフ
ローティング状態になる。この時、ビットラインＢＬ０
＿ＥはＮＭＯＳトランジスタＭＮ０を通じて接地電圧Ｇ
ＮＤ信号ラインに電気的に連結され、ビットラインＢＬ
０＿Ｏは感知ノードＳＯと電気的に連結される。制御信
号ＰＲＥが高レベルから低レベルに遷移することによっ
て、感知ノードＳＯは電源電圧Ｖｃｃにプリチャージさ
れる。制御信号ラインＢＬＢＩＡＳ＿Ｏには電源電圧Ｖ
ｃｃより低い特定電圧（例えば、１．５Ｖ）が印加さ
れ、ビットラインＢＬ０＿ＯはＮＭＯＳトランジスタＭ
Ｎ３を通じて（１．５Ｖ−Ｖｔｈ）電圧（ここで、Ｖｔ
ｎはＮＭＯＳトランジスタＭＮ３のしきい電圧を示す）
に充電される。この時、ＮＭＯＳトランジスタＭＮ２は
ターンオフ状態に維持される。その次に、制御信号ＢＬ
ＢＩＡＳ＿Ｏ、ＰＲＥが各々ローとハイになる。
【００５２】ビットラインＢＬ０＿Ｏに連結されたメモ
リセルがオンセル、すなわち、データ‘１’を格納して
いた場合に、このような状態でビットラインＢＬ０＿Ｏ
の電圧は接地電圧ＧＮＤに向けて低くなる。制御信号ラ
インＢＬＢＩＡＳ＿Ｏに特定電圧（例えば、１．０Ｖ）
が印加されると、ＮＭＯＳトランジスタＭＮ３はターン
オンされ、感知ノードＳＯの電圧はメモリセルを通じて
接地電圧ＧＮＤに放電される。これはＮＭＯＳトランジ
スタＭＮ１６がターンオフされるようにする。以後、感
知ノードＳＯ上のデータが第２感知及びラッチブロック
２６０によってラッチされる。さらに具体的に説明する
と、次の通りである。前述したように、感知ノードＳＯ
は接地電圧ＧＮＤを有する。したがって、制御信号ＬＡ
Ｔ２、ｎＤａｔａ２が低レベルから高レベルに遷移して
も、第２感知及びラッチブロック２６０の第１ラッチノ
ードＮ５は初期に設定されたデータ‘１’をそのままに
維持する。前述した感知動作は図１０のデータ経路
（２）を通じて行われる。
リセルがオンセル、すなわち、データ‘１’を格納して
いた場合に、このような状態でビットラインＢＬ０＿Ｏ
の電圧は接地電圧ＧＮＤに向けて低くなる。制御信号ラ
インＢＬＢＩＡＳ＿Ｏに特定電圧（例えば、１．０Ｖ）
が印加されると、ＮＭＯＳトランジスタＭＮ３はターン
オンされ、感知ノードＳＯの電圧はメモリセルを通じて
接地電圧ＧＮＤに放電される。これはＮＭＯＳトランジ
スタＭＮ１６がターンオフされるようにする。以後、感
知ノードＳＯ上のデータが第２感知及びラッチブロック
２６０によってラッチされる。さらに具体的に説明する
と、次の通りである。前述したように、感知ノードＳＯ
は接地電圧ＧＮＤを有する。したがって、制御信号ＬＡ
Ｔ２、ｎＤａｔａ２が低レベルから高レベルに遷移して
も、第２感知及びラッチブロック２６０の第１ラッチノ
ードＮ５は初期に設定されたデータ‘１’をそのままに
維持する。前述した感知動作は図１０のデータ経路
（２）を通じて行われる。
【００５３】ビットラインＢＬ０＿Ｏに対する感知動作
が完了すると、再びビットラインＢＬ０＿Ｅに対する感
知動作は次のように行われる。図９に示したように、ま
ず、感知ノードＳＯとビットラインＢＬ０＿Ｅを放電さ
せるために、制御信号ＶＢＬｅは高レベルに維持され、
制御信号ＶＢＬｏは低レベルから高レベルに遷移す
る。信号ラインには接地電圧ＧＮＤが供給されるので、
ビットラインＢＬ０＿Ｅと感知ノードＳＯの電圧は放電
される。
が完了すると、再びビットラインＢＬ０＿Ｅに対する感
知動作は次のように行われる。図９に示したように、ま
ず、感知ノードＳＯとビットラインＢＬ０＿Ｅを放電さ
せるために、制御信号ＶＢＬｅは高レベルに維持され、
制御信号ＶＢＬｏは低レベルから高レベルに遷移す
る。信号ラインには接地電圧ＧＮＤが供給されるので、
ビットラインＢＬ０＿Ｅと感知ノードＳＯの電圧は放電
される。
【００５４】放電動作が完了すると、感知ノードＳＯは
フローティング状態に維持される。以後、制御信号ＰＲ
Ｅが高レベルから低レベルに遷移することによって、感
知ノードＳＯは電源電圧Ｖｃｃにプリチャージされる。
制御信号ラインＢＬＢＩＡＳ＿Ｅには電源電圧ｖＣＣよ
り低い特定電圧（例えば、１．５Ｖ）が印加され、その
結果、ビットラインＢＬ０＿ＥはＮＭＯＳトランジスタ
ＭＮ２を通じて（１．５Ｖ−Ｖｔｎ）電圧（ここで、Ｖ
ｔｎはＮＭＯＳトランジスタＭＮ２のしきい電圧を示
す）に充電される。すなわち、ビットラインＢＬ０＿Ｅ
と感知ノードＳＯが電気的に連結される。この時、ＮＭ
ＯＳトランジスタＭＮ３はターンオフ状態に維持され
る。その次に、図９に示したように、制御信号ＢＬＢＩ
ＡＳ＿Ｅ、ＰＲＥが各々ローとハイになる。
フローティング状態に維持される。以後、制御信号ＰＲ
Ｅが高レベルから低レベルに遷移することによって、感
知ノードＳＯは電源電圧Ｖｃｃにプリチャージされる。
制御信号ラインＢＬＢＩＡＳ＿Ｅには電源電圧ｖＣＣよ
り低い特定電圧（例えば、１．５Ｖ）が印加され、その
結果、ビットラインＢＬ０＿ＥはＮＭＯＳトランジスタ
ＭＮ２を通じて（１．５Ｖ−Ｖｔｎ）電圧（ここで、Ｖ
ｔｎはＮＭＯＳトランジスタＭＮ２のしきい電圧を示
す）に充電される。すなわち、ビットラインＢＬ０＿Ｅ
と感知ノードＳＯが電気的に連結される。この時、ＮＭ
ＯＳトランジスタＭＮ３はターンオフ状態に維持され
る。その次に、図９に示したように、制御信号ＢＬＢＩ
ＡＳ＿Ｅ、ＰＲＥが各々ローとハイになる。
【００５５】ビットラインＢＬ０＿Ｅに連結されたメモ
リセルがオフセル、すなわち、データ‘０’を格納して
いた場合に、このような状態でビットラインＢＬ０＿Ｅ
の（１．５Ｖ−Ｖｔｎ）電圧はそのままに維持される。
ビットラインＢＬ０＿Ｅと感知ノードＳＯが電気的に連
結されるように制御信号ラインＢＬＢＩＡＳ＿Ｏに特定
電圧（例えば、１．０Ｖ）が印加される。これはＮＭＯ
ＳトランジスタＭＮ３をターンオンさせ、感知ノードＳ
Ｏの電圧は続けて電源電圧Ｖｃｃに維持される。これは
ＮＭＯＳトランジスタＭＮ９がターンオンされることを
意味する。以後、感知ノードＳＯ上のデータが第１感知
及びラッチブロック２４０によってラッチされる。すな
わち、制御信号ＬＡＴ１、ｎＤａｔａ１が低レベルから
高レベルに遷移する時に、第１感知及びラッチブロック
２４０の第１ラッチノードＮ５にはデータ‘０’がラッ
チされる。
リセルがオフセル、すなわち、データ‘０’を格納して
いた場合に、このような状態でビットラインＢＬ０＿Ｅ
の（１．５Ｖ−Ｖｔｎ）電圧はそのままに維持される。
ビットラインＢＬ０＿Ｅと感知ノードＳＯが電気的に連
結されるように制御信号ラインＢＬＢＩＡＳ＿Ｏに特定
電圧（例えば、１．０Ｖ）が印加される。これはＮＭＯ
ＳトランジスタＭＮ３をターンオンさせ、感知ノードＳ
Ｏの電圧は続けて電源電圧Ｖｃｃに維持される。これは
ＮＭＯＳトランジスタＭＮ９がターンオンされることを
意味する。以後、感知ノードＳＯ上のデータが第１感知
及びラッチブロック２４０によってラッチされる。すな
わち、制御信号ＬＡＴ１、ｎＤａｔａ１が低レベルから
高レベルに遷移する時に、第１感知及びラッチブロック
２４０の第１ラッチノードＮ５にはデータ‘０’がラッ
チされる。
【００５６】第１感知及びラッチブロック２４０を通じ
て感知動作が実行される間（図１０において、これは、
（３）で表示された太線のデータ経路を通じて行われ
る）、第２感知及びラッチブロック２６０に格納された
データは図１０のデータ経路（１）を通じてデータライ
ンＤＬに伝達される。さらに具体的に、先ず、データラ
インＤＬが接地電圧ＧＮＤに放電された後、フローティ
ング状態に維持される。その次に、図９に示したよう
に、制御信号Ｄａｔａ２、ＳＷ２が低レベルから高レベ
ルに遷移し、その結果、第２ラッチノードＮ６がＮＭＯ
ＳトランジスタＭＮ１４、ＭＮ１３、及び列ゲート回路
１６０を通じてデータラインＤＬと電気的に連結され
る。この時、第２ラッチノードＮ６が接地電圧ＧＮＤを
有するので、データラインＤＬの電圧が放電状態の接地
電圧ＧＮＤに維持される。第２ラッチノードＮ６が電源
電圧Ｖｃｃを有すると、データラインＤＬの電圧は接地
電圧ＧＮＤから増加される。その結果、データラインＤ
Ｌはチャージシェアリング（ｃｈａｒｇｅ ｓｈａｒｉ
ｎｇ）過程によって（Ｖｃｃ−ΔＶ）電圧（０＜ΔＶ＜
Ｖｃｃ）を有する。以後、データ出力過程はこの分野の
通常の知識を有する者によく知られているので、省略す
る。
て感知動作が実行される間（図１０において、これは、
（３）で表示された太線のデータ経路を通じて行われ
る）、第２感知及びラッチブロック２６０に格納された
データは図１０のデータ経路（１）を通じてデータライ
ンＤＬに伝達される。さらに具体的に、先ず、データラ
インＤＬが接地電圧ＧＮＤに放電された後、フローティ
ング状態に維持される。その次に、図９に示したよう
に、制御信号Ｄａｔａ２、ＳＷ２が低レベルから高レベ
ルに遷移し、その結果、第２ラッチノードＮ６がＮＭＯ
ＳトランジスタＭＮ１４、ＭＮ１３、及び列ゲート回路
１６０を通じてデータラインＤＬと電気的に連結され
る。この時、第２ラッチノードＮ６が接地電圧ＧＮＤを
有するので、データラインＤＬの電圧が放電状態の接地
電圧ＧＮＤに維持される。第２ラッチノードＮ６が電源
電圧Ｖｃｃを有すると、データラインＤＬの電圧は接地
電圧ＧＮＤから増加される。その結果、データラインＤ
Ｌはチャージシェアリング（ｃｈａｒｇｅ ｓｈａｒｉ
ｎｇ）過程によって（Ｖｃｃ−ΔＶ）電圧（０＜ΔＶ＜
Ｖｃｃ）を有する。以後、データ出力過程はこの分野の
通常の知識を有する者によく知られているので、省略す
る。
【００５７】様々なページのデータがアクセスされる場
合に、一つの感知及びラッチブロックを通じて感知動作
が実行され、他の一つの感知及びラッチブロックを通じ
てキャッシュ機能を同時に実行するので、本発明によれ
ば、フラッシュメモリ装置の読み出しスピードが非常に
向上する。
合に、一つの感知及びラッチブロックを通じて感知動作
が実行され、他の一つの感知及びラッチブロックを通じ
てキャッシュ機能を同時に実行するので、本発明によれ
ば、フラッシュメモリ装置の読み出しスピードが非常に
向上する。
【００５８】図１１は本発明によるページコピーバック
動作を説明するための動作タイミング図であり、図１２
は本発明のページコピーバック動作によるページバッフ
ァのデータ流れを示す回路図である。以下、本発明によ
るページコピーバック動作を図１１及び図１２を参照し
て説明する。説明の便宜上、一つのページバッファを用
いてページコピーバック動作を説明する。ページコピー
バック動作は感知動作とプログラム動作に区分される。
ページコピーバック動作を説明する前に、ビットライン
ＢＬ０＿Ｅに連結されたメモリセルが選択され、選択さ
れたメモリセルがデータ‘１’を格納すると仮定すれば
感知動作が説明される。そしてビットラインＢＬ０＿Ｅ
に連結された他のメモリセルが選択されると仮定すれ
ば、プログラム動作が説明される。ページコピーバック
動作はページバッファの第１及び第２感知及びラッチブ
ロックのうちのいずれか一つを用いて実行される。これ
によって、他の一つの感知及びラッチブロックはページ
コピーバック動作が実行される間、非活性化状態に維持
される。ページコピーバック動作は第１感知及びラッチ
ブロック２４０を通じて説明する。
動作を説明するための動作タイミング図であり、図１２
は本発明のページコピーバック動作によるページバッフ
ァのデータ流れを示す回路図である。以下、本発明によ
るページコピーバック動作を図１１及び図１２を参照し
て説明する。説明の便宜上、一つのページバッファを用
いてページコピーバック動作を説明する。ページコピー
バック動作は感知動作とプログラム動作に区分される。
ページコピーバック動作を説明する前に、ビットライン
ＢＬ０＿Ｅに連結されたメモリセルが選択され、選択さ
れたメモリセルがデータ‘１’を格納すると仮定すれば
感知動作が説明される。そしてビットラインＢＬ０＿Ｅ
に連結された他のメモリセルが選択されると仮定すれ
ば、プログラム動作が説明される。ページコピーバック
動作はページバッファの第１及び第２感知及びラッチブ
ロックのうちのいずれか一つを用いて実行される。これ
によって、他の一つの感知及びラッチブロックはページ
コピーバック動作が実行される間、非活性化状態に維持
される。ページコピーバック動作は第１感知及びラッチ
ブロック２４０を通じて説明する。
【００５９】先ず、第１感知及びラッチブロック２４０
内のラッチＬ１が高レベルを有するように初期化され
る。すなわち、感知ノードＳＯが電源電圧Ｖｃｃまで充
電されるように、制御信号ＰＲＥが高レベルから低レベ
ルに遷移する。これはＮＭＯＳトランジスタＭＮ９がタ
ーンオンされるようにする。これと同時に、図１１に示
したように、制御信号ＬＡＴ１、Ｄａｔａ１は、低レベ
ルから高レベルに遷移する。第１感知及びラッチブロッ
ク２４０のＮＭＯＳトランジスタＭＮ８、ＭＮ９、ＭＮ
１０はターンオンされ、それのＮＭＯＳトランジスタＭ
Ｎ７はターンオフされる。結果的に、ラッチＬ１の第２
ラッチノードＮ３は接地される。すなわち、第１ラッチ
ノードＮ２が図１２のデータ経路（１）を通じてデータ
‘１’と設定される。図示しないが、第２感知及びラッ
チブロック２６０のラッチを設定する動作は、第１感知
及びラッチブロック２４０のそれと同時に実行されるこ
とができる。
内のラッチＬ１が高レベルを有するように初期化され
る。すなわち、感知ノードＳＯが電源電圧Ｖｃｃまで充
電されるように、制御信号ＰＲＥが高レベルから低レベ
ルに遷移する。これはＮＭＯＳトランジスタＭＮ９がタ
ーンオンされるようにする。これと同時に、図１１に示
したように、制御信号ＬＡＴ１、Ｄａｔａ１は、低レベ
ルから高レベルに遷移する。第１感知及びラッチブロッ
ク２４０のＮＭＯＳトランジスタＭＮ８、ＭＮ９、ＭＮ
１０はターンオンされ、それのＮＭＯＳトランジスタＭ
Ｎ７はターンオフされる。結果的に、ラッチＬ１の第２
ラッチノードＮ３は接地される。すなわち、第１ラッチ
ノードＮ２が図１２のデータ経路（１）を通じてデータ
‘１’と設定される。図示しないが、第２感知及びラッ
チブロック２６０のラッチを設定する動作は、第１感知
及びラッチブロック２４０のそれと同時に実行されるこ
とができる。
【００６０】第１感知及びラッチブロック２４０のラッ
チＬ１がデータ‘１’と設定されると、第１感知及びラ
ッチブロック２４０を通じて感知動作が実行される。図
１１に示したように、感知ノードＳＯとビットラインＢ
Ｌ０＿Ｅ、ＢＬ０＿Ｏを放電させるために、制御信号Ｖ
ＢＬｅ、ＶＢＬｏ、ＢＬＢＩＡＳ＿Ｅ、ＢＬＢＩＡＳ＿
Ｏ各々は低レベルから高レベルに遷移する。この時、信
号ラインには接地電圧ＧＮＤが供給される。したがっ
て、感知ノードＳＯとビットラインＢＬ０＿Ｅ、ＢＬ０
＿Ｏは接地電圧になる。
チＬ１がデータ‘１’と設定されると、第１感知及びラ
ッチブロック２４０を通じて感知動作が実行される。図
１１に示したように、感知ノードＳＯとビットラインＢ
Ｌ０＿Ｅ、ＢＬ０＿Ｏを放電させるために、制御信号Ｖ
ＢＬｅ、ＶＢＬｏ、ＢＬＢＩＡＳ＿Ｅ、ＢＬＢＩＡＳ＿
Ｏ各々は低レベルから高レベルに遷移する。この時、信
号ラインには接地電圧ＧＮＤが供給される。したがっ
て、感知ノードＳＯとビットラインＢＬ０＿Ｅ、ＢＬ０
＿Ｏは接地電圧になる。
【００６１】放電動作が完了すると、制御信号ＶＢＬ
ｅ、ＢＬＢＩＡＳ＿Ｅ、ＢＬＢＩＡＳ＿Ｏ各々は低レベ
ルになり、感知ノードＳＯとビットラインＢＬ０＿Ｅは
フローティング状態になる。この時、ビットラインＢＬ
０＿ＯはＮＭＯＳトランジスタＭＮ１を通じて接地電圧
ＧＮＤの信号ラインに電気的に連結される。制御信号Ｐ
ＲＥが高レベルから低レベルに遷移することによって、
感知ノードＳＯは電源電圧Ｖｃｃにプリチャージされ
る。この時、制御信号ラインＢＬＢＩＡＳ＿Ｅには電源
電圧Ｖｃｃより低い特定電圧（例えば、１．５Ｖ）が印
加され、その結果、ビットラインＢＬ０＿ＥはＮＭＯＳ
トランジスタＭＮ２を通じて１．５Ｖ−Ｖｔｎ電圧に充
電される。この時、ＮＭＯＳトランジスタＭＮ３はター
ンオフ状態に維持される。その次に、図１１に示したよ
うに、制御信号ＢＬＢＩＡＳ＿Ｅ、ＰＲＥが各々ローと
ハイになる。
ｅ、ＢＬＢＩＡＳ＿Ｅ、ＢＬＢＩＡＳ＿Ｏ各々は低レベ
ルになり、感知ノードＳＯとビットラインＢＬ０＿Ｅは
フローティング状態になる。この時、ビットラインＢＬ
０＿ＯはＮＭＯＳトランジスタＭＮ１を通じて接地電圧
ＧＮＤの信号ラインに電気的に連結される。制御信号Ｐ
ＲＥが高レベルから低レベルに遷移することによって、
感知ノードＳＯは電源電圧Ｖｃｃにプリチャージされ
る。この時、制御信号ラインＢＬＢＩＡＳ＿Ｅには電源
電圧Ｖｃｃより低い特定電圧（例えば、１．５Ｖ）が印
加され、その結果、ビットラインＢＬ０＿ＥはＮＭＯＳ
トランジスタＭＮ２を通じて１．５Ｖ−Ｖｔｎ電圧に充
電される。この時、ＮＭＯＳトランジスタＭＮ３はター
ンオフ状態に維持される。その次に、図１１に示したよ
うに、制御信号ＢＬＢＩＡＳ＿Ｅ、ＰＲＥが各々ローと
ハイになる。
【００６２】ビットラインＢＬ０＿Ｅに連結されたメモ
リセルがオフセル、すなわち、データ‘０’を格納して
いた場合に、このような状態でビットラインＢＬ０＿Ｅ
の電圧はそのままに維持される。この時に、制御信号ラ
インＢＬＢＩＡＳ＿Ｅに特定電圧（例えば、１．０Ｖ）
が印加されれば、ＮＭＯＳトランジスタＭＮ２はターン
オンされ、感知ノードＳＯの電圧は放電経路がないの
で、電源電圧Ｖｃｃに維持される。これはＮＭＯＳトラ
ンジスタＭＮ９がターンオフされるようにする。以後、
感知ノードＳＯ上のデータが第１感知及びラッチブロッ
ク２４０によってラッチされる。すなわち、制御信号Ｌ
ＡＴ１、ｎＤａｔａ１が低レベルから高レベルに遷移す
る時に、第１感知及びラッチブロック２４０の第１ラッ
チノードＮ２はＮＭＯＳトランジスタＭＮ７、ＭＮ９、
ＭＮ１０を通じて接地される。これは感知ノードＳＯが
電源電圧Ｖｃｃを有するためである。前述した感知動作
は図１２のデータ経路（２）を通じて行われる。
リセルがオフセル、すなわち、データ‘０’を格納して
いた場合に、このような状態でビットラインＢＬ０＿Ｅ
の電圧はそのままに維持される。この時に、制御信号ラ
インＢＬＢＩＡＳ＿Ｅに特定電圧（例えば、１．０Ｖ）
が印加されれば、ＮＭＯＳトランジスタＭＮ２はターン
オンされ、感知ノードＳＯの電圧は放電経路がないの
で、電源電圧Ｖｃｃに維持される。これはＮＭＯＳトラ
ンジスタＭＮ９がターンオフされるようにする。以後、
感知ノードＳＯ上のデータが第１感知及びラッチブロッ
ク２４０によってラッチされる。すなわち、制御信号Ｌ
ＡＴ１、ｎＤａｔａ１が低レベルから高レベルに遷移す
る時に、第１感知及びラッチブロック２４０の第１ラッ
チノードＮ２はＮＭＯＳトランジスタＭＮ７、ＭＮ９、
ＭＮ１０を通じて接地される。これは感知ノードＳＯが
電源電圧Ｖｃｃを有するためである。前述した感知動作
は図１２のデータ経路（２）を通じて行われる。
【００６３】前述した感知動作が完了されれば、ラッチ
Ｌ１に格納されたデータが他のページのメモリセルにコ
ピーされる。（またはプログラムされる）。先ず、感知
ノードＳＯとビットラインＢＬ０＿Ｅの電圧がＮＭＯＳ
トランジスタＭＮ０、ＭＮ２を通じて信号ラインに完全
に放電される。この時に、感知ノードＳＯの電圧に影響
が与えられる素子（例えば、ＰＭＯＳトランジスタＭＰ
０）は非活性状態を維持する。
Ｌ１に格納されたデータが他のページのメモリセルにコ
ピーされる。（またはプログラムされる）。先ず、感知
ノードＳＯとビットラインＢＬ０＿Ｅの電圧がＮＭＯＳ
トランジスタＭＮ０、ＭＮ２を通じて信号ラインに完全
に放電される。この時に、感知ノードＳＯの電圧に影響
が与えられる素子（例えば、ＰＭＯＳトランジスタＭＰ
０）は非活性状態を維持する。
【００６４】放電動作が完了すると、ラッチＬ１に格納
されたデータが感知ノードＳＯに伝達される。これは、
制御信号ＬＤ１が低レベルから高レベルに遷移すること
によって成される。ラッチＬ１に格納されたデータ値が
‘０’であるので、第２ラッチノードＮ３は電源電圧Ｖ
ｃｃを有する。ＮＭＯＳトランジスタＭＮ５がターンオ
ンされ、ＰＭＯＳトランジスタＭＰ１がターンオフされ
ることによって、感知ノードＳＯは接地電圧ＧＮＤを有
する。以後、よく知られた方法に従って、感知ノードＳ
Ｏ上のデータが以前に選択されたページと他のページの
メモリセルにプログラムされる。
されたデータが感知ノードＳＯに伝達される。これは、
制御信号ＬＤ１が低レベルから高レベルに遷移すること
によって成される。ラッチＬ１に格納されたデータ値が
‘０’であるので、第２ラッチノードＮ３は電源電圧Ｖ
ｃｃを有する。ＮＭＯＳトランジスタＭＮ５がターンオ
ンされ、ＰＭＯＳトランジスタＭＰ１がターンオフされ
ることによって、感知ノードＳＯは接地電圧ＧＮＤを有
する。以後、よく知られた方法に従って、感知ノードＳ
Ｏ上のデータが以前に選択されたページと他のページの
メモリセルにプログラムされる。
【００６５】前述したように、データ‘０’が感知され
る場合に、メモリセル、感知ノードＳＯ、第１ラッチノ
ードＮ２、第２ラッチノードＮ３、及び感知ノードＳＯ
のデータ流れは、‘０’→‘１’→‘０’→‘１’→
‘０’である。すなわち、ページコピーバック動作が終
了された時点で見た場合、最初に貯蔵された値が反転さ
れずにそのままにメモリセルに格納される。結果的に、
ページデータが反転されるか否かを貯蔵するための別途
のページコピーフラグセルは不要である。
る場合に、メモリセル、感知ノードＳＯ、第１ラッチノ
ードＮ２、第２ラッチノードＮ３、及び感知ノードＳＯ
のデータ流れは、‘０’→‘１’→‘０’→‘１’→
‘０’である。すなわち、ページコピーバック動作が終
了された時点で見た場合、最初に貯蔵された値が反転さ
れずにそのままにメモリセルに格納される。結果的に、
ページデータが反転されるか否かを貯蔵するための別途
のページコピーフラグセルは不要である。
【００６６】以上で、本発明による回路の構成及び動作
を前述した説明及び図面に従って説明したが、これは本
発明の単なる適用例に過ぎない。本発明の技術的思想及
び範囲を逸脱しない範囲内での多様な変化及び変更が可
能である。
を前述した説明及び図面に従って説明したが、これは本
発明の単なる適用例に過ぎない。本発明の技術的思想及
び範囲を逸脱しない範囲内での多様な変化及び変更が可
能である。
【００６７】
【発明の効果】前述したように、本発明のフラッシュメ
モリ装置は、二つの感知及びラッチブロックを備えたペ
ージバッファを実現することによって、プログラム／読
み出しキャッシュ機能を支援する。プログラムキャッシ
ュ機能によると、連続してプログラム動作を実行する時
に、第１ページデータをロードする時間を除けば、残り
のページデータのデータロード時間は不要である。さら
に、本発明のページコピーバック動作によると、コピー
されたページデータが反転されるか否かを示す情報を格
納するためのページコピーフラグセルは不要である。し
たがって、ページコピーフラグセルによる信頼性の低下
原因が完全に除去される。
モリ装置は、二つの感知及びラッチブロックを備えたペ
ージバッファを実現することによって、プログラム／読
み出しキャッシュ機能を支援する。プログラムキャッシ
ュ機能によると、連続してプログラム動作を実行する時
に、第１ページデータをロードする時間を除けば、残り
のページデータのデータロード時間は不要である。さら
に、本発明のページコピーバック動作によると、コピー
されたページデータが反転されるか否かを示す情報を格
納するためのページコピーフラグセルは不要である。し
たがって、ページコピーフラグセルによる信頼性の低下
原因が完全に除去される。
【図１】従来の技術によるフラッシュメモリ装置を示す
ブロック図である。
ブロック図である。
【図２】本発明によるフラッシュメモリ装置を示すブロ
ック図である。
ック図である。
【図３】図２に示したページバッファの望ましい実施形
態を示す図である。
態を示す図である。
【図４】プログラム動作時、本発明のキャッシュ機能を
説明するためのデータ流れ図である。
説明するためのデータ流れ図である。
【図５】読み出し動作時における本発明のキャッシュ機
能を説明するためのデータ流れ図である。
能を説明するためのデータ流れ図である。
【図６】本発明によるページコピーバック機能を説明す
るためのデータ流れ図である。
るためのデータ流れ図である。
【図７】本発明によるプログラム動作を説明するための
動作タイミング図である。
動作タイミング図である。
【図８】本発明のプログラム動作によるページバッファ
のデータ流れを示す回路図である。
のデータ流れを示す回路図である。
【図９】本発明による読み出し動作を説明するための動
作タイミング図である。
作タイミング図である。
【図１０】本発明の読み出し動作によるページバッファ
のデータ流れを示す回路図である。
のデータ流れを示す回路図である。
【図１１】本発明によるページコピーバック動作を説明
するための動作タイミング図である。
するための動作タイミング図である。
【図１２】本発明のページコピーバック動作によるペー
ジバッファのデータ流れを示す回路図である。
ジバッファのデータ流れを示す回路図である。
１００ メモリ装置
１２０ メモリセルアレイ
１４０ ページバッファ回路
１６０ 列ゲート回路
２００ ビットライン選択及びバイアスブロック
２２０ プリチャージブロック
２４０，２６０ 感知及びラッチブロック
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｇ１１Ｃ 17/00 ６３１
Claims (34)
- 【請求項１】 複数のワードライン、少なくとも二つの
ビットライン、及び前記ワードラインと前記ビットライ
ンの交差領域に各々配列された複数のメモリセルを含む
アレイと、 前記ビットラインと内部ノードに連結され、前記内部ノ
ードに共通に連結された第１及び第２感知・ラッチブロ
ックを有するレジスタとを含み、 前記内部ノードはスイッチ回路を通じてデータバスと電
気的に連結され、 前記第１及び第２感知・ラッチブロックは、対応するビ
ットラインに対して読み出し又はプログラム動作を個別
的かつ排他的に実行し、 前記第１及び第２感知・ラッチブロックのうちのいずれ
か一つの感知・ラッチブロックによってメモリセルから
データが感知される間又はメモリセルにデータがプログ
ラムされる間に、前記スイッチ回路を通じて前記データ
バスから他の一つの感知・ラッチブロックにデータがロ
ードされ又は前記データバスにデータが出力されること
を特徴とする半導体メモリ装置。 - 【請求項２】 前記レジスタは、 感知ノードと、 プリチャージ制御信号に応答して前記感知ノードを充電
するプリチャージブロックと、 複数のビットライン制御信号に応答して前記ビットライ
ンのうちのいずれか一つを選択し、前記選択されたビッ
トラインを前記感知ノードと選択的に連結するビットラ
イン選択・バイアスブロックとをさらに含むことを特徴
とする請求項１に記載の半導体メモリ装置。 - 【請求項３】 前記第１感知・ラッチブロックは、 第１ラッチノードと第２ラッチノードとを有し、データ
を保持するラッチと、 前記第１及び第２ラッチノード、前記感知ノード、及び
前記内部ノードに連結され、プログラム動作時に前記デ
ータバス上のデータを前記ラッチに伝達する第１伝達回
路と、 前記第２ラッチノードと前記感知ノードとの間に連結さ
れ、前記プログラム動作時に、前記ラッチに保持された
データを前記感知ノードに伝達する第２伝達回路とを含
み、 前記第１ラッチノードは、前記プログラム動作時に、前
記データバスから伝達されたデータを有し、前記第２伝
達回路は前記第２ラッチノードのロジック状態に従って
前記感知ノードをプルアップ又はプルダウンさせること
を特徴とする請求項１または２に記載の半導体メモリ装
置。 - 【請求項４】 前記第１伝達回路は、前記読み出し動作
時に、前記感知ノード上のデータを前記ラッチに伝達
し、その次に、前記ラッチ内のデータを前記スイッチ回
路を通じて前記データバスに伝達することを特徴とする
請求項３に記載の半導体メモリ装置。 - 【請求項５】 前記第１伝達回路は、 前記内部ノードに連結されたソース、第１制御信号に連
結されたゲート、及びドレインを有する第１トランジス
タと、 前記第１トランジスタのドレインに連結されたソース、
前記第１ラッチノードに連結されたドレイン、及び第２
制御信号に連結されたゲートを有する第２トランジスタ
と、 前記第１トランジスタのドレインに連結されたソース、
前記第２ラッチノードに連結されたドレイン、及び第３
制御信号に連結されたゲートを有する第３トランジスタ
と、 前記第１トランジスタのドレインに連結されたドレイ
ン、前記感知ノードに連結されたゲート、及びソースを
有する第４トランジスタと、 前記第４トランジスタのソースに連結されたドレイン、
接地電圧に連結されたソース、及び第４制御信号に連結
されたゲートを有する第５トランジスタとを含むことを
特徴とする請求項３に記載の半導体メモリ装置。 - 【請求項６】 前記第１乃至第５トランジスタはＮＭＯ
Ｓトランジスタで構成されることを特徴とする請求項５
に記載の半導体メモリ装置。 - 【請求項７】 前記第２及び第３制御信号は相補的であ
ることを特徴とする請求項５に記載の半導体メモリ装
置。 - 【請求項８】 前記第２及び第３制御信号のロジック状
態は、前記プログラム動作時に、プログラムされるデー
タに従って決められることを特徴とする請求項５に記載
の半導体メモリ装置。 - 【請求項９】 前記第２制御信号は前記感知ノード上の
データが前記ラッチに伝達される時に活性化され、前記
第３制御信号は前記ラッチが所定のロジック状態に設定
される時及び前記ラッチ内のデータが前記データバスに
伝達される時に活性化されることを特徴とする請求項５
に記載の半導体メモリ装置。 - 【請求項１０】 前記第２伝達回路は電源電圧と前記感
知ノードとの間に直列に連結された第１及び第２プルア
ップトランジスタと前記感知ノードと接地電圧との間に
直列に連結された第１及び第２プルダウントランジスタ
とを含み、 前記第１プルアップトランジスタと前記第２プルダウン
トランジスタは前記第２ラッチノードのロジック状態に
従ってスイッチされ、前記第２プルアップトランジスタ
はロード制御信号に従ってスイッチされ、前記第１プル
アップトランジスタは前記ロード制御信号の反転信号に
従ってスイッチされることを特徴とする請求項３に記載
の半導体メモリ装置。 - 【請求項１１】 前記第２感知・ラッチブロックは、 第１ラッチノードと第２ラッチノードを有し、データを
保持するラッチと、 前記第１及び第２ラッチノード、前記感知ノード、及び
前記内部ノードに連結され、プログラム動作時に、前記
データバス上のデータを前記ラッチに伝達する第１伝達
回路と、 前記第２ラッチノードと前記感知ノードとの間に連結さ
れ、前記プログラム動作時に、前記ラッチに保持された
データを前記感知ノードに伝達する第２伝達回路とを含
み、 前記第１ラッチノードは、前記プログラム動作時に、前
記データバスから伝達されたデータを有し、前記第２伝
達回路は前記第２ラッチノードのロジック状態に従って
前記感知ノードをプルアップ又はプルダウンさせること
を特徴とする請求項１または２に記載の半導体メモリ装
置。 - 【請求項１２】 前記第１伝達回路は、前記読み出し動
作時に、前記感知ノード上のデータを前記ラッチに伝達
し、その次に、前記ラッチ内のデータを前記スイッチ回
路を通じて前記データバスに伝達することを特徴とする
請求項１１に記載の半導体メモリ装置。 - 【請求項１３】 前記第１伝達回路は、 前記内部ノードに連結されたソース、第１制御信号に連
結されたゲート、及びドレインを有する第１トランジス
タと、 前記第１トランジスタのドレインに連結されたソース、
前記第１ラッチノードに連結されたドレイン、及び第２
制御信号に連結されたゲートを有する第２トランジスタ
と、 前記第１トランジスタのドレインに連結されたソース、
前記第２ラッチノードに連結されたドレイン、及び第３
制御信号に連結されたゲートを有する第３トランジスタ
と、 前記第１トランジスタのドレインに連結されたドレイ
ン、前記感知ノードに連結されたゲート、及びソースを
有する第４トランジスタと、 前記第４トランジスタのソースに連結されたドレイン、
接地電圧に連結されたソース、及び第４制御信号に連結
されたゲートを有する第５トランジスタとを含むことを
特徴とする請求項１１に記載の半導体メモリ装置。 - 【請求項１４】 前記第１乃至第５トランジスタはＮＭ
ＯＳトランジスタで構成されることを特徴とする請求項
１３に記載の半導体メモリ装置。 - 【請求項１５】 前記第２及び第３制御信号は相補的で
あることを特徴とする請求項１３に記載の半導体メモリ
装置 - 【請求項１６】 前記第２及び第３制御信号のロジック
状態は、前記プログラム動作時に、プログラムされるデ
ータに従って決められることを特徴とする請求項１３に
記載の半導体メモリ装置。 - 【請求項１７】 前記第２制御信号は前記感知ノード上
のデータが前記ラッチに伝達される時に活性化され、前
記第３制御信号は前記ラッチが所定のロジック状態と設
定される時及び前記ラッチ内のデータが前記データバス
に伝達される時に活性化されることを特徴とする請求項
１３に記載の半導体メモリ装置。 - 【請求項１８】 前記第２伝達回路は電源電圧と前記感
知ノードとの間に直列に連結された第１及び第２プルア
ップトランジスタと前記感知ノードと接地電圧との間に
直列に連結された第１及び第２プルダウントランジスタ
とを含み、 前記第１プルアップトランジスタと前記第２プルダウン
トランジスタは前記第２ラッチノードのロジック状態に
従ってスイッチされ、前記第２プルアップトランジスタ
はロード制御信号に従ってスイッチされ、前記第１プル
アップトランジスタは前記ロード制御信号の反転信号に
従ってスイッチされることを特徴とする請求項１１に記
載の半導体メモリ装置。 - 【請求項１９】 前記ページコピーバック動作が実行さ
れる時に、前記感知ノード上のデータは前記第１及び第
２感知・ラッチブロックのうちのいずれか一つの第１伝
達回路を通じて前記ラッチに伝達され、その次に、前記
第ラッチ内に保持されたデータは第２伝達回路を通じて
前記感知ノードに伝達されることを特徴とする請求項３
または１１に記載の半導体メモリ装置。 - 【請求項２０】 前記第１及び第２感知・ラッチブロッ
クのうちのいずれか一つが前記ページコピーバック動作
を実行する時に、他の一つの感知・ラッチブロックは非
活性化されることを特徴とする請求項１９に記載の半導
体メモリ装置。 - 【請求項２１】 各セルストリングが対応するビットラ
インに電気的に連結され、各々のセルストリングに対応
するビットラインのうちの二つの隣接したビットライン
がビットライン対を形成するように配置された複数のセ
ルストリングを含むメモリセルアレイと、 前記ビットライン対に各々連結された複数の単位ページ
バッファと、 少なくとも一つの単位ページバッファを選択し、前記選
択された単位ページバッファをデータバスと連結する列
ゲート回路とを含み、 前記単位ページバッファ各々は、 感知ノードと、 前記列ゲート回路を通じて前記データバスに連結される
内部ノードと、 ビットライン制御信号に応答して対応する対のビットラ
インのうちのいずれか一つを選択し、前記選択されたビ
ットラインを前記感知ノードに連結するビットライン選
択・バイアスブロックと、 プリチャージ制御信号に応答して前記感知ノードを充電
するプリチャージブロックと、 前記感知ノードと前記内部ノードとの間に連結された第
１感知・ラッチブロックと、 前記感知ノートと前記内部ノードとの間に連結された第
２感知・ラッチブロックとを含み、 前記第１及び第２感知・ラッチブロックは対応する対の
ビットラインに対して読み出し又はプログラム動作を個
別的かつ排他的に実行し、 前記第１及び第２感知・ラッチブロックのうちのいずれ
か一つの感知・ラッチブロックによってメモリセルから
データが感知される間又はメモリセルにデータがプログ
ラムされる間に、前記スイッチ回路を通じて前記データ
バスから他の一つの感知・ラッチブロックにデータがロ
ードされ又は電気データバスにデータが出力されること
を特徴とする不揮発性半導体メモリ装置。 - 【請求項２２】 前記第１及び第２感知・ラッチブロッ
ク各々は、 第１ラッチノードと第２ラッチノードとを有しデータを
保持するラッチと、 前記第１及び第２ラッチノード、前記感知ノード、及び
前記内部ノードに連結され、プログラム動作時に、前記
データバス上のデータを前記ラッチに伝達する第１伝達
回路と、 前記第２ラッチノードと前記感知ノードとの間に連結さ
れ、前記プログラム動作時に、前記ラッチに保持された
データを前記感知ノードに伝達する第２伝達回路とを含
み、 前記第１ラッチノードは前記プログラム動作時に前記デ
ータバスから伝達されたデータを有し、前記第２伝達回
路は前記第２ラッチノードのロジック状態に従って前記
感知ノードをプルアップ又はプルダウンさせることを特
徴とする請求項２１に記載の不揮発性半導体メモリ装
置。 - 【請求項２３】 前記第１伝達回路は、前記読み出し動
作時に、前記感知ノード上のデータを前記ラッチに伝達
し、その次に、前記ラッチ内のデータを前記スイッチ回
路を通じて前記データバスに伝達することを特徴とする
請求項２２に記載の半導体メモリ装置。 - 【請求項２４】 前記第１伝達回路は、 前記内部ノードに連結されたソース、第１制御信号に連
結されたゲート、及びドレインを有する第１ＮＭＯＳト
ランジスタと、 前記第１ＮＭＯＳトランジスタのドレインに連結された
ソース、前記第１ラッチノードに連結されたドレイン、
及び第２制御信号に連結されたゲートを有する第２ＮＭ
ＯＳトランジスタと、 前記第１ＮＭＯＳトランジスタのドレインに連結された
ソース、前記第２ラッチノードに連結されたドレイン、
及び第３制御信号に連結されたゲートを有する第３ＮＭ
ＯＳトランジスタと、 前記第１ＮＭＯＳトランジスタのドレインに連結された
ドレイン、前記感知ノードに連結されたゲート、及びソ
ースを有する第４ＮＭＯＳトランジスタと、 前記第４ＮＭＯＳトランジスタのソースに連結されたド
レイン、接地電圧に連結されたソース、及び第４制御信
号に連結されたゲートを有する第５ＮＭＯＳトランジス
タとを含むことを特徴とする請求項２２に記載の不揮発
性半導体メモリ装置。 - 【請求項２５】 前記第２伝達回路は、電源電圧と前記
感知ノードとの間に直列に連結された第１及び第２プル
アップトランジスタと前記感知ノードと接地電圧との間
に直列に連結された第１及び第２プルダウントランジス
タとを含み、 前記第１プルアップトランジスタと前記第２プルダウン
トランジスタは前記第２ラッチノードのロジック状態に
従ってスイッチされ、前記第２プルアップトランジスタ
はロード制御信号に従ってスイッチされ、前記第１プル
アップトランジスタは前記ロード制御信号の反転信号に
従ってスイッチされることを特徴とする請求項２２に記
載の不揮発性半導体メモリ装置。 - 【請求項２６】 前記メモリ装置はコピーされたページ
データが反転されるか否かを示す情報を格納するための
別途のページコピーフラグセルなしに、ページコピー−
バック動作を実行することを特徴とする請求項２１に記
載の不揮発性半導体メモリ装置。 - 【請求項２７】 前記ページコピーバック動作が実行さ
れる時に、前記感知ノード上のデータは前記第１及び第
２感知・ラッチブロックのうちのいずれか一つの第１伝
達回路を通じて前記ラッチに伝達され、その次に、前記
ラッチ内に保管されたデータは第２伝達回路を通じて前
記感知ノードに伝達されることを特徴とする請求項２２
または２６に記載の不揮発性半導体メモリ装置。 - 【請求項２８】 前記第１及び第２感知・ラッチブロッ
クのうちのいずれか一つが前記ページコピーバック動作
を実行する時に、他の一つの感知・ラッチブロックは非
活性化されることを特徴とする請求項２７に記載の不揮
発性半導体メモリ装置。 - 【請求項２９】 前記第２及び第３制御信号は相補的で
あることを特徴とする請求項２４に記載の不揮発性半導
体メモリ装置。 - 【請求項３０】 前記第２及び第３制御信号のロジック
状態は、前記プログラム動作時に、プログラムされるデ
ータに従って決められることを特徴とする請求項２４に
記載の不揮発性半導体メモリ装置。 - 【請求項３１】 前記第２制御信号は前記感知ノード上
のデータが前記ラッチに伝達される時に活性化され、前
記第３制御信号は前記ラッチが所定のロジック状態と設
定される時及び前記ラッチ内のデータが前記データバス
に伝達される時に活性化されることを特徴とする請求項
２４に記載の不揮発性半導体メモリ装置。 - 【請求項３２】 複数のセルストリングを含むメモリセ
ルアレイと、前記セルストリング各々に対応するビット
ラインに電気的に連結され、前記セルストリング各々に
対応するビットラインのうちの二つの隣接したビットラ
インはビットライン対を形成し前記ビットライン対に各
々連結された複数の単位ページバッファと、少なくとも
一つの単位ページバッファを選択し前記選択された単位
ページバッファをデータバスと連結する列ゲート回路と
を含む不揮発性半導体メモリ装置のプログラム方法にお
いて、 前記選択された単位ページバッファの第１感知・ラッチ
ブロックにデータをロードする段階と、 前記第１感知・ラッチブロック内のデータを用いて第１
プログラム動作を実行すると同時に、前記選択された単
位ページバッファの第２感知・ラッチブロックにデータ
をロードする段階と、 前記第２感知・ラッチブロック内のデータを用いて第２
プログラム動作を実行すると同時に、前記第１感知・ラ
ッチブロックにデータをロードする段階と、 を含み、ページデータの全部が前記メモリセルアレイ内
にプログラムされるまで前記第１及び第２プログラム動
作を繰り返して実行することを含むことを特徴とするプ
ログラム方法。 - 【請求項３３】 複数のセルストリングを含むメモリセ
ルアレイと、前記セルストリング各々は対応するビット
ラインに電気的に連結され、前記セルストリング各々に
対応するビットラインのうちの二つの隣接したビットラ
インはビットライン対を形成し前記ビットライン対に各
々連結された複数の単位ページバッファと、少なくとも
一つの単位ページバッファを選択し前記選択された単位
ページバッファをデータバスと連結する列ゲート回路と
を含む不揮発性半導体メモリ装置の読み出し方法におい
て、 前記選択された単位ページバッファに対応する一対のビ
ットラインのうちのいずれか一つを通じて前記メモリセ
ルアレイからデータを感知して前記選択された単位ペー
ジバッファの第１感知・ラッチブロックにラッチする段
階と、 前記第１感知・ラッチブロック内のデータを外部に出力
すると同時に前記選択された単位ページバッファに対応
するビットラインのうちの他の一つを通じて前記メモリ
セルアレイからデータを感知して前記選択された単位ペ
ージバッファの第２感知・ラッチブロックにラッチする
段階と、 を含み、ページデータの全部が外部に出力されるまで前
記感知動作を繰り返して実行することを含むことを特徴
とする読み出し方法。 - 【請求項３４】 各セルストリングが対応するビットラ
インに電気的に連結され、各々のセルストリングに対応
するビットラインのうちの二つの隣接したビットライン
がビットライン対を形成し、各セルストリングが対応す
るワードラインに連結されたメモリセルを有する、複数
のセルストリングを含むメモリセルアレイと、前記ビッ
トライン対に各々連結された複数の単位ページバッファ
と、少なくとも一つの単位ページバッファを選択し前記
選択された単位ページバッファをデータバスと連結する
列ゲート回路を含む不揮発性半導体メモリ装置のコピー
バック方法において、 前記ワードラインのうち選択されたワードラインに連結
されたメモリセルからデータを感知して前記単位ページ
バッファ各々の第１または第２感知・ラッチブロックで
ラッチする段階と、 前記第１または第２感知・ラッチブロックにラッチされ
たデータを前記選択されたワードラインを除く他のワー
ドラインのうちの一つに連結されたメモリセルにプログ
ラムする段階とを含み、 前記ラッチされたデータは前記プログラムされたデータ
と同一の状態を有することを特徴とするコピーバック方
法。
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|---|---|---|---|
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|---|---|
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|---|---|---|---|
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