KR20180106127A - 반도체 메모리 장치 및 이를 위한 플래그 생성회로와 데이터 출력 방법 - Google Patents

반도체 메모리 장치 및 이를 위한 플래그 생성회로와 데이터 출력 방법 Download PDF

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KR20180106127A
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Abstract

본 기술의 일 실시예에 의한 반도체 메모리 장치는 복수의 워드라인 및 복수의 비트라인 간에 접속되는 복수의 메모리 셀을 포함하고, 각 비트라인에 접속된 메모리 셀의 데이터를 글로벌 입출력 라인을 통해 출력하는 메모리 회로, 리드 동작시 글로벌 입출력 라인을 통해 제공되는 각 비트라인별 메모리 셀의 데이터 중 특정 논리 레벨을 갖는 데이터의 개수에 기초하여 중복 데이터 플래그 신호 및 데이터 버스 반전 플래그 신호 중 적어도 하나를 포함하는 복수 비트의 비트라인별 플래그 신호를 생성하도록 구성되는 플래그 생성회로 및 중복 데이터 플래그 신호 및 데이터 버스 반전 플래그 신호 중 적어도 하나에 응답하여, 글로벌 입출력 라인을 통해 제공되는 메모리 셀의 데이터를 출력하도록 구성되는 출력 회로를 포함할 수 있다.

Description

반도체 메모리 장치 및 이를 위한 플래그 생성회로와 데이터 출력 방법{Semiconductor Memory Apparatus and Circuit for Generating Flag and Method for Data Output Therefor}
본 발명은 반도체 집적 장치에 관한 것으로, 보다 구체적으로는 반도체 메모리 장치 및 이를 위한 플래그 생성회로와 데이터 출력 방법에 관한 것이다.
반도체 메모리 장치의 성능을 가늠하는 요소는 여러 가지가 있으며, 그 중 하나로 데이터 처리 속도를 들 수 있다.
특히, 메인 메모리나 그래픽 메모리의 성능은 반도체 메모리 장치의 데이터 처리 속도에 의해 좌우된다고 볼 수 있다.
최근, 모바일 전자기기의 다양화 및 보편화에 따라 이들에 적용되는 반도체 메모리 장치는 저전력 소모 특성을 가지면서 고속 동작 성능을 가질 것이 요구되고 있다.
그러므로 반도체 메모리 장치에서 최소한의 자원을 활용하여 데이터를 고속으로 처리할 수 있는 방안이 요구된다.
본 기술의 실시예는 전력 소모량을 최소화하면서 데이터를 출력할 수 있는 반도체 메모리 장치 및 이를 위한 데이터 출력 방법을 제공할 수 있다.
본 기술의 일 실시예에 의한 반도체 메모리 장치는 복수의 워드라인 및 복수의 비트라인 간에 접속되는 복수의 메모리 셀을 포함하고, 각 비트라인에 접속된 메모리 셀의 데이터를 글로벌 입출력 라인을 통해 출력하는 메모리 회로; 리드 동작시 상기 글로벌 입출력 라인을 통해 제공되는 상기 각 비트라인별 메모리 셀의 데이터 중 특정 논리 레벨을 갖는 데이터의 개수에 기초하여 중복 데이터 플래그 신호 및 데이터 버스 반전 플래그 신호 중 적어도 하나를 포함하는 복수 비트의 비트라인별 플래그 신호를 생성하도록 구성되는 플래그 생성회로; 및 상기 중복 데이터 플래그 신호 및 상기 데이터 버스 반전 플래그 신호 중 적어도 하나에 응답하여, 상기 글로벌 입출력 라인을 통해 제공되는 상기 메모리 셀의 데이터를 출력하도록 구성되는 출력 회로;를 포함하도록 구성될 수 있다.
본 기술의 일 실시예에 의한 플래그 생성회로는 글로벌 입출력 라인을 통해 제공되는 각 비트라인별 메모리 셀의 데이터를 제공받으며, 중복 데이터 출력 인에이블 신호 및 데이터 버스 반전 인에이블 신호에 응답하여 상기 메모리 셀의 데이터를 가산하여 비트라인별 예비 플래그 신호를 생성하도록 구성되는 예비 플래그 생성회로; 및 상기 중복 데이터 출력 인에이블 신호 및 상기 데이터 버스 반전 인에이블 신호에 응답하여 구동되고, 상기 비트라인별 예비 플래그 신호로부터 상기 중복 데이터 플래그 신호 및 상기 데이터 버스 반전 플래그 신호 중 적어도 하나를 포함하는 복수 비트의 비트라인별 플래그 신호를 생성하도록 구성되는 플래그 생성회로;를 포함하도록 구성될 수 있다.
본 기술의 일 실시예에 의한 반도체 메모리 장치의 데이터 출력 방법은 복수의 워드라인 및 복수의 비트라인 간에 접속되는 복수의 메모리 셀을 포함하고, 각 비트라인에 접속된 메모리 셀의 데이터를 글로벌 입출력 라인을 통해 출력하는 메모리 회로를 포함하는 반도체 메모리 장치의 데이터 출력 방법으로서, 상기 글로벌 입출력 라인을 통해 제공되는 상기 각 비트라인별 메모리 셀의 데이터 중 특정 논리 레벨을 갖는 데이터의 개수에 기초하여 중복 데이터 플래그 신호 및 데이터 버스 반전 플래그 신호 중 적어도 하나를 포함하는 복수 비트의 비트라인별 플래그 신호를 생성하는 단계; 및 상기 중복 데이터 플래그 신호 및 상기 데이터 버스 반전 플래그 신호 중 적어도 하나에 응답하여, 상기 글로벌 입출력 라인을 통해 제공되는 상기 메모리 셀의 데이터를 출력하는 단계;를 포함할 수 있다.
본 기술에 의하면 데이터 버스 반전 플래그를 전송하는 신호라인을 통해 데이터 중복 플래그를 전송할 수 있어, 신호라인의 추가 없이 효율적인 데이터 출력이 가능하다.
도 1은 일 실시예에 의한 반도체 메모리 장치의 구성도이다.
도 2 및 도 3은 일 실시예에 의한 중복 데이터 출력 기능을 설명하기 위한 도면이다.
도 4는 일 실시예에 의한 플래그 생성회로의 구성도이다.
도 5는 일 실시예에 의한 예비 신호 생성회로의 구성도이다.
도 6a 내지 도 6c는 일 실시예에 의한 예비 플래그 생성회로의 동작을 설명하기 위한 도면이다.
도 7은 일 실시예에 의한 제 1 플래그 생성회로의 구성도이다.
도 8은 일 실시예에 의한 제 2 플래그 생성회로의 구성도이다.
도 9는 일 실시예에 의한 출력회로 및 패드그룹의 구성도이다.
도 10은 일 실시예에 의한 데이터 출력회로의 구성도이다.
도 11은 일 실시예에 의한 플래그 출력회로의 구성도이다.
도 12 내지 도 15는 실시예들에 의한 전자 시스템의 구성도이다.
이하, 첨부된 도면을 참조하여 본 기술의 실시예를 보다 구체적으로 설명한다.
도 1은 일 실시예에 의한 반도체 메모리 장치의 구성도이다.
도 1을 참조하면, 일 실시예에 의한 반도체 메모리 장치(10)는 메모리 회로(110), 플래그 생성회로(120), 모드 레지스터(130), 출력회로(140) 및 패드그룹(150)을 포함할 수 있다.
메모리 회로(110)는 복수의 워드라인 및 비트라인 간에 접속되는 복수의 메모리 셀을 포함할 수 있다. 컨트롤러(미도시)로부터 어드레스 신호가 제공됨에 따라 로우 디코더 및 컬럼 디코더와 같은 어드레싱 회로(미도시)에 의해 액세스하고자 하는 메모리 셀에 액세스하여 데이터를 라이트하거나 리드할 수 있다.
글로벌 입출력 라인(GIO0~GIOn)은 각 비트라인(BL<0:m>)에 연결될 수 있다. 리드 명령에 응답하여 각 비트라인(BL<0:m>)에 연결된 메모리 셀의 데이터(GIO<0:n>)는 각각의 글로벌 입출력 라인(GIO0~GIOn)을 통해 출력회로(140)로 전달되며, GIO0_BL<0:m>~ GIOn_BL<0:m>와 같이 표현될 수 있다.
플래그 생성회로(120)는 각 글로벌 입출력 라인(GIO0~GIOn)을 통해 전달되는 데이터(GIO0_BL<0:m>~ GIOn_BL<0:m>), 데이터 버스 반전(Data Bus Inversion; DBI) 인에이블 신호(DBI_EN) 및 중복 데이터 출력 인에이블 신호(DQ0_COPY_EN)에 응답하여 비트라인별 플래그 신호(DBI_BL<0:m>)를 생성하여 플래그 신호 전달라인(122)을 통해 출력하도록 구성될 수 있다.
비트라인별 플래그 신호(DBI_BL<0:m>)는 비트라인(BL<0:m>) 별 데이터 코딩 정보를 포함할 수 있고, 출력회로(140)는 각 글로벌 입출력 라인(GIO0~GIOn)을 통해 전달되는 데이터(GIO0_BL<0:m>~GIOn_BL<0:m>)와 비트라인별 플래그 신호(DBI_BL<0:m>)에 응답하여 데이터를 출력할 수 있다.
일 실시예에서, 플래그 생성회로(120)는 DBI 인에이블 신호(DBI_EN) 및 중복 데이터 출력 인에이블 신호(DQ0_COPY_EN)가 모두 디스에이블 상태인 경우, 입력되는 데이터(GIO0_BL<0:m>~ GIOn_BL<0:m>)의 레벨에 상관 없이 동작하지 않도록, 즉 디스에이블되도록 구성될 수 있다.
일 실시예에서, 플래그 생성회로(120)는 DBI 인에이블 신호(DBI_EN)가 인에이블되고, 중복 데이터 출력 인에이블 신호(DQ0_COPY_EN)가 디스에이블되는 경우, 각 비트라인(BL<0:m>)에 대한 DBI 플래그 신호를 비트라인별 플래그 신호(DBI_BL<0:m>)로 생성하도록 구성될 수 있다.
일 실시예에서, 플래그 생성회로(120)는 DBI 인에이블 신호(DBI_EN)가 디스에이블되고, 중복 데이터 출력 인에이블 신호(DQ0_COPY_EN)가 인에이블되는 경우, 비트라인별 플래그 신호(DBI_BL<0:m>) 중 적어도 한 비트, 예를 들어 제 0 비트라인에 대한 플래그 신호(DBI_BL0)를 통해 중복 데이터 플래그 신호를 비트라인별 플래그 신호(DBI_BL<0:m>)로 생성하도록 구성될 수 있다. 이 경우, 비트라인별 플래그 신호(DBI_BL<0:m>)의 나머지 비트는 디스에이블되도록 구성될 수 있다.
일 실시예에서, 플래그 생성회로(120)는 DBI 인에이블 신호(DBI_EN)와 중복 데이터 출력 인에이블 신호(DQ0_COPY_EN)가 모두 인에이블되는 경우, 비트라인별 플래그 신호(DBI_BL<0:m>) 중 적어도 한 비트, 예를 들어 제 0 비트라인에 대한 플래그 신호(DBI_BL0)를 통해 중복 데이터 플래그 신호를 제 1 플래그 신호(DBI_BL0)로 생성하고, 플래그 신호(DBI_BL<0:m>)의 나머지 비트 즉, 나머지 비트라인별 플래그 신호를 통해 DBI 플래그 신호를 제 2 플래그 신호(DBI_BL<1:m>)로 생성하도록 구성될 수 있다.
모드 레지스터(130)는 DBI 인에이블 신호(DBI_EN) 및 중복 데이터 출력 인에이블 신호(DQ0_COPY_EN)를 생성하여 플래그 생성회로(120)로 제공하도록 구성될 수 있다.
출력회로(140)는 각 글로벌 입출력 라인(GIO0~GIOn)을 통해 전달되는 데이터(GIO0_BL<0:m>~GIOn_BL<0:m>)와 비트라인별 플래그 신호(DBI_BL<0:m>)에 응답하여 데이터를 출력할 수 있다.
패드그룹(150)은 출력회로(140)로부터 제공되는 데이터(GIO0_BL<0:m>~GIOn_BL<0:m>)를 출력하기 위한 패드 그룹 및 비트라인별 플래그 신호(DBI_BL<0:m>)를 출력하기 위한 패드를 포함할 수 있다.
이와 같이, 본 기술에서는 플래그 신호 전달라인(122)을 통해 DBI 플래그 신호 및 중복 데이터 플래그 신호를 출력할 수 있다.
이미 알려진 바와 같이, DBI 기능은 논리 로우 레벨(0) 및 논리 하이 레벨(1) 중 많이 출력하고자 하는 비트 즉, 기준 데이터 비트의 수가 많도록 현재 데이터를 반전 또는 비반전시키는 기능을 의미한다. 예를 들어, 논리 로우 레벨의 데이터를 많이 출력하고자 하는 경우에는 현재 데이터의 전체 비트 중 논리 로우 레벨의 비트 수가 절반 이하이면 데이터를 반전시켜 출력하고, 논리 로우 레벨의 비트 수가 과반 이상이면 데이터를 반전 없이 출력한다.
DBI 기능은 대량의 데이터를 빠르게 전송하는 데 유용하며, 패키지-온-패키지(POP), 멀티-칩 패키지(MCP), 또는 다양한 메모리 인터페이스 구성에서 중앙처리장치와 DRAM 디바이스 간의 고속 데이터 전송을 용이하게 하는 데 활용될 수 있다. 특히, 저전력 더블 데이터율(Low Power Double Data Rate; LPDDR)과 같은 모바일 메모리 어플리케이션에서 유용할 수 있다.
한편, 중복 데이터 출력 기능이란, 동일한 비트라인에 연결된 모든 메모리 셀의 데이터가 동일한 논리 레벨인 경우, 해당 비트라인에 접속된 메모리 셀 중 어느 하나의 셀 데이터 및 중복 데이터 플래그만을 출력하는 기법을 의미한다. 따라서, 중복 데이터 플래그 신호란 중복 데이터 출력 기능에서 각 비트라인의 데이터 중복 여부를 나타내는 플래그 신호로 정의될 수 있다.
도 2 및 도 3은 일 실시예에 의한 중복 데이터 출력 기능을 설명하기 위한 도면이다.
도 2a 및 도 2b는 DQ<0:7>로 동작하는 반도체 메모리 장치에서 4개의 비트라인 단위로 중복 데이터 출력 기능을 수행하는 경우의 예를 나타낸다.
도 2a를 참조하면, 제 0 비트라인(BL<0>) 및 제 2 비트라인(BL<2>)의 경우 셀 데이터(DQ<0:7>)가 모두 0으로 동일하고, 제 1 비트라인(BL<1>) 및 제 3 비트라인(BL<3>)의 경우 셀 데이터(DQ<0:7>)가 모두 1으로 동일한 것을 알 수 있다.
이 경우, 중복 데이터 플래그 신호가 제 1 논리 레벨을 갖도록 인에이블될 수 있다.
도 2b의 경우 제 0 비트라인(BL<0>) 및 제 3 비트라인(BL<3>)의 경우 셀 데이터(DQ<0:7>)가 각각 0 및 1로 동일하나, 제 1 비트라인(BL<1>)과 제 2 비트라인(BM<2>)의 경우 동일하지 않은 셀 데이터(DQ2_BL1, DQ3_BL1, DQ1_BL2)가 포함되어 있음을 알 수 있다. 이 경우 중복 데이터 플래그 신호는 제 2 논리 레벨을 갖도록 디스에이블될 수 있다.
중복 데이터 플래그 신호가 인에이블되면, 반도체 메모리 장치(10)는 도 3a와 같이 각 비트라인에 대해 어느 하나의 셀 데이터(예를 들어, DQ<0>) 및 중복 데이터 플래그를 출력할 수 있다. 이 때, 나머지 셀 데이터(DQ<1:7>)는 출력하지 않는다.
이를 수신한 수신장치 측에서는 중복 데이터 플래그에 응답하여 셀 데이터(예를 들어, DQ<0>)를 나머지 셀 데이터(DQ<1:7>)로 복사할 수 있다.
도 3b는 16개의 비트라인에 대해 중복 데이터 출력 기능을 적용한 예를 나타낸다.
도 3a 및 도 3b와 같이 DQ<0:7>로 동작하는 중복 데이터 출력 기능을 적용하면 DQ파워를 1/8만큼 감소시킬 수 있다.
이와 같이, 동일한 비트라인에 연결된 메모리 셀의 데이터가 모두 동일할 때, 한 비트의 데이터만을 전송함으로써 데이터 출력에 소요되는 전력을 획기적으로 감소시킬 수 있다.
본 기술에서는 이러한 중복 데이터 출력 기능을 지원하기 위한 중복 데이터 플래그 신호를 전송함에 있어서 별도의 신호 라인을 추가하지 않고, DBI 플래그 신호 전송을 위해 마련되어 있는 신호라인, 즉 플래그 신호 전달라인(122)을 사용한다.
그리고, DBI 모드나 중복 데이터 출력 모드가 아닌 경우에는 플래그 신호를 생성하지 않는다. DBI 모드만이 활성화된 경우 각 비트라인에 대한 DBI 플래그 신호를 출력한다. 아울러, 중복 데이터 출력 모드만이 활성화된 경우 플래그 신호 중 적어도 한 비트를 이용하여 중복 데이터 플래그 신호를 출력한다. 나아가, DBI 모드 및 중복 데이터 출력 모드가 모두 활성화된 경우, 플래그 신호 중 적어도 한 비트로는 중복 데이터 플래그 신호를 출력하는 한편 나머지 비트로는 DBI 플래그 신호를 출력한다. 이를 정리하면 다음과 같다.
DBI 인에이블신호 중복 데이터 출력 인에이블 신호 플래그 생성회로
디스에이블 디스에이블 디스에이블
인에이블 디스에이블 모든 비트라인별 DBI 플래그 신호 생성
디스에이블 인에이블 - 플래그 신호 중 어느 한 비트를 통해 중복 데이터 플래그 신호 생성
- 플래그 신호의 나머지 비트는 디스에이블
인에이블 인에이블 - 플래그 신호 중 어느 한 비트를 통해 중복 데이터 플래그 신호 생성
- 플래그 신호의 나머지 비트는 일부 비트라인별 DBI 플래그 신호 생성
이러한 기능을 제공할 수 있는 플래그 생성회로의 일 예를 도 4를 참조하여 설명한다.
도 4는 일 실시예에 의한 플래그 생성회로의 구성도이다.
도 4를 참조하면, 일 실시예에 의한 플래그 생성회로(120-1)는 인에이블 신호 생성회로(1210), 예비 플래그 생성회로(1220) 및 플래그 생성회로(1230)를 포함할 수 있다.
인에이블 신호 생성회로(1210)는 모드 레지스터(130)로부터 제공되는 DBI 인에이블 신호(DBI_EN) 및 중복 데이터 출력 인에이블 신호(DQ0_COPY_EN)에 응답하여 플래그 생성 인에이블 신호(DBI_DQ0_COPY_EN)를 생성하도록 구성될 수 있다.
일 실시예에서, 인에이블 신호 생성회로(1210)는 두 입력 신호의 논리 레벨 중 어느 하나라도 인에이블되면 플래그 생성 인에이블 신호(DBI_DQ0_COPY_EN)를 인에이블시키도록 구성될 수 있다.
예비 플래그 생성회로(1220)는 각 비트라인(BL<0:m>) 별로 구성되는 예비신호 생성회로(1220-1~1220-m)를 포함할 수 있다.
각 예비신호 생성회로(1220-1~1220-m)는 각 비트라인(BL<0:m>)에 접속된 글로벌 입출력 라인(GIO0~GIOn)을 통해 전달되는 데이터(GIO<0:n>_BL0~GIO<0:n>_BLm>)와 플래그 생성 인에이블 신호(DBI_DQ0_COPY_EN)에 응답하여 예비 DBI 플래그 신호(DBI_BLx_PRE) 및 예비 중복 데이터 플래그 신호(DQ0_COPY_BLx)를 생성하도록 구성될 수 있다.
예를 들어, 제 0 예비신호 생성회로(1220-0)는 제 0 비트라인에 접속된 글로벌 입출력 라인(GIO0~GIOn)을 통해 전달되는 데이터(GIO<0:n>_BL0)와 플래그 생성 인에이블 신호(DBI_DQ0_COPY_EN)에 응답하여, 제 0 비트라인에 대한 예비 DBI 플래그 신호(DBI_BL0_PRE) 및 예비 중복 데이터 플래그 신호(DQ0_COPY_BL0)를 생성하도록 구성될 수 있다.
제 1 예비신호 생성회로(1220-1)는 제 1 비트라인에 접속된 글로벌 입출력 라인(GIO0~GIOn)을 통해 전달되는 데이터(GIO<0:n>_BL1)와 플래그 생성 인에이블 신호(DBI_DQ0_COPY_EN)에 응답하여, 제 1 비트라인에 대한 예비 DBI 플래그 신호(DBI_BL1_PRE) 및 예비 중복 데이터 플래그 신호(DQ0_COPY_BL1)를 생성하도록 구성될 수 있다.
유사하게, 제 m 예비신호 생성회로(1220-m)는 제 m 비트라인에 접속된 글로벌 입출력 라인(GIO0~GIOn)을 통해 전달되는 데이터(GIO<0:n>_BLm)와 플래그 생성 인에이블 신호(DBI_DQ0_COPY_EN)에 응답하여, 제 m 비트라인에 대한 예비 DBI 플래그 신호(DBI_BLm_PRE) 및 예비 중복 데이터 플래그 신호(DQ0_COPY_BLm)를 생성하도록 구성될 수 있다.
일 실시예에서, 각 예비신호 생성회로(1220-1~1220-m)는 해당 비트라인에 접속된 글로벌 입출력 라인(GIO0~GIOn)을 통해 전달되는 데이터(GIO<0:n>_BLx) 중 특정 논리 레벨을 갖는 데이터의 개수에 기초하여 예비 DBI 플래그 신호(DBI_BLx_PRE) 및 예비 중복 데이터 플래그 신호(DQ0_COPY_BLx)를 생성할 수 있다. 예를 들어, 해당 비트라인에 접속된 글로벌 입출력 라인(GIO0~GIOn)을 통해 전달되는 데이터(GIO<0:n>_BLx) 중 특정 논리 레벨을 갖는 데이터의 개수가 과반 이상이면 예비 DBI 플래그 신호(DBI_BLx_PRE)를 인에이블시킬 수 있다. 아울러, 해당 비트라인에 접속된 글로벌 입출력 라인(GIO0~GIOn)을 통해 전달되는 데이터(GIO<0:n>_BLx) 중 특정 논리 레벨을 갖는 데이터의 개수가 전부 또는 전무한 경우에는 예비 중복 데이터 플래그 신호(DQ0_COPY_BLx)를 인에이블시킬 수 있다. 예비 DBI 플래그 신호(DBI_BLx_PRE) 인에이블 조건 및 예비 중복 데이터 플래그 신호(DQ0_COPY_BLx) 인에이블 조건이 모두 만족하는 경우에는 두 신호를 모두 인에이블시킬 수 있다.
일 실시예에서, 제 0 비트라인(BL0)에 접속된 글로벌 입출력 라인(GIO0~GIOn)을 통해 전달되는 데이터(GIO<0:n>_BL0) 중 논리 레벨이 하이(또는 로우)인 데이터의 개수가 {(n+1)/2 + 1}개 이상이라면 예비 DBI 플래그 신호(DBI_BL0_PRE)는 하이 레벨로 인에이블될 수 있다. 아울러, 제 0 비트라인(BL0)에 접속된 글로벌 입출력 라인(GIO0~GIOn)을 통해 전달되는 데이터(GIO<0:n>_BL0) 중 논리 레벨이 하이(또는 로우)인 데이터의 개수가 (n+1)개 또는 0개인 경우 예비 중복 데이터 플래그 신호(DQ0_COPY_BL0)는 하이 레벨로 인에이블될 수 있다.
동일한 비트라인을 통해 전달되는 데이터가 갖는 특정 논리 레벨의 개수에 따라 예비 플래그 신호(DBI_BLx_PRE, DQ0_COPY_BLx)를 생성하는 예비 플래그 생성회로(1220)의 구현 예는 도 5를 참조하여 후술할 것이다.
플래그 생성회로(1230)는 제 1 플래그 생성회로(1231) 및 제 2 플래그 생성회로(1233)를 포함할 수 있다.
제 1 플래그 생성회로(1231)는 예비 DBI 플래그 신호(DBI_BLx_PRE) 중 적어도 하나, 예를 들어 제 0 비트라인에 대한 예비 DBI 플래그 신호(DBI_BL0_PRE)와, 각 예비신호 생성회로(1220-0~1220-m)로부터 출력되는 예비 중복 데이터 플래그 신호(DQ0_COPY_BL0 ~ DQ0_COPY_BLm)를 제공받고, 중복 데이터 출력 인에이블 신호(DQ0_COPY_EN)에 응답하여 제 1 플래그 신호(DBI_BL0)를 생성하도록 구성될 수 있다.
일 실시예에서, (m+1)개의 비트라인 단위로 중복 데이터 출력 기능을 수행하는 경우, 제 1 플래그 생성회로(1231)는 각 예비신호 생성회로(1220-0~1220-m)로부터 출력되는 비트라인별 예비 중복 데이터 플래그 신호(DQ0_COPY_BL0 ~ DQ0_COPY_BLm)의 조합에 의해 각 비트라인마다의 데이터들에 대한 동일성 여부를 판정하여 히트 신호(도 7, "HIT")를 생성할 수 있다.
그리고, 제 1 플래그 생성회로(1231)는 히트 신호를 제 1 입력 신호로 제공받고 적어도 하나의 예비 DBI 플래그 신호(예를 들어, DBI_BL0_PRE)를 제 2 입력 신호로 제공받아, 중복 데이터 출력 인에이블 신호(DQ0_COPY_EN)가 인에이블 상태인 경우 히트 신호를 제 1 플래그 신호(DBI_BL0)로 출력할 수 있다. 중복 데이터 출력 인에이블 신호(DQ0_COPY_EN)가 디스에이블 상태인 경우에는, 제 2 입력신호 즉, 적어도 하나의 예비 DBI 플래그 신호(DBI_BL0_PRE)를 제 1 플래그 신호(DBI_BL0)로 출력할 수 있다.
제 2 플래그 생성회로(1233)는 나머지 예비 DBI 플래그 신호, 예를 들어 DBI_BL1_PRE ~ DBI_BLm_PRE를 제공받고, DBI 인에이블 신호(DBI_EN)에 응답하여 m비트의 제 2 플래그 신호(DBI_BL1~DBI_BLm)를 생성하도록 구성될 수 있다.
일 실시예에서, 제 2 플래그 생성회로(1233)는 나머지 예비 DBI 플래그 신호(예를 들어 DBI_BL1_PRE ~ DBI_BLm_PRE)를 각각 입력받는 복수의 출력회로를 포함할 수 있다. 그리고, 각 출력회로는 DBI 인에이블 신호(DBI_EN)가 인에이블 상태인 경우, 입력되는 나머지 예비 DBI 플래그 신호(예를 들어 DBI_BL1_PRE ~ DBI_BLm_PRE)를 각각 제 2 플래그 신호(DBI_BL1~DBI_BLm)로 출력할 수 있다.
플래그 생성회로(1230)의 구현 예는 도 7 및 도 8을 참조하여 후술할 것이다.
도 5는 일 실시예에 의한 예비신호 생성회로의 구성도이다.
예비 플래그 생성회로(1220)는 복수의 예비신호 생성회로(1220-0~1220-m)를 포함할 수 있으며, 각 예비신호 생성회로(1220-0~1220-m)는 실질적으로 동일한 구성을 가질 수 있다.
도 5를 참조하면, 일 실시예에 의한 예비신호 생성회로(1220-x)는 복수의 제 1 연산회로(210-1~210-k), 복수의 제 2 연산회로(220-1~220-l) 및 판정회로(230)를 포함할 수 있다.
제 1 연산회로(210-1~210-k) 각각은 글로벌 입출력 라인을 통해 전달되는 데이터(GIO<0:n>)를 한 쌍씩 입력받고, 플래그 생성 인에이블 신호(DBI_DQ0_COPY_EN)에 응답하여, 특정 논리 레벨을 갖는 입력 데이터의 개수에 기초하여 출력 신호(S0_x, S1_x, S2_x)를 생성하도록 구성될 수 있다.
예를 들어 제 1 연산회로#1(210-1)은 글로벌 입출력 라인을 통해 전달되는 데이터(GIO<0:n>) 중 0번째 데이터(D0) 및 1번째 데이터(D1)를 입력받을 수 있다. 그리고 플래그 생성 인에이블 신호(DBI_DQ0_COPY_EN)에 응답하여, 0번째 데이터(D0) 및 1번째 데이터(D1)를 가산할 수 있다. 그리고, 가산 결과가 0인 경우, 1인 경우 및 2인 경우 각각을 지시하는 출력 신호(S0_x, S1_x, S2_x)를 생성할 수 있다.
도 6a 내지 도 6c는 일 실시예에 의한 예비 플래그 생성회로의 동작을 설명하기 위한 도면으로, DQ<0:7>) 모드로 동작하는 경우를 예로 들어 설명한다.
도 6a는 제 1 연산회로#1(210-1)의 입력 데이터(DO, D1)에 따른 출력 신호(S0_1, S1_1, S2_1)의 예를 나타내는 테이블이다.
플래그 생성 인에이블 신호(DBI_DQ0_COPY_EN; EN)가 디스에이블 상태인 경우에는 모든 출력 신호(S0_1, S1_1, S2_1)가 디스에이블된다.
플래그 생성 인에이블 신호(DBI_DQ0_COPY_EN; EN)가 인에이블 상태인 경우, 입력 데이터(D0, D1)의 가산 결과에 따라 출력 신호(S0_1, S1_1, S2_1)의 레벨이 결정된다. 예를 들어, 가산 결과가 0인 경우 S0_1이 하이 레벨로 출력되고, 1인 경우 S1_1이 하이 레벨로 출력되고, 2인 경우 S2_1이 하이 레벨로 출력될 수 있다.
다른 제 1 연산회로(210-2~210-k)의 동작 또한 동일하게 이루어질 수 있다.
따라서, 제 1 연산회로(210-1~210-k)의 출력 신호(S0_x, S1_x, S2_x)는 글로벌 입출력 라인을 통해 전달되는 데이터(GIO<0:n>)를 한 쌍씩 가산하여 출력하며, 이에 따라 특정 논리 레벨을 갖는 데이터가 몇 개인지 카운트한 결과를 내포할 수 있다.
제 2 연산회로(220-1~220-l)는 각각 한 쌍의 제 1 연산회로(210-(x-1), 210-x)의 출력 신호((S0_(x-1), S1_(x-1), S2_(x-1)), (S0_x, S1_x, S2_x))를 입력받아 가산하도록 구성될 수 있다. 그리고, 가산 결과가 0인 경우, 1인, 2인 경우, 3인 경우 및 4인 경우 각각에 대한 출력 신호(S00_x, S01_x, S02_x, S03_x)를 생성할 수 있다.
도 6b는 제 2 연산회로#1(220-1)의 입력 데이터((S0_1, S1_1, S2_1), (S0_2, S1_2, S2_2))에 따른 출력 신호(S00_1, S01_1, S02_1, S03_1)의 예를 나타내는 테이블이다.
제 1 연산회로#1(210-1)의 출력 신호 S0_1 및 제 1 연산회로#1(210-2)의 출력신호 S0_2는 입력 데이터의 가산 결과가 0인 경우에 하이 레벨로 출력되고, 제 1 연산회로#1(210-1)의 출력 신호 S1_1 및 제 1 연산회로#1(210-2)의 출력신호 S1_2는 입력 데이터의 가산 결과가 1인 경우에 하이 레벨로 출력되며, 제 1 연산회로#1(210-1)의 출력 신호 S2_1 및 제 1 연산회로#1(210-2)의 출력신호 S2_2는 입력 데이터의 가산 결과가 2인 경우에 하이 레벨로 출력된다.
그리고, 제 2 연산회로#1(220-1)는 입력 데이터((S0_1, S1_1, S2_1), (S0_2, S1_2, S2_2))를 가산하여 출력 신호(S00_1, S01_1, S02_1, S03_1)를 생성할 수 있다.
일 실시예에서, 제 2 연산회로#1(220-1)는 입력 데이터((S0_1, S1_1, S2_1), (S0_2, S1_2, S2_2))의 가산 결과가 0인 경우 S00_1을 논리 하이 레벨로 출력할 수 있다. 아울러, 가산 결과가 1인 경우 S01_1을 논리 하이 레벨로, 가산 결과가 2인 경우 S02_1을 논리 하이 레벨로, 가산 결과가 3인 경우 S02_1 및 S01_1을 논리 하이 레벨로, 가산 결과가 4인 경우 S03_1을 논리 하이 레벨로 출력할 수 있다.
다른 제 2 연산회로(220-2~220-l)의 동작 또한 동일하게 이루어질 수 있다.
따라서, 제 2 연산회로(220-1~220-l)의 출력 신호(S00_x, S01_x, S02_x, S03_x)는 제 1 연산회로(210-1~210-k)에서 출력되는 데이터(S0_x, S1_x, S2_x)를 한 쌍씩 가산하여 출력하며, 이에 따라 특정 논리 레벨을 갖는 데이터가 몇 개인지 카운트한 결과를 내포할 수 있다.
일 실시예에서, 제 1 연산회로(210-1~210-k) 및 제 2 연산회로(220-1~220-l)는 각각 가산 회로로 구성할 수 있으나, 이에 한정되는 것은 아니다.
다시 도 5를 참조하면, 판정회로(230)는 제 2 연산회로(220-1~220-l)의 출력 신호를 입력받아 예비 플래그 신호(DBI_BLx_PRE, DQ0_COPY_BLx)를 생성하도록 구성될 수 있다.
일 실시예에서, 판정회로(230)는 한 쌍의 제 2 연산회로(220-1~220-l)에서 생성되는 출력 신호의 논리 레벨에 기초하여, 기 설정된 논리 레벨을 갖는 데이터의 개수가 과반 이상으로 판정되는 경우 예비 DBI 플래그 신호(DBI_BLx_PRE)를 인에이블시킬 수 있다. 아울러, 기 설정된 논리 레벨을 갖는 데이터의 개수가 0개 또는 (n+1)개인 경우 예비 중복 데이터 플래그 신호(DQ0_COPY_BLx)를 인에이블시킬 수 있다.
도 6c를 참조하면, 제 2 연산회로#1(220-1)의 출력신호(S03_1, S02_1,S01_1, S00_1)는 각각 디스에이블 상태(0000), 가산 결과가 0(0001), 1(0010), 2(0100), 3(0110) 및 4(1000)임을 지시할 수 있다. 유사하게, 제 2 연산회로#2(220-2)의 출력신호(S03_2, S02_2, S01_2, S00_1) 또한, 디스에이블 상태(0000), 가산 결과가 0(0001), 1(0010), 2(0100), 3(0110) 및 4(1000)임을 지시할 수 있다.
따라서, 판정회로(230)는 기 설정된 논리 레벨을 갖는 데이터의 개수가 과반(5개) 이상인 경우 예비 DBI 플래그 신호(DBI_BLx_PRE)를 인에이블시키도록 구성될 수 있다. 아울러, 기 설정된 논리 레벨을 갖는 데이터의 개수가 0개 또는 8개인 경우 예비 중복 데이터 플래그 신호(DQ0_COPY_BLx)를 인에이블시키도록 구성될 수 있다.
도 7은 일 실시예에 의한 제 1 플래그 생성회로의 구성도이다.
도 7을 참조하면, 일 실시예에 의한 제 1 플래그 생성회로(1231-1)는 조합회로(310) 및 출력회로(320)를 포함할 수 있다.
조합회로(310)는 각 예비신호 생성회로(1220-0~1220-m)로부터 출력되는 예비 중복 데이터 플래그 신호(DQ0_COPY_BL0 ~ DQ0_COPY_BLm)의 조합에 의해 각 비트라인마다의 데이터들에 대한 동일성 여부를 판정하여 히트 신호(HIT)를 생성할 수 있다.
일 실시예에서, 조합회로(310)는 예비 중복 데이터 플래그 신호(DQ0_COPY_BL0 ~ DQ0_COPY_BLm)가 모두 하이 레벨일 때 히트 신호(HIT)를 하이 레벨로 생성하도록 구성될 수 있으나, 이에 한정되는 것은 아니다.
출력회로(320)는 적어도 하나의 예비 DBI 플래그 신호(BDI_BL0_PRE)와 조합회로(310)에서 출력되는 히트 신호(HIT)를 입력받으며, 중복 데이터 출력 인에이블 신호(DQ0_COPY_EN)에 응답하여 두 입력 신호 중 하나를 제 1 플래그 신호(DBI_BL0)로 출력하도록 구성될 수 있다.
일 실시예에서, 출력회로(320)는 중복 데이터 출력 인에이블 신호(DQ0_COPY_EN)가 인에이블된 경우 조합회로(310)의 출력 신호인 히트 신호(HIT)를 제 1 플래그 신호(DBI_BL0)로 출력할 수 있다. 아울러, 출력회로(320)는 중복 데이터 출력 인에이블 신호(DQ0_COPY_EN)가 디스에이블 상태이고 DBI 인에이블 신호(DBI_EN)가 인에이블 상태인 경우 적어도 하나의 예비 DBI 플래그 신호(BDI_BL0_PRE)를 제 1 플래그 신호(DBI_BL0)로 출력할 수 있다.
출력회로(320)는 예를 들어 멀티플랙서 회로로 구성할 수 있으나 이에 한정되는 것은 아니다.
도 8은 일 실시예에 의한 제 2 플래그 생성회로의 구성도이다.
도 8을 참조하면, 일 실시예에 의한 제 2 플래그 생성회로(1233-1)는 복수의 출력회로(410-1~410-m)를 포함할 수 있다.
각 출력회로(410-1~410-m)는 나머지 예비 DBI 플래그 신호(DBI_BL1_PRE~DBI_BLm_PRE)를 각각 입력받으며, DBI 인에이블 신호(DBI_EN)가 인에이블되는 경우 각각의 입력 신호를 제 2 플래그 신호(DBI_BL1~DBI_BLm)로 출력하도록 구성될 수 있다.
DBI 인에이블 신호(DBI_EN)가 디스에이블되는 경우 제 2 플래그 신호(DBI_BL1~DBI_BLm)는 예를 들어 접지전압 레벨로 출력되어 디스에이블될 수 있다.
일 실시예에서, 각 출력회로(410-1~410-m)는 멀티플랙서 회로로 구성할 수 있으나 이에 한정되는 것은 아니다.
도 9는 일 실시예에 의한 출력회로 및 패드그룹의 구성도이다.
도 9를 참조하면, 출력회로(140-1)는 복수의 데이터 출력회로(1401-0~1401-n) 및 플래그 출력회로(1403)를 포함할 수 있다.
복수의 데이터 출력회로(1401-0~1401-n)는 각각 글로벌 입출력 라인(GIO0~GIOn)을 통해 전달되는 데이터(GIO0_BL<0:m>~ GIOn_BL<0:m>)를 수신하고, 비트라인별 플래그 신호(DBI_BL<0:m>)에 따라 데이터(GIO0_BL<0:m>~ GIOn_BL<0:m>)를 코딩하여 순차적으로 출력하도록 구성될 수 있다.
플래그 출력회로(1403)는 비트라인별 플래그 신호(DBI_BL<0:m>)를 제공받아 순차적으로 출력하도록 구성될 수 있다.
패드그룹(150-1)은 각 데이터 출력회로(1401-0~1401-n)로부터 제공되는 데이터를 출력하는 복수의 데이터 패드(DQ<0>~DQ<n>) 및 플래그 출력회로(1403)에서 제공되는 비트라인별 플래그 신호(DBI_BL<0:m>)를 출력하는 플래그 패드(DBI)를 포함할 수 있다.
도 9에 도시한 데이터 출력회로(1401-0~1401-n)는 각각 동일한 구성일 수 있으며, 도 10은 일 실시예에 의한 데이터 출력회로의 구성도를 도시하였다.
도 10을 참조하면, 데이터 출력회로(1401-x)는 코딩 회로(1411), 다중화 및 파이프 래치(1413) 및 드라이버(1415)를 포함할 수 있다.
코딩 회로(1411)는 비트라인별 플래그 신호(DBI_BL<0:m>)에 응답하여 글로벌 입출력 라인(GIO0~GIOn)을 통해 전달되는 데이터(GIOx_BL<0:m>)를 코딩하도록 구성될 수 있다. 일 실시예에서, 비트라인별 플래그 신호(DBI_BL<0:m>)가 디스에이블 상태인 경우 코딩 회로(1411)는 데이터(GIOx_BL<0:m>)를 그대로 출력할 수 있다. 비트라인별 플래그 신호(DBI_BL<0:m>)가 비트라인별 DBI 플래그 신호인 경우 코딩 회로(1411)는 비트라인별 DBI 플래그 신호에 기초하여 데이터(GIOx_BL<0:m>)를 반전시키거나 비반전시켜 출력할 수 있다.
플래그 신호(DBI_BL<0:m>) 중 적어도 하나, 예를 들어 제 0 비트라인에 대한 플래그 신호(DBI_BL0)가 중복 데이터 플래그 신호를 포함하는 경우, 중복 데이터 플래그 신호의 레벨에 기초하여 코딩 회로(1411)의 동작 여부가 결정될 수 있다. 예를 들어, 중복 데이터 플래그 신호가 인에이블 상태인 경우 데이터 출력 회로(1401-0~1401-n) 중 어느 하나 데이터 출력 회로(예를 들어, 1401-0)의 코딩 회로(1411) 만이 데이터를 출력하고 나머지 데이터 출력 회로(1401-1~1401-n)의 코딩 회로(1411)는 데이터를 출력하지 않도록 할 수 있다.
비트라인별 플래그 신호(DBI_BL<0:m>)가 중복 데이터 플래그 신호에 더하여 나머지 비트라인별 DBI 플래그 신호를 포함하는 경우, 코딩 회로(1411)는 나머지 비트라인별 DBI 플래그 신호(DBI<1:m>)에 기초하여 데이터(GIOx_BL<0:m>)를 반전시키거나 비반전시켜 출력할 수 있다.
다중화 및 파이프 래치(1413)는 코딩 회로(1411)에서 출력되는 데이터를 순차적으로 출력하도록 구성될 수 있다.
드라이버(1415)는 다중화 및 파이프 래치(1413)에서 출력되는 데이터를 증폭하여 패드그룹(150)으로 제공할 수 있다.
도 11은 일 실시예에 의한 플래그 출력회로의 구성도이다.
도 11을 참조하면, 일 실시예에 의한 플래그 출력회로(1403)는 다중화 및 파이프래치(1431) 및 드라이버(1433)를 포함할 수 있다.
다중화 및 파이프 래치(1431)는 플래그 신호(DBI_BL<0:m>)를 순차적으로 출력하도록 구성될 수 있다.
드라이버(1433)는 다중화 및 파이프 래치(1431)에서 출력되는 플래그 신호(DBI_BL<0:m>)를 증폭하여 패드그룹(150)으로 제공할 수 있다.
도 12 내지 도 15는 실시예들에 의한 전자 시스템의 구성도이다.
도 12를 참조하면, 일 실시예에 의한 전자 시스템(50)은 제 1 장치(510) 및 제 2 장치(520)를 포함할 수 있다.
제 1 장치(510)는 수신장치일 수 있다.
제 2 장치(520)는 송신장치일 수 있으며, 예를 들어 도 1에 도시한 반도체 메모리 장치(10)를 포함할 수 있다.
제 1 장치(510)와 제 2 장치(520) 간에는 비트라인별 플래그 신호(DBI_BL<0:m>) 및 데이터(DQ<0:n>)가 송수신될 수 있다.
비트라인별 플래그 신호(DBI_BL<0:m>)가 비트라인별 DBI 플래그 신호인 경우 제 2 장치(520)는 플래그 신호(DBI_BL<0:m>)에 따라 데이터(DQ<0:n>)를 반전 또는 비반전시키는 인코딩 동작 후 제 1 장치(510)로 제공할 수 있다. 그리고, 제 1 장치(510)는 비트라인별 플래그 신호(DBI_BL<0:m>)에 따라 데이터(DQ<0:n>)를 디코딩할 수 있다.
비트라인별 플래그 신호(DBI_BL<0:m>) 중 적어도 하나가 중복 데이터 플래그 신호를 포함할 수 있다. 중복 데이터 플래그 신호가 인에이블 상태인 경우 제 2 장치(520)는 어느 하나의 데이터(DQ<0>)만을 제 1 장치(510)로 전송할 수 있다. 그리고, 제 1 장치(510)는 플래그 신호(DBI_BL<0:m>)에 따라 수신 데이터(DQ<0>)를 나머지 데이터(DQ<1:n>)로 복사할 수 있다. 한편, 중복 데이터 플래그 신호가 디스에이블 상태인 경우 제 2 장치(520)는 모든 데이터(DQ<0:n>)를 제 1 장치(510)로 전송할 수 있다. 그리고, 제 1 장치(510)는 플래그 신호(DBI_BL<0:m>)에 따라 수신 데이터(DQ<0>)를 나머지 데이터(DQ<1:n>)로 복사하거나, 모든 데이터(DQ<0:n>)를 수신할 수 있다.
비트라인별 플래그 신호(DBI_BL<0:m>) 중 적어도 하나(DBI_BL0)가 중복 데이터 플래그 신호를 포함하고, 나머지 비트라인별 플래그 신호(DBI_BL<1:m>) 나머지 비트라인에 대한 DBI 플래그 신호를 포함할 수 있다. 제 2 장치(520)는 중복 데이터 플래그 신호의 인에이블 여부에 따라 어느 하나의 데이터(DQ<0>) 또는 모든 데이터(DQ<0:n>)를 제 1 장치(510)로 전송할 수 있다. 아울러, 제 2 장치(520)는 나머지 비트라인별 플래그 신호(DBI_BL<1:m>)에 기초하여 데이터(DQ<0:n>)를 반전 또는 비반전시키는 인코딩 동작 후 제 1 장치(510)로 제공할 수 있다. 그리고, 제 1 장치(510)는 플래그 신호(DBI_BL<0:m>)에 따라 수신 데이터(DQ<0>)를 나머지 데이터(DQ<1:n>)로 복사하거나 모든 데이터(DQ<0:n>)를 할 수 있고, 나머지 비트라인별 플래그 신호(DBI_BL<1:m>)에 따라 데이터(DQ<0:n>)를 디코딩할 수 있다.
도 13을 참조하면, 일 실시예에 의한 전자 시스템(60)은 중앙처리장치(CPU, 610), 사용자 인터페이스(UI, 630), 메모리 시스템(650) 및 통신망 인터페이스(660)를 포함할 수 있고, 이들은 시스템 버스(640)에 의해 전기적으로 통신 가능하게 구성되어 있다.
중앙처리장치(610)는 외부 장치로부터 명령어, 데이터 등과 같은 신호를 수신하여 명령어의 해독, 해독 결과에 따른 연산, 데이터의 입력이나 출력, 처리 등을 수행하고, 주소/신호/데이터를 포함하는 각종 처리 정보를 저장할 수 있다. 즉, 중앙처리장치(610)는 호스트로서 기능할 수 있으며, 전자 시스템(60)의 전반적인 동작을 제어한다.
사용자 인터페이스(630)는 키 입출력 장치(631), 포인팅 장치(633), 마이크로폰(635), 스피커(637) 및 디스플레이(639) 등과 같이 사용자와 정보를 교환할 수 있는 환경을 제공한다.
메모리 시스템(650)은 메모리 컨트롤러(651) 및 메모리 장치(653)를 포함할 수 있다. 메모리 컨트롤러(651)는 메모리 장치(653)로 커맨드, 어드레스, 데이터, 제어신호 등을 인가할 수 있다. 메모리 장치(653)는 메모리 컨트롤러(651)의 제어에 따라 데이터를 리드 또는 라이트하도록 구성될 수 있다. 메모리 장치(653)는 예를 들어 도 1에 도시한 반도체 메모리 장치(10)가 적용될 수 있다.
중앙처리장치(610)와 메모리 시스템(650) 간의 데이터 교환을 수행하기 위해 메모리 컨트롤러(651)는 USB(Universal Serial Bus) 프로토콜, MMC (MultiMedia Card) 프로토콜, PCI(Peripheral Component Interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA(Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI(Small Computer Small Interface) 프로토콜, ESDI(Enhanced Small Disk Interface) 프로토콜, IDE(Integrated Drive Electronics) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 이용할 수 있다.
통신망 인터페이스(660)는 전자 시스템(60)이 유선 또는 무선 인터넷에 접속할 수 있는 환경을 제공할 수 있다.
도 13에 도시한 전자 시스템(60)은 서버 컴퓨터, 개인용 컴퓨터, 태블릿 PC나 스마트 폰과 같은 휴대용 단말기, 디지털 콘텐츠 플레이어, 카메라, 위성항법장치, 비디오 카메라, 녹음기, 텔레메틱스 장치, AV 시스템, 스마트 TV, 데이터 스토리지 장치 등일 수 있다.
도 17을 참조하면, 일 실시예에 의한 전자 시스템(70)은 시스템온칩(SoC, 710), 통신망 인터페이스(720), 출력장치(730) 및 입력장치(740)를 포함할 수 있다.
시스템온칩(710)은 메모리 장치(711) 및 어플리케이션 프로세서(AP, 713)를 포함할 수 있다.
메모리 장치(711)는 예를 들어 도 1에 도시한 반도체 메모리 장치(10)를 이용하여 구성할 수 있으며, 어플리케이션 프로세서(713)의 작업용 메모리로 기능할 수 있다.
어플리케이션 프로세서(713)는 각종 어플리케이션의 구동과 그래픽 처리를 수행하고 메모리 장치(711)를 제어하는 등, 전자 시스템(70)의 중앙처리장치로서 동작할 수 있다.
통신망 인터페이스(720)는 전자 시스템(70)이 무선 또는 유선 인터넷에 접속할 수 있는 환경을 제공할 수 있다.
출력장치(730)는 시스템온칩(710)에서 처리한 데이터를 출력할 수 있도록 구성되며, 디스플레이, 스피커 등과 같은 장치를 포함할 수 있다.
입력장치(740)는 시스템온칩(710)의 동작을 제어하기 위한 제어신호, 데이터 등을 입력할 수 있는 장치일 수 있으며, 키 패드, 터치 패드, 포인팅 장치 등과 같은 장치를 포함할 수 있다.
전자 시스템(70)은 또한 광학 이미지를 디지털 신호로 변환하는 이미지 센서(750)를 추가로 구비할 수 있다.
도 14에 도시한 전자 시스템(70)은 이동 전화기, 스마트 폰, 태블릿 PC 등과 같은 무선 인터넷 기능을 갖는 장치일 수 있다.
도 15를 참조하면, 일 실시예에 의한 전자 시스템(80)은 시스템온칩(810), 메모리 장치(820), 통신망 인터페이스(830), 출력장치(840) 및 입력장치(850)를 포함할 수 있다.
도 15의 전자 시스템(80)은 메모리 장치(820)가 시스템온칩(810)의 외부에 구비되는 것을 제외하면 도 14의 전자 시스템(70)과 유사하다. 도 15의 전자 시스템(80) 또한 이미지 센서(860)를 추가로 구비할 수 있다.
모바일 전자 기기는 멀티 태스킹을 지원하도록 구현되며, 이를 위해 모바일 운영체제의 용량이 갈수록 증가하고 있다. 따라서, 보다 더 저전력 소모 특성을 가지면서 고속 동작 성능을 지닌 반도체 메모리 장치가 요구된다.
LPDDR 메모리 장치 등과 같은 반도체 메모리 장치는 스마트 폰, 태블릿 PC 등과 같은 모바일 전자 기기에 사용될 수 있다.
LPDDR 메모리 장치에서는 데이터의 고속 처리를 위해 데이터 버스 반전 기능, 중복 데이터 출력 기능을 지원할 수 있다. 따라서, 도 13 내지 도 15와 같은 전자 시스템에 본 기술에 의한 반도체 메모리 장치(10)를 적용하는 경우 낮은 전력 소모로 고속 데이터 처리를 수행할 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10 : 반도체 메모리 장치
110 : 메모리 회로
120 : 플래그 생성회로
130 : 모드 레지스터
140 : 출력회로
150 : 패드그룹

Claims (20)

  1. 복수의 워드라인 및 복수의 비트라인 간에 접속되는 복수의 메모리 셀을 포함하고, 각 비트라인에 접속된 메모리 셀의 데이터를 글로벌 입출력 라인을 통해 출력하는 메모리 회로;
    리드 동작시 상기 글로벌 입출력 라인을 통해 제공되는 상기 각 비트라인별 메모리 셀의 데이터 중 특정 논리 레벨을 갖는 데이터의 개수에 기초하여 중복 데이터 플래그 신호 및 데이터 버스 반전 플래그 신호 중 적어도 하나를 포함하는 복수 비트의 비트라인별 플래그 신호를 생성하도록 구성되는 플래그 생성회로; 및
    상기 중복 데이터 플래그 신호 및 상기 데이터 버스 반전 플래그 신호 중 적어도 하나에 응답하여, 상기 글로벌 입출력 라인을 통해 제공되는 상기 메모리 셀의 데이터를 출력하도록 구성되는 출력 회로;
    를 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 플래그 생성회로는, 모드 레지스터로부터 제공되는 중복 데이터 출력 인에이블 신호 및 데이터 버스 반전 인에이블 신호에 응답하여 구동되고,
    상기 중복 데이터 출력 인에이블 신호가 인에이블되고 상기 데이터 버스 반전 인에이블 신호가 디스에이블된 경우, 상기 비트라인별 플래그 신호 중 적어도 한 비트를 상기 중복 데이터 플래그 신호로 출력하도록 구성되는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 플래그 생성회로는, 모드 레지스터로부터 제공되는 중복 데이터 출력 인에이블 신호 및 데이터 버스 반전 인에이블 신호에 응답하여 구동되고,
    상기 중복 데이터 출력 인에이블 신호가 디스에이블되고 상기 데이터 버스 반전 인에이블 신호가 인에이블된 경우, 상기 비트라인별 플래그 신호를 비트라인별 데이터 버스 반전 플래그 신호로 출력하도록 구성되는 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 플래그 생성회로는, 모드 레지스터로부터 제공되는 중복 데이터 출력 인에이블 신호 및 데이터 버스 반전 인에이블 신호에 응답하여 구동되고,
    상기 중복 데이터 출력 인에이블 신호 및 상기 데이터 버스 반전 인에이블 신호가 모두 인에이블된 경우, 상기 비트라인별 플래그 신호 중 적어도 한 비트를 상기 중복 데이터 플래그 신호로 출력하고, 상기 비트라인별 플래그 신호의 나머지 비트를 나머지 비트라인별 데이터 버스 반전 플래그 신호로 출력하도록 구성되는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 플래그 생성회로는 중복 데이터 출력 인에이블 신호 및 데이터 버스 반전 인에이블 신호에 기초하여 생성되는 플래그 생성 인에이블 신호에 응답하여 구동되고, 상기 각 비트라인별 메모리 셀의 데이터를 제공받아 상기 특정 논리 레벨을 갖는 데이터의 개수에 기초하여 비트라인별 예비 플래그 신호를 생성하는 예비 플래그 생성회로; 및
    상기 중복 데이터 출력 인에이블 신호 및 상기 데이터 버스 반전 인에이블 신호에 응답하여 구동되고, 상기 비트라인별 예비 플래그 신호로부터 상기 중복 데이터 플래그 신호 및 상기 데이터 버스 반전 플래그 신호 중 적어도 하나를 포함하는 복수 비트의 비트라인별 플래그 신호를 생성하도록 구성되는 플래그 생성회로;
    를 포함하도록 구성되는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 예비 플래그 생성회로는, 상기 각 비트라인 별로 구성되는 복수의 예비신호 생성회로를 포함하고,
    상기 복수의 예비신호 생성회로 각각은, 해당 비트라인에 접속된 메모리 셀의 데이터를 가산 연산하여 예비 데이터 버스 반전 플래그 신호 및 예비 중복 데이터 플래그 신호를 생성하도록 구성되는 반도체 메모리 장치.
  7. 제 5 항에 있어서,
    상기 예비 플래그 생성회로는, 상기 각 비트라인 별로 구성되는 복수의 예비신호 생성회로를 포함하고,
    상기 복수의 예비신호 생성회로 각각은, 상기 플래그 생성 인에이블 신호에 응답하여 해당 비트라인에 접속된 메모리 셀의 데이터를 한 쌍씩 제공받아 가산하도록 구성되는 적어도 하나의 제 1 연산회로;
    한 쌍의 상기 제 1 연산회로의 출력 신호를 제공받아 가산하도록 구성되는 적어도 하나의 제 2 연산회로; 및
    한 쌍의 상기 제 2 연산회로의 출력 신호로부터 예비 데이터 버스 반전 플래그 신호 및 예비 중복 데이터 플래그 신호를 생성하도록 구성되는 판정회로;
    를 포함하도록 구성되는 반도체 메모리 장치.
  8. 제 5 항에 있어서,
    상기 예비 플래그 신호는 상기 비트라인별 예비 데이터 버스 반전 플래그 신호 및 상기 비트라인별 예비 중복 데이터 플래그 신호를 포함하고,
    상기 플래그 생성회로는, 상기 비트라인별 예비 데이터 버스 반전 플래그 신호 중 적어도 하나 및 상기 비트라인별 예비 중복 데이터 플래그 신호에 응답하여 제 1 플래그 신호를 생성하는 제 1 플래그 생성회로; 및
    상기 비트라인별 예비 데이터 버스 반전 플래그 신호의 나머지에 응답하여 제 2 플래그 신호를 생성하는 제 2 플래그 생성회로;
    를 포함하도록 구성되는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 제 1 플래그 생성회로는 상기 비트라인별 예비 중복 데이터 플래그 신호의 레벨에 기초하여 히트 신호를 생성하는 조합회로; 및
    상기 중복 데이터 출력 인에이블 신호에 응답하여 상기 적어도 하나의 상기 비트라인별 예비 데이터 버스 반전 플래그 신호와 상기 히트 신호 중 어느 하나를 상기 제 1 플래그 신호로 생성하는 출력 회로;
    를 포함하도록 구성되는 반도체 메모리 장치.
  10. 제 8 항에 있어서,
    상기 제 2 플래그 생성회로는 상기 데이터 버스 반전 인에이블 신호에 응답하여 상기 비트라인별 예비 데이터 버스 반전 플래그 신호의 나머지를 각각 상기 제 2 플래그 신호로 생성하는 복수의 출력 회로를 포함하도록 구성되는 반도체 메모리 장치.
  11. 글로벌 입출력 라인을 통해 제공되는 각 비트라인별 메모리 셀의 데이터를 제공받으며, 중복 데이터 출력 인에이블 신호 및 데이터 버스 반전 인에이블 신호에 응답하여 상기 메모리 셀의 데이터를 가산하여 비트라인별 예비 플래그 신호를 생성하도록 구성되는 예비 플래그 생성회로; 및
    상기 중복 데이터 출력 인에이블 신호 및 상기 데이터 버스 반전 인에이블 신호에 응답하여 구동되고, 상기 비트라인별 예비 플래그 신호로부터 상기 중복 데이터 플래그 신호 및 상기 데이터 버스 반전 플래그 신호 중 적어도 하나를 포함하는 복수 비트의 비트라인별 플래그 신호를 생성하도록 구성되는 플래그 생성회로;
    를 포함하도록 구성되는 플래그 생성회로.
  12. 제 11 항에 있어서,
    상기 예비 플래그 생성회로는, 상기 각 비트라인 별로 구성되는 복수의 예비신호 생성회로를 포함하고,
    상기 복수의 예비신호 생성회로 각각은, 중복 데이터 출력 인에이블 신호 및 데이터 버스 반전 인에이블 신호에 응답하여 해당 비트라인에 접속된 메모리 셀의 데이터를 한 쌍씩 제공받아 가산하도록 구성되는 적어도 하나의 제 1 연산회로;
    한 쌍의 상기 제 1 연산회로의 출력 신호를 제공받아 가산하도록 구성되는 적어도 하나의 제 2 연산회로; 및
    한 쌍의 상기 제 2 연산회로의 출력 신호로부터 예비 데이터 버스 반전 플래그 신호 및 예비 중복 데이터 플래그 신호를 생성하도록 구성되는 판정회로;
    를 포함하도록 구성되는 플래그 생성회로.
  13. 제 11 항에 있어서,
    상기 예비 플래그 신호는 상기 비트라인별 예비 데이터 버스 반전 플래그 신호 및 상기 비트라인별 예비 중복 데이터 플래그 신호를 포함하고,
    상기 플래그 생성회로는, 상기 비트라인별 예비 데이터 버스 반전 플래그 신호 중 적어도 하나 및 상기 비트라인별 예비 중복 데이터 플래그 신호에 응답하여 제 1 플래그 신호를 생성하는 제 1 플래그 생성회로; 및
    상기 비트라인별 예비 데이터 버스 반전 플래그 신호의 나머지에 응답하여 제 2 플래그 신호를 생성하는 제 2 플래그 생성회로;
    를 포함하도록 구성되는 플래그 생성회로.
  14. 제 13 항에 있어서,
    상기 제 1 플래그 생성회로는 상기 비트라인별 예비 중복 데이터 플래그 신호의 레벨에 기초하여 히트 신호를 생성하는 조합회로; 및
    상기 중복 데이터 출력 인에이블 신호에 응답하여 상기 적어도 하나의 상기 비트라인별 예비 데이터 버스 반전 플래그 신호와 상기 히트 신호 중 어느 하나를 상기 제 1 플래그 신호로 생성하는 출력 회로;
    를 포함하도록 구성되는 플래그 생성회로.
  15. 제 13 항에 있어서,
    상기 제 2 플래그 생성회로는 상기 데이터 버스 반전 인에이블 신호에 응답하여 상기 비트라인별 예비 데이터 버스 반전 플래그 신호의 나머지를 각각 상기 제 2 플래그 신호로 생성하는 복수의 출력 회로를 포함하도록 구성되는 플래그 생성회로.
  16. 복수의 워드라인 및 복수의 비트라인 간에 접속되는 복수의 메모리 셀을 포함하고, 각 비트라인에 접속된 메모리 셀의 데이터를 글로벌 입출력 라인을 통해 출력하는 메모리 회로를 포함하는 반도체 메모리 장치의 데이터 출력 방법으로서,
    상기 글로벌 입출력 라인을 통해 제공되는 상기 각 비트라인별 메모리 셀의 데이터 중 특정 논리 레벨을 갖는 데이터의 개수에 기초하여 중복 데이터 플래그 신호 및 데이터 버스 반전 플래그 신호 중 적어도 하나를 포함하는 복수 비트의 비트라인별 플래그 신호를 생성하는 단계; 및
    상기 중복 데이터 플래그 신호 및 상기 데이터 버스 반전 플래그 신호 중 적어도 하나에 응답하여, 상기 글로벌 입출력 라인을 통해 제공되는 상기 메모리 셀의 데이터를 출력하는 단계;
    를 포함하는 반도체 메모리 장치의 데이터 출력 방법.
  17. 제 16 항에 있어서,
    상기 플래그 신호를 생성하는 단계는, 모드 레지스터로부터 제공되는 중복 데이터 출력 인에이블 신호가 인에이블되고, 상기 모드 레지스터로부터 제공되는 데이터 버스 반전 인에이블 신호가 디스에이블된 경우, 상기 비트라인별 플래그 신호 중 적어도 한 비트를 상기 중복 데이터 플래그 신호로 출력하는 단계를 포함하는 반도체 메모리 장치의 데이터 출력 방법.
  18. 제 16 항에 있어서,
    상기 플래그 신호를 생성하는 단계는, 모드 레지스터로부터 제공되는 중복 데이터 출력 인에이블 신호가 디스에이블되고, 상기 모드 레지스터로부터 제공되는 상기 데이터 버스 반전 인에이블 신호가 인에이블된 경우, 상기 비트라인별 플래그 신호를 비트라인별 데이터 버스 반전 플래그 신호로 출력하는 단계를 포함하는 반도체 메모리 장치의 데이터 출력 방법.
  19. 제 16 항에 있어서,
    상기 플래그 신호를 생성하는 단계는, 모드 레지스터로부터 제공되는 중복 데이터 출력 인에이블 신호 및 데이터 버스 반전 인에이블 신호가 모두 인에이블된 경우, 상기 비트라인별 플래그 신호 중 적어도 한 비트를 상기 중복 데이터 플래그 신호로 출력하고, 상기 비트라인별 플래그 신호의 나머지 비트를 나머지 비트라인별 데이터 버스 반전 플래그 신호로 출력하는 단계를 포함하는 반도체 메모리 장치의 데이터 출력 방법.
  20. 제 16 항에 있어서,
    상기 플래그 신호를 생성하는 단계는 상기 글로벌 입출력 라인을 통해 제공되는 상기 각 비트라인별 메모리 셀의 데이터를 가산 연산하여 상기 비트라인별 예비 데이터 버스 반전 플래그 신호 및 상기 비트라인별 예비 중복 데이터 플래그 신호를 생성하는 단계;
    상기 비트라인별 예비 데이터 버스 반전 플래그 신호 중 적어도 하나 및 상기 비트라인별 예비 중복 데이터 플래그 신호에 응답하여 제 1 플래그 신호를 생성하는 단계; 및
    상기 비트라인별 예비 데이터 버스 반전 플래그 신호의 나머지에 응답하여 제 2 플래그 신호를 생성하는 단계;
    를 포함하도록 구성되는 반도체 메모리 장치의 데이터 출력 방법.
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