KR20110041613A - Ｄｒａｍ 인터페이스와 공유 메모리 영역을 통한 비휘발성 메모리 장치와 자기 기록 매체에 접근할 수 있는 장치 - Google Patents

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Abstract

반도체 장치가 개시된다. 상기 반도체 장치는 비휘발성 메모리 장치와, DRAM 프로토콜에 따라 데이터를 처리할 수 있는 메모리 장치와, 상기 메모리 장치로부터 출력된 데이터를 상기 비휘발성 메모리 장치와 하드디스크 중에서 어느 하나가 처리할 수 있는 데이터로 변환하고 변환된 데이터를 상기 어느 하나로 출력하기 위한 ASIC을 포함한다.
비휘발성 메모리 장치, ASIC, 하드디스크

Description

ＤＲＡＭ 인터페이스와 공유 메모리 영역을 통한 비휘발성 메모리 장치와 자기 기록 매체에 접근할 수 있는 장치{Apparatus for accessing non-volatile memory device and magnetic storage medium through DRAM interface and shared memory region}
본 발명의 개념에 따른 실시 예는 반도체 장치에 관한 것으로, 특히 DRAM 인터페이스와 공유 메모리 영역을 통한 비휘발성 메모리 장치와 자기 기록 매체에 접근할 수 있는 장치에 관한 것이다.
일반적인 컴퓨터 시스템의 CPU는 하드디스크 드라이브를 직접 액세스하는 구조를 갖기 때문에 상기 컴퓨터 시스템의 인터페이스는 복잡하다.
따라서 본 발명이 이루고자 하는 기술적인 과제는 DRAM 인터페이스와 공유 메모리 영역을 통한 비휘발성 메모리 장치와 자기 기록 매체에 접근할 수 있는 장치를 제공하는 것이다.
본 발명의 실시 예에 따른 집적 회로는 DRAM 프로토콜에 따라 데이터를 처리할 수 있는 제1컨트롤러와, 상기 제1컨트롤러로부터 출력된 데이터를 비휘발성 메모리 장치가 처리할 수 있는 데이터로 변환하기 위한 제2컨트롤러와, 상기 제1컨트롤러로부터 출력된 상기 데이터를 하드디스크가 처리할 수 있는 데이터로 변환하기 위한 제3컨트롤러와, 선택 정보에 따라 상기 제2컨트롤러와 상기 제3컨트롤러를 선택적으로 인에이블시키기 위한 메인 프로세서를 포함한다.
상기 집적 회로는, 상기 메인 컨트롤러의 제어 하에, 상기 제2컨트롤러로부터 출력된 데이터 또는 상기 제3컨트롤러로부터 출력된 데이터를 컴퓨터 확장 카드가 처리할 수 있는 데이터로 변환하기 위한 제4컨트롤러를 더 포함한다.
본 발명의 실시 예에 따른 반도체 장치는 비휘발성 메모리 장치와, DRAM 프로토콜에 따라 데이터를 처리할 수 있는 메모리 장치와, 상기 메모리 장치로부터 출력된 데이터를 상기 비휘발성 메모리 장치와 하드디스크 중에서 어느 하나가 처리할 수 있는 데이터로 변환하고 변환된 데이터를 상기 어느 하나로 출력하기 위한 ASIC을 포함한다.
상기 ASIC은 상기 DRAM 프로토콜에 따라 상기 메모리 장치와 통신하기 위한 제1컨트롤러와, 상기 제1컨트롤로부터 출력된 데이터를 상기 비휘발성 메모리 장치가 처리할 수 있는 데이터로 변환하기 위한 제2컨트롤러와, 상기 제1컨트롤로부터 출력된 상기 데이터를 상기 하드디스크가 처리할 수 있는 데이터로 변환하기 위한 제3컨트롤러와, 선택 정보에 따라 상기 제2컨트롤러와 상기 제3컨트롤러를 선택적으로 인에이블시키기 위한 메인 프로세서를 포함한다. 상기 반도체 장치는 MCP (multi chip package)로 구현될 수 있다.
본 발명의 실시 예에 따른 반도체 시스템은 CPU와, 비휘발성 메모리 장치와, 자기 기록 매체와, 상기 CPU로부터 출력된 데이터를 DRAM 프로토콜에 따라 처리할 수 있는 메모리 장치와, 상기 메모리 장치로부터 출력된 데이터를 상기 비휘발성 메모리 장치와 상기 자기 기록 매체 중에서 어느 하나가 처리할 수 있는 데이터로 변환하고 변환된 데이터를 상기 어느 하나로 출력하기 위한 ASIC을 포함한다.
상기 ASIC은 상기 DRAM 프로토콜에 따라 상기 메모리 장치와 통신하기 위한 제1컨트롤러와, 상기 제1컨트롤로부터 출력된 데이터를 상기 비휘발성 메모리 장치가 처리할 수 있는 데이터로 변환하기 위한 제2컨트롤러와, 상기 제1컨트롤로부터 출력된 상기 데이터를 상기 자기 기록 매체가 처리할 수 있는 데이터로 변환하기 위한 제3컨트롤러와, 상기 CPU부터 출력된 선택 정보에 따라 상기 제2컨트롤러와 상기 제3컨트롤러를 선택적으로 인에이블시키기 위한 메인 프로세서를 포함한다.
상기 반도체 시스템은 상기 ASIC을 이용하여 상기 비휘발성 메모리 장치 또는 상기 자기 기록 매체에 저장된 데이터를 리드하기 위한 그래픽 카드를 더 포함한다.
상기 메모리 장치는 상기 CPU에 의하여 액세스될 수 있는 제1메모리 뱅크와, 상기 ASIC에 의하여 액세스될 수 있는 제2메모리 뱅크와, 액세스 권한에 따라 상기 CPU 또는 상기 ASIC에 의하여 액세스될 수 있는 공유 메모리 뱅크를 포함하며, 상기 CPU로부터 출력된 상기 데이터는 상기 공유 메모리 뱅크를 경유하여 상기 ASIC으로 출력된다. 상기 반도체 시스템은 컴퓨터 시스템, 디지털 TV, IPTV, 또는 스마 트 폰일 수 있다.
본 발명의 실시 예에 따른 반도체 시스템은 대부분의 동작이 MLA 내부에서 진행되므로 하드디스크의 액세스를 최소로 할 수 있으므로 소모 전류와 소모 전력이 감소하는 효과가 있다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니된다.
본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다.
도 1은 본 발명의 일 실시 예에 따른 반도체 시스템의 블록도를 나타낸다.
도 1을 참조하면, 반도체 시스템(10)은 제1프로세서, 예컨대 CPU(20), 멀티 포트 메모리 장치(40), 제2프로세서, 예컨대 ASIC(50), 비휘발성 메모리 장치(60), 및 자기 기록 장치(70)를 포함한다.
실시 예에 따라, 멀티 포트 메모리 장치(40), ASIC(application-specific integrated circuit (ASIC); 50), 및 비휘발성 메모리 장치(60) 각각은 별개의 칩으로 구현될 수 있다.
다른 실시 예에 따라, 포트 메모리 장치(40), ASIC(50), 및 비휘발성 메모리 장치(60)는 메모리 링크 구조(Memory Link Architecture(MLA))라고 불리는 하나의 칩(30)으로 구현될 수 있다. 이때 칩(30)은 MCP(multi chip package)로 구현될 수 있다.
반도체 시스템(10)은 데이터 저장 매체로서 비휘발성 메모리 장치(60)와 자기 기록 장치(70)를 포함하는 모든 데이터 처리 시스템을 포함한다. 예컨대, 반도체 시스템(10)은 PC, 넷북(netbook), 노트(note) PC, 이동 전화기, 스마트 폰, 메모리 카드, 또는 CE(consumer equipment)를 포함한다. 상기 CE는 디지털 TV, IPTV, 냉장고, 홈 오토메이션 시스템, 네비게이션 장치, 또는 세탁기를 포함한다.
CPU(20)는 제1인터페이스, 예컨대 DRAM 인터페이스와 멀티 포트 메모리 장치 (40)의 공유 메모리 뱅크를 통하여 비휘발성 메모리 장치(60) 또는 자기 기록 장치 (70)를 액세스할 수 있다.
예컨대, CPU(20)가 사용자의 선택에 따라 비휘발성 메모리 장치(60)를 액세스할 때, CPU(20)는 멀티 포트 메모리 장치(40)와 ASIC(50)을 통하여 비휘발성 메모리 장치(60)를 액세스할 수 있다. 또한, CPU(20)가 사용자의 선택에 따라 자기 기록 장치(70)를 액세스할 때, CPU(20)는 멀티 포트 메모리 장치(40)와 ASIC(50)을 통하여 자기 기록 장치(70)를 액세스할 수 있다.
실시 예에 따라, CPU(20)의 OS는 사용자의 설정 또는 입력에 따라 비휘발성 메모리 장치(60)와 자기 기록 장치(70)를 서로 다른 드라이브로 인식할 수 있다. 좀 더 구체적으로, CPU(20)는 사용자의 설정에 따라 비휘발성 메모리 장치(60)를 B드라이브로 인식할 수 있고 자기 기록 장치(70)를 C드라이브로 인식할 수 있다.
도 2는 도 1에 도시된 멀티 포트 메모리 장치의 개략적인 블록도를 나타낸다.
도 1과 도 2를 참조하면, 멀티 포트 메모리 장치(40)는 ASIC(50)과 접속될 수 있는 제1포트(또는 A-포트; 41), 다수의 메모리 뱅크들(43-1, 43-2, 43-3, 및 43-4), 및 CPU(20)와 접속될 수 있는 제2포트(또는 B-포트; 45)를 포함한다.
제1포트(41)와 제2포트(45)는 DRAM 프로토콜에 따라 데이터를 주거나 받을 수 있는 컨트롤러 또는 인터페이스를 의미한다.
메모리 뱅크(43-1)는 제1포트(41)를 통하여 ASIC(50)에 의하여 액세스될 수 있는 ASIC 전용 메모리 뱅크이다.
메모리 뱅크들(43-3과 43-4)은 제2포트(45)를 통하여 CPU(20)에 의하여 액세스될 수 있는 CPU 전용 메모리 뱅크이다.
메모리 뱅크(43-2)는 액세스 권한에 따라 제1포트(41)를 통하여 ASIC(50)에 의하여 액세스되거나 또는 제2포트(45)를 통하여 CPU(20)에 의하여 액세스될 수 있는 공유 메모리 뱅크이다. 멀티 포트 메모리 장치(40)는 DRAM 프로토콜에 따라 데이터를 처리(예컨대, 리드 또는 라이트)할 수 있다.
도 3은 도 2에 도시된 공유 메모리 뱅크의 개략적인 메모리 맵을 나타낸다.
도 1부터 도 3을 참조하면, 공유 메모리 뱅크(43-2)는 복수의 레지스터들을 포함할 수 있다. 상기 복수의 레지스터들은 내부 레지스터들(101~105)과 유보 레지스터들을 포함할 수 있다. 예컨대, 상기 복수의 레지스터들은 하나의 로우 사이즈(row size)에 해당하는 크기, 예컨대 N-KB(예컨대, N은 자연수, N=2)일 수 있다.
예컨대, CPU(20)로부터 출력된 특정한 로우 어드레스가 멀티 포트 메모리 장치(40)로 입력될 때, 공유 메모리 뱅크(43-2)의 특정한 영역은 디스에이블되고 내부 레지스터들(101~105)이 인에이블될 수 있다.
내부 레지스터들(101~105)은 세머포 레지스터(101), 메일박스 레지스터들 (102와 103), 및 체크 레지스터들(104와 105)을 포함할 수 있다.
내부 레지스터들(101~105)은 CPU(20)와 ASIC(50)이 동시에 공유 메모리 뱅크 (43-2)를 액세스할 때 발생할 수 있는 충돌 상황(conflict situation)을 해결하고 제1포트(41)와 제2포트(45) 사이에 액세스 권한(access authority)과 데이터 전송의 허가를 지원할 수 있다.
세머포 레지스터(101)는 공유 메모리 뱅크(43-2)에 대한 액세스 권한을 어떤 포트, 예컨대 제1포트(41) 또는 제2포트(45)가 가지고 있는지를 나타내는 비트를 저장할 수 있다.
예컨대, 세머포 레지스터(101)의 값 '1'은 제2포트(45)가 공유 메모리 뱅크 (43-2)에 대한 액세스 권한이 있음을 나타내고, 세머포 레지스터(101)의 값 '0'은 제1포트(41)가 공유 메모리 뱅크(43-2)에 대한 액세스 권한이 있음을 나타낼 수 있다. 실시 예에 따라 그 반대의 경우도 가능하다.
세머포 레지스터(101)의 값은 액세스 권한을 가진 포트에 의해서만 라이트될 수 있다. 실시 예에 따라 세머포 레지스터(101)는 1-비트 레지스터일 수 있고 2-비트 레지스터일 수 있으나 이에 한정되는 것은 아니다.
각 메일박스 레지스터(102와 103)는 메시지(예컨대, 라이트 또는 리드될 데이터의 위치와 크기, 명령, 등)의 전송을 위하여 사용될 수 있다.
예컨대, 제1포트(41)에 접속된 ASIC(50)로부터 제2포트(45)에 접속된 CPU (20)로 메시지를 전송하기 위하여 메일 박스 레지스터(MailBox AB; 102)는 ASIC (50)에 의하여 라이트될 수 있고 CPU (20)에 의하여 리드될 수 있다. 반대로, 제2포트(45)에 접속된 CPU(20)로부터 제1포트(41)에 접속된 ASIC(50)로 메시지를 전송하기 위하여 메일 박스 레지스터(MailBox BA; 103)는 CPU(20)에 의하여 라이트될 수 있고 ASIC(50)에 의하여 리드만 될 수 있다.
각 메일 박스 레지스터(102와 103)에 메시지가 라이트된 경우 인터럽트 신호가 발생한다.
예컨대, 메일 박스 레지스터(MailBox AB; 102)에 메시지가 라이트된 경우, 인터럽트 신호는 제2포트(43)를 통하여 CPU(20)로 전송될 수 있다. 따라서 CPU(20)는 상기 인터럽트 신호에 응답하여 메일 박스 레지스터(MailBox AB; 102)에 라이트된 메시지를 리드하고 리드된 메시지에 대한 디코딩 결과에 따라 제1명령 정보 영역(예컨대, 110-1)에 저장된 명령 정보 및/또는 제1데이터 영역(120-1)에 저장된 페이로드 (또는 데이터)를 리드한다.
또한, 메일 박스 레지스터(MailBox BA; 103)에 메시지가 라이트된 경우, 인터럽트 신호는 제1포트(41)를 통하여 ASIC(50)로 전송될 수 있다. 따라서 ASIC(50)은 상기 인터럽트 신호에 응답하여 메일 박스 레지스터(MailBox BA; 103)에 라이트된 메시지를 리드하고 리드된 메시지에 대한 디코딩 결과에 따라 제2명령 정보 영역(예컨대, 110-2)에 저장된 명령 정보 및/또는 제2데이터 영역(120-2)에 저장된 페이로드 (또는 데이터)를 리드한다.
각 체크 레지스터(104와 105)의 값은 각 메일 박스 레지스터(102와 103)에 라이트된 메시지가 반대 포트에 의하여 리드되었는지를 나타낼 수 있다. 각 체크 레지스터(104과 105)의 값은 각 메일 박스 레지스터(102와 103)로 출력된 리드/라이트 명령에 따라 자동적으로 변경될 수 있다.
예컨대, 제1포트(41)에 접속된 ASIC(50)이 메일 박스 레지스터(MailBox AB; 102)로 라이트 명령을 출력한 경우 체크 레지스터(Check AB; 104)의 값은 '1'로 설 정될 수 있고, 제2포트(45)에 접속된 CPU(20)가 메일 박스 레지스터(MailBox AB; 102)로 리드 명령을 출력한 경우 체크 레지스터(Check AB; 104)의 값은 '0'으로 설정될 수 있다. 실시 예에 따라, 그 반대의 경우도 가능하다.
도 1과 도 2를 참조하여 공유 메모리 뱅크(43-2)에 대한 액세스 권한이 CPU(20)로부터 ASIC(50)으로 이전되는 경우를 단계별로 설명하면 다음과 같다.
초기에 세머포 레지스터(101)의 값이 '1'로 설정되어 있으므로, CPU(20)는 제2포트(45)를 이용하여 전용 메모리 뱅크들(43-3과 43-4) 뿐만 아니라 공유 메모리 뱅크(43-2)를 액세스할 수 있다. 이때, ASIC(50)는 전용 메모리 뱅크(43-1)를 액세스할 수는 있으나 공유 메모리 뱅크(43-2)를 액세스할 수 없다.
첫 번째 단계에서, CPU(20)는 공유 메모리 뱅크(43-2)에 대한 액세스 권한을 체크하기 위하여 제2포트(45)를 통하여 세머포 레지스터(101)의 값(예컨대, '1')을 리드한다.
두 번째 단계에서, ASIC(50)는 제1포트(41)를 통하여 공유 메모리 뱅크(43-2)에 대한 액세스 권한 변경을 요청하는 메시지를 메일 박스 레지스터(MailBox AB; 102)에 라이트할 수 있다. 이때, 메일 박스 레지스터(MailBox AB; 102)에 소정의 메시지가 라이트되었음을 CPU(20)에게 알리기 위하여 인터럽트 신호가 활성화, 예컨대 로우 액티브된다.
세 번째 단계에서, 활성화된 인터럽트 신호에 응답하여 CPU(20)는 제2포트 (45)를 통하여 메일 박스 레지스터(MailBox AB; 102)에 라이트된 메시지를 리드한다(RD).
네 번째 단계에서, CPU(20)는 제2포트(45)를 통하여 세머포 레지스터(101)의 값을 '1'에서 '0'으로 변경한다. CPU(20)는 메일 박스 레지스터(MailBox BA; 103)에 세머포 레지스터(101)의 값이 '1'에서 '0으로 변경되었음을 알리기 위한 메시지를 라이트한다. 이때 활성화된 인터럽트는 ASIC(50)으로 전송된다.
ASIC(50)는 활성화된 인터럽트 신호에 응답하여 제1포트(41)를 통하여 메일 박스 레지스터(Mail Box BA; 103)에 라이트된 메시지를 읽어간다.
다섯 번째 단계에서, ASIC(50)는 제1포트(41)를 통하여 세머포 레지스터 (101)의 값을 리드하여 공유 메모리 뱅크(43-2)의 액세스 권한이 변경되었음을 확인한다. 따라서, ASIC(50)은 제1포트(41)를 통하여 공유 메모리 뱅크(43-2)를 액세스할 수 있다.
공유 메모리 뱅크(43-2)에 대한 액세스 권한이 ASIC(50)로부터 CPU(20)로 다시 이전되는 과정은 상술한 첫 번째 단계 내지 다섯 번째 단계를 참조하면 이해될 수 있을 것이다.
도 3에 도시된 바와 같이 CPU(20) 또는 ASIC(50)으로부터 출력된 각 명령 정보, 예컨대 리드 명령과 리드 어드레스, 또는 라이트 명령과 라이트 어드레스는 각 명령 정보 영역(110-1~110-n)과 각 데이터 영역(120-1~120-n)에 저장될 수 있다. 예컨대, 제1명령 정보 영역(110-1)과 제1데이터 영역(120-1)은 서로 대응되고, 제2명령 정보 영역(110-2)과 제2데이터 영역(120-2)은 서로 대응되고, 제n명령 정보 영역(110-n)과 제n데이터 영역(120-n)은 서로 대응된다.
따라서 공유 메모리 뱅크(43-2)에 대한 액세스 권한을 갖는 CPU(20)로부터 출력된 데이터는 공유 메모리 뱅크(43-2)에 저장된다. 그 후에 공유 메모리 뱅크 (43-2)에 대한 액세스 권한이 CPU(20)로부터 ASIC(50)로 넘어간 후, ASIC(50)은 공유 메모리 뱅크(43-2)를 액세스하여 공유 메모리 뱅크(43-2)에 저장된 데이터를 리드한다. ASIC(50)은 리드된 데이터를 CPU(20)로부터 출력된 명령에 따라 비휘발성 메모리 장치(60)에 라이트하거나 또는 하드디스크(70)에 라이트할 수 있다.
이때 ASIC(50)은 공유 메모리 뱅크(43-2)로부터 리드된 데이터의 프로토콜을 비휘발성 메모리 장치(60)의 프로토콜 또는 하드디스크(70)의 프로토콜로 변환하고 변환된 프로토콜을 갖는 데이터를 비휘발성 메모리 장치(60) 또는 하드디스크(70)로 전송한다.
따라서 ASIC(50)은 서로 다른 세 개의 통신 프로토콜들을 지원할 수 있다. 예컨대, ASIC(50)은 서로 다른 세 개의 컨트롤러들 또는 서로 다른 세 개의 인터페이스들을 포함한다. 여기서 인터페이스는 하드웨어를 의미할 수 있고 소프트웨어를 의미할 수 있다.
도 4는 도 1에 도시된 ASIC의 개략적인 블록도를 나타낸다.
도 4를 참조하면, ASIC(50)은 메인 프로세서(51), 복수의 컨트롤러들(52, 53, 54), ROM(55), 및 RAM(56)을 포함할 수 있다.
제1컨트롤러(52)는 도 2에 도시된 제1포트(41)와 명령 정보(예컨대, 리드 명령 정보 또는 라이트 명령 정보), 어드레스(예컨대, 리드 어드레스 또는 라이트 어드레스), 또는 데이터(예컨대, 리드 데이터 또는 라이트 데이터)를 주거나 받을 수 있는 컨트롤러 또는 인터페이스를 의미한다.
제1컨트롤러(52)는, 메인 프로세서(51)의 제어 하에, 제1포트(41)와 명령 정보, 어드레스, 또는 데이터를 주거나 받을 수 있다. 제1컨트롤러(52)는 DRAM 통신 프로토콜을 지원 또는 사용할 수 있는 컨트롤러 또는 인터페이스이다.
제2컨트롤러(53)는 비휘발성 메모리 장치(60)의 프로토콜에 따라 비휘발성 메모리 장치(60)와 명령 정보, 어드레스, 또는 데이터를 주거나 받을 수 있는 컨트롤러 또는 인터페이스일 수 있다.
비휘발성 메모리 장치(60)는 복수의 비휘발성 메모리들(61, 63, 65, 및 67)을 포함할 수 있다. 복수의 비휘발성 메모리들(61, 63, 65, 및 67) 각각은 복수의 비휘발성 메모리 셀들을 포함한다.
상기 복수의 비휘발성 메모리 셀들 각각은 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시(flash) 메모리, MRAM(Magnetic RAM), 스핀전달토크 MRAM(Spin-Transfer Torque MRAM), Conductive bridging RAM(CBRAM), FeRAM (Ferroelectric RAM), OUM(Ovonic Unified Memory)라고도 불리는 PRAM(Phase change RAM), 저항 메모리(Resistive RAM: RRAM 또는 ReRAM), 나노튜브 RRAM(Nanotube RRAM), 폴리머 RAM(Polymer RAM: PoRAM), 나노 부유 게이트 메모리(Nano Floating Gate Memory: NFGM), 홀로그래픽 메모리(holographic memory), 분자 전자 메모리 소자(Molecular Electronics Memory Device), 또는 절연 저항 변화 메모리(Insulator Resistance Change Memory)를 포함할 수 있다. 상기 복수의 비휘발성 메모리 셀들 각각은 하나의 비트 또는 다수의 비트들을 저장할 수 있다.
제2컨트롤러(53)는 플래시 메모리 통신 프로토콜을 지원 또는 사용할 수 있 는 컨트롤러 또는 인터페이스이다. 실시 예에 따라, 제2컨트롤러(53)는 비휘발성 메모리 장치(60)에 구현된 비휘발성 메모리 셀에 적합한 통신 프로토콜을 지원 또는 사용할 수 있는 컨트롤러 또는 인터페이스이다.
제3컨트롤러(54)는 하드디스크(70)와 명령 정보, 어드레스, 또는 데이터를 주거나 받을 수 있는 컨트롤러 또는 인터페이스를 의미한다.
예컨대, 제3컨트롤러(54)는 ATA인터페이스 표준, SATA(serial ATA)인터페이스 표준, 또는 PATA(parallel ATA)인터페이스 표준을 지원 또는 사용할 수 있는 컨트롤러 또는 인터페이스를 일 수 있다.
전원 공급 시에 메인 프로세서(51)는 ROM(55)에 저장된 부트 코드를 실행시키기 위하여 RAM(56)에 저장할 수 있다. 따라서, 메인 프로세서(51)는 RAM(56)에 저장된 부트 코드를 실행시켜 제1컨트롤러(52)를 통하여 입력된 명령을 해석하여 공유 메모리 영역(43-2)에 저장된 데이터를 제2컨트롤러(53)를 통하여 비휘발성 메모리 장치(60)로 전송하거나 또는 제3컨트롤러(54)를 통하여 자기 기록 장치(70), 예컨대 하드디스크로 전송할 수 있다.
실시 예에 따라 ASIC(50), 좀더 구체적으로 메인 프로세서(51)는 비휘발성 메모리 장치(60) 또는 자기 기록 장치(70)에 저장될 파일 시스템을 관리할 수 있다.
도 5는 본 발명의 다른 실시 예에 따른 시스템의 블록도를 나타낸다.
도 5를 참조하면, 시스템(11)은 CPU(20), 멀티 포트 메모리 장치(40), ASIC (200), 비휘발성 메모리 장치(60), 자기 기록 장치(70), 및 모듈(80)을 포함한다.
실시 예에 따라 멀티 포트 메모리 장치(40), ASIC(200), 및 비휘발성 메모리 장치(60) 각각은 별개의 칩으로 구현될 수 있다.
다른 실시 예에 따라 포트 메모리 장치(40), ASIC(200), 및 비휘발성 메모리 장치(60)는 메모리 링크 구조(Memory Link Architecture(MLA))라고 불리는 하나의 칩(31)으로 구현될 수 있다. 이때 칩(31)은 MCP(multi chip package)로 구현될 수 있다.
ASIC(200)은 네 개의 서로 다른 통신 프로토콜들을 지원할 수 있다. 예컨대, ASIC(200)은 서로 다른 네 개의 컨트롤러들 또는 서로 다른 네 개의 인터페이스들을 포함한다.
도 6은 도 5에 도시된 ASIC의 개략적인 블록도를 나타낸다.
도 6을 참조하면, ASIC(200)은 메인 프로세서(210), 복수의 컨트롤러들(52, 53, 54, 및 220), ROM(55), 및 RAM(56)을 포함할 수 있다.
도 5와 도 6을 참조하면, 메인 프로세서(210)는 제1컨트롤러(52)를 통하여 입력된 명령을 해석하여 공유 메모리 영역(43-2)에 저장된 데이터(DATA)를 제2컨트롤러 (53)를 통하여 비휘발성 메모리 장치(60)로의 전송, 제3컨트롤러(54)를 통하여 자기 기록 장치(70)로의 전송, 또는 제4컨트롤러(220)를 통하여 모듈(80)로의 전송을 제어할 수 있다. 즉, 메인 프로세서(210)는 복수의 컨트롤러들(52, 53, 54, 및 220)의 동작을 제어한다.
제4컨트롤러(220)는 모듈(80)과 명령 정보, 어드레스, 또는 데이터를 주거나 받을 수 있는 컨트롤러 또는 인터페이스를 의미한다.
실시 예에 따라 모듈(80)이 그래픽 카드와 같은 컴퓨터 확장 카드일 때, 제4컨트롤러(220)는 PCI Express (Peripheral Component Interconnect Express) 표준을 지원 또는 사용할 수 있는 컨트롤러 또는 인터페이스일 수 있다.
예컨대, 제4컨트롤러(220)는, 메인 프로세서(210)의 제어 하에, CPU(20), 비휘발성 메모리 장치(60), 또는 자기 기록 장치(70)로부터 출력된 데이터를 상기 컴퓨터 확장 카드에 적합한 데이터로 변환하고 변환된 데이터를 상기 컴퓨터 확장 카드로 전송할 수 있다. 상기 컴퓨터 확장 카드는 ASIC(200)을 통하여 비휘발성 메모리 장치(60) 또는 자기 기록 장치(70)로부터 데이터를 리드할 수 있다.
다른 실시 예에 따라 모듈(80)이 LCD, LED, OLED, 또는 PDP와 같은 평판 디스플레이(flat panel display)일 경우, 제4컨트롤러(220)는 상기 평판 디스플레이로 데이터를 전송하기 위한 프로토콜을 지원 또는 사용할 수 있는 컨트롤러 또는 인터페이스일 수 있다.
예컨대, 제4컨트롤러(220)는, 메인 프로세서(210)의 제어 하에, CPU(20), 비휘발성 메모리 장치 (60), 또는 자기 기록 장치(70)로부터 출력된 데이터를 상기 평판 디스플레이에 적합한 데이터로 변환하고 변환된 데이터를 상기 평판 디스플레이로 전송할 수 있다.
또 다른 실시 예에 따라 모듈(80)이 USB 장치일 경우, 제4컨트롤러(220)는 USB 장치로 데이터를 전송하기 위한 프로토콜, 예컨대 RS232를 지원 또는 사용할 수 있는 컨트롤러 또는 인터페이스일 수 있다.
또 다른 실시 예에 따라 모듈(80)이 MP3 플레이어 또는 MP4 플레이어일 경 우, 제4컨트롤러(220)는 상기 MP3 플레이어 또는 상기 MP4 플레이어로 데이터를 전송하기 위한 프로토콜을 지원 또는 사용할 수 있는 컨트롤러 또는 인터페이스일 수 있다.
도 7은 본 발명의 또 다른 실시 예에 따른 시스템의 블록도를 나타낸다.
도 7을 참조하면, 시스템(12)은 업그레이드를 위한 적어도 하나의 메모리 장치(90)를 포함한다. 상기 적어도 하나의 메모리 장치(90)는 DRAM 모듈과 같은 비휘발성 메모리 장치일 수 있다.
도 8은 본 발명의 실시 예에 따른 데이터 처리 방법을 나타내는 흐름도이다.
도 1부터 도 8을 참조하면, CPU(20)는 DRAM 인터페이스들과 멀티 포트 메모리 장치(40)의 공유 메모리 뱅크(43-2)를 통하여 비휘발성 메모리 장치(60) 또는 하드디스크(70)를 액세스할 수 있다.
예컨대, 사용자는 CPU(20)에 저장된 OS를 이용하여 데이터를 저장하기 위한 저장 매체로서 비휘발성 메모리 장치(60) 또는 하드디스크(70)를 설정할 수 있다 (S20).
예컨대, CPU(20)가 공유 메모리 영역(43-2)에 대한 액세스 권한을 갖고 있고 비휘발성 메모리 장치(60)가 사용자 또는 CPU(20)에 의하여 데이터 저장 매체로서 선택된 경우, 멀티 포트 메모리 장치(40)의 제2포트(45)에 접속된 CPU(20)는 외부로부터 입력된 라이트 데이터를 비휘발성 메모리 장치(60)에 라이트하기 위한 라이트 명령과 어드레스(예컨대, 상기 라이트 데이터가 저장된(또는, 저장될) 공유 메모리 영역(43-2)의 어드레스와 상기 라이트 데이터가 저장될 비휘발성 메모리 장 치(60)의 어드레스 중에서 적어도 하나)를 제1 명령 정보 영역(110-1)에 라이트하고, 라이트 데이터를 제1 데이터 영역(120-1)에 라이트하고, 메일 박스 레지스터(103)에 메시지를 라이트한다.
메일 박스 레지스터(103)에 메시지가 라이트되면 활성화된 인터럽트 신호가 제1포트(41)와 제1컨트롤러(52)를 통하여 메인 프로세서(51)로 전송된다.
메인 프로세서(51)는 활성화된 인터럽트 신호에 응답하여 제1 명령 정보 영역(110-1)에 라이트된 명령과 어드레스를 읽어와서 디코딩하고 디코딩 결과에 따라 제1 데이터 영역(120-1)에 라이트된 라이트 데이터를 읽어온다.
메인 프로세서(51)는 읽어온 라이트 데이터를 제2컨트롤러(53)를 통하여 비휘발성 메모리 장치(60)에 라이트한다.
실시 예에 따라 메인 프로세서(51)는 CPU(20)로부터 출력된 선택 정보에 따라 인에이블 신호와 디스에이블 신호를 발생할 수 있다. 따라서, 제2컨트롤러(53)는 메인 프로세서(51)로부터 출력된 상기 인에이블 신호에 응답하여 인에이블되고 제3컨트롤러(54)는 메인 프로세서 (51)로부터 출력된 상기 디스에이블 신호에 응답하여 디스에이블된다. 상기 선택 정보는 사용자의 입력한 정보이다.
따라서, CPU(20)는 DRAM 인터페이스들(예컨대, 45, 41, 및 52), 공유 메모리 영역(43-2), 및 제2컨트롤러(53)를 통하여 비휘발성 메모리 장치(60)를 액세스할 수 있다(S30).
또한, CPU(20)가 공유 메모리 영역(43-2)에 대한 액세스 권한을 갖고 있고 하드디스크(70)가 사용자 또는 CPU(20)에 의하여 데이터 저장 매체로서 선택된 경 우, 멀티 포트 메모리 장치(40)의 제2포트(45)에 접속된 CPU(20)는 외부로부터 입력된 라이트 데이터를 하드디스크(70)에 라이트하기 위한 라이트 명령과 어드레스(예컨대, 상기 라이트 데이터가 저장된(또는, 저장될) 공유 메모리 영역(43-2)의 어드레스와 상기 라이트 데이터가 저장될 하드디스크(70)의 어드레스 중에서 적어도 하나)를 제1 명령 정보 영역(110-1)에 라이트하고, 라이트 데이터를 제1 데이터 영역(120-1)에 라이트하고, 메일 박스 레지스터(103)에 메시지를 라이트한다.
메일 박스 레지스터(103)에 메시지가 라이트되면 활성화된 인터럽트 신호가 제1포트(41)와 제1컨트롤러(52)를 통하여 메인 프로세서(51)로 전송된다.
메인 프로세서(51)는 활성화된 인터럽트 신호에 응답하여 제1 명령 정보 영역(110-1)에 라이트된 명령과 어드레스를 읽어와서 디코딩하고 디코딩 결과에 따라 제1 데이터 영역(120-1)에 라이트된 라이트 데이터를 읽어온다.
메인 프로세서(51)는 읽어온 라이트 데이터를 제3컨트롤러(54)를 통하여 하드디스크(70)에 라이트한다.
실시 예에 따라 메인 프로세서(51)는 CPU(20)로부터 출력된 선택 정보에 따라 인에이블 신호와 디스에이블 신호를 발생할 수 있다. 따라서, 제2컨트롤러(53)는 메인 프로세서(51)로부터 출력된 상기 디스에이블 신호에 응답하여 디스에이블되고 제3컨트롤러(54)는 메인 프로세서 (51)로부터 출력된 상기 인에이블 신호에 응답하여 인에이블된다. 상기 선택 정보는 사용자의 입력한 정보이다.
따라서 CPU(20)는 DRAM 인터페이스들(예컨대, 45, 41, 및 52), 공유 메모리 영역(43-2), 및 제3컨트롤러(54)를 통하여 비휘발성 메모리 장치(60)를 액세스할 수 있다(S30).
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 일 실시 예에 따른 반도체 시스템의 블록도를 나타낸다.
도 2는 도 1에 도시된 멀티 포트 메모리 장치의 개략적인 블록도를 나타낸다.
도 3은 도 2에 도시된 공유 메모리 뱅크의 개략적인 메모리 맵을 나타낸다.
도 4는 도 1에 도시된 ASIC의 개략적인 블록도를 나타낸다.
도 5는 본 발명의 다른 실시 예에 따른 반도체 시스템의 블록도를 나타낸다.
도 6은 도 5에 도시된 ASIC의 개략적인 블록도를 나타낸다.
도 7은 본 발명의 또 다른 실시 예에 따른 반도체 시스템의 블록도를 나타낸다.
도 8은 본 발명의 실시 예에 따른 데이터 처리 방법을 나타내는 흐름도이다.

Claims (9)

  1. DRAM 프로토콜에 따라 데이터를 처리할 수 있는 제1컨트롤러;
    상기 제1컨트롤러로부터 출력된 데이터를 비휘발성 메모리 장치가 처리할 수 있는 데이터로 변환하기 위한 제2컨트롤러;
    상기 제1컨트롤러로부터 출력된 상기 데이터를 하드디스크가 처리할 수 있는 데이터로 변환하기 위한 제3컨트롤러; 및
    선택 정보에 따라 상기 제2컨트롤러와 상기 제3컨트롤러를 선택적으로 인에이블시키기 위한 메인 프로세서를 포함하는 집적 회로.
  2. 제1항에 있어서, 상기 집적 회로는,
    상기 메인 컨트롤러의 제어 하에, 상기 제2컨트롤러로부터 출력된 데이터 또는 상기 제3컨트롤러로부터 출력된 데이터를 컴퓨터 확장 카드가 처리할 수 있는 데이터로 변환하기 위한 제4컨트롤러를 더 포함하는 집적 회로.
  3. 비휘발성 메모리 장치;
    DRAM 프로토콜에 따라 데이터를 처리할 수 있는 메모리 장치; 및
    상기 메모리 장치로부터 출력된 데이터를 상기 비휘발성 메모리 장치와 하드디스크 중에서 어느 하나가 처리할 수 있는 데이터로 변환하고 변환된 데이터를 상기 어느 하나로 출력하기 위한 ASIC을 포함하는 반도체 장치.
  4. 제3항에 있어서, 상기 ASIC은,
    상기 DRAM 프로토콜에 따라 상기 메모리 장치와 통신하기 위한 제1컨트롤러;
    상기 제1컨트롤로부터 출력된 데이터를 상기 비휘발성 메모리 장치가 처리할 수 있는 데이터로 변환하기 위한 제2컨트롤러;
    상기 제1컨트롤로부터 출력된 상기 데이터를 상기 하드디스크가 처리할 수 있는 데이터로 변환하기 위한 제3컨트롤러; 및
    선택 정보에 따라 상기 제2컨트롤러와 상기 제3컨트롤러를 선택적으로 인에이블시키기 위한 메인 프로세서를 포함하는 반도체 장치.
  5. 제3항에 있어서, 상기 반도체 장치는 MCP(multi chip package)인 반도체 장치.
  6. 제4항에 있어서, 상기 ASIC은,
    상기 메인 프로세서의 제어 하에, 상기 제2컨트롤러로부터 출력된 데이터 또는 상기 제3컨트롤러로부터 출력된 데이터를 모듈이 처리할 수 있는 데이터로 변환하기 위한 제4컨트롤러를 더 포함하는 반도체 장치.
  7. CPU;
    비휘발성 메모리 장치;
    자기 기록 매체;
    상기 CPU로부터 출력된 데이터를 DRAM 프로토콜에 따라 처리할 수 있는 메모리 장치; 및
    상기 메모리 장치로부터 출력된 데이터를 상기 비휘발성 메모리 장치와 상기 자기 기록 매체 중에서 어느 하나가 처리할 수 있는 데이터로 변환하고 변환된 데이터를 상기 어느 하나로 출력하기 위한 ASIC을 포함하는 반도체 시스템.
  8. 제7항에 있어서, 상기 ASIC은,
    상기 DRAM 프로토콜에 따라 상기 메모리 장치와 통신하기 위한 제1컨트롤러;
    상기 제1컨트롤로부터 출력된 데이터를 상기 비휘발성 메모리 장치가 처리할 수 있는 데이터로 변환하기 위한 제2컨트롤러;
    상기 제1컨트롤로부터 출력된 상기 데이터를 상기 자기 기록 매체가 처리할 수 있는 데이터로 변환하기 위한 제3컨트롤러; 및
    상기 CPU부터 출력된 선택 정보에 따라 상기 제2컨트롤러와 상기 제3컨트롤러를 선택적으로 인에이블시키기 위한 메인 프로세서를 포함하는 반도체 시스템.
  9. 제7항에 있어서, 상기 메모리 장치는,
    상기 CPU에 의하여 액세스될 수 있는 제1메모리 뱅크;
    상기 ASIC에 의하여 액세스될 수 있는 제2메모리 뱅크;
    액세스 권한에 따라 상기 CPU 또는 상기 ASIC에 의하여 액세스될 수 있는 공 유 메모리 뱅크를 포함하며,
    상기 CPU로부터 출력된 상기 데이터는 상기 공유 메모리 뱅크를 경유하여 상기 ASIC으로 출력되는 반도체 시스템.
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