CN108630255A - 半导体存储器件、标志生成电路以及输出半导体器件中的数据的方法 - Google Patents

半导体存储器件、标志生成电路以及输出半导体器件中的数据的方法 Download PDF

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Abstract

一种半导体存储器件可以包括：存储器电路，其包括耦接在多个字线和多个位线之间的多个存储器单元，并且被配置为经由全局输入/输出线从耦接至每个位线的存储器单元输出数据；标志生成电路，其被配置为生成关于位线接收的标志信号，所述标志信号可以基于在读取操作中可以经由全局输入/输出线提供的、用于每个位线的存储器单元中的数据之中具有特定逻辑电平的数据的数目，而包括复制数据标志信号和数据总线反相标志信号之中的至少一个；以及输出电路，其被配置为基于复制数据标志信号和数据总线反相标志信号之中的至少一个来输出数据。

Description

半导体存储器件、标志生成电路以及输出半导体器件中的数 据的方法
相关申请的交叉引用
本申请要求于2017年3月17日向韩国知识产权局提交的申请号为10-2017-0033768的韩国申请的优先权，其全部内容通过引用合并于此。
技术领域
总体而言，各种实施例可以涉及一种半导体器件，更具体地，涉及半导体器件、标志生成电路和输出数据的方法。
背景技术
半导体存储器件的性能可以由各种因素确定。其中一个因素可能是数据处理速度。
具体地，主存储器或图形存储器的性能主要取决于半导体存储器件的数据处理速度。
近来，随着移动设备的多样化和普及，可能需要提供具有低功耗和高运行速度的应用于移动设备的半导体存储器件。
因此，可能需要使用半导体存储器件中的最少资源来快速处理数据。
发明内容
在一个实施例中，可以提供一种半导体存储器件。所述半导体存储器件可以包括存储器电路。所述半导体存储器件可以包括标志生成电路。所述半导体存储器件可以包括输出电路。所述存储器电路可以包括耦接在多个字线和多个位线之间的多个存储器单元。所述存储器电路可以被配置为经由全局输入和输出(输入/输出)线来输出耦接至位线的存储器单元中的数据。所述标志生成电路可以被配置为生成关于位线接收的标志信号。所述标志信号可以基于在读取操作中可以经由全局输入/输出线提供的、用于每个位线的存储器单元中的数据之中具有特定逻辑电平的数据的数目，而包括复制数据标志信号和数据总线反相标志信号之中的至少一个。所述输出电路可以被配置为响应于复制数据标志信号和数据总线反相标志信号之中的至少一个来输出经由全局输入/输出线提供的、存储器单元中的数据。
在一个实施例中，可以提供一种用于生成标志信号的电路。所述电路可以包括初步标志生成电路。所述电路可以包括标志生成电路。所述初步标志生成电路可以被配置为经由位线从存储器单元接收经由全局输入/输出线提供的数据。初步标志生成电路可以被配置为基于复制数据输出使能信号和数据总线反相使能信号，通过将来自存储器单元的数据相加来生成位线的初步标志信号。标志生成电路可以基于复制数据输出使能信号和数据总线反相使能信号来驱动。标志生成电路可以被配置为从用于每个位线的初步标志信号中生成用于每个位线的标志信号，用于每个位线的标志信号包括复制数据标志信号和数据总线反相标志信号之中的至少一个。
在一个实施例中，可以提供一种输出半导体存储器件中的数据的方法。所述半导体存储器件可以包括存储器电路，所述存储器电路包括耦接在多个字线和多个位线之间的多个存储器单元。存储器电路可以被配置为经由全局输入/输出线来输出耦接至每个位线的存储器单元中的数据。位线的标志信号可以基于经由全局输入/输出线提供的、位线的存储器单元的数据之中具有特定逻辑电平的数据的数目来产生。标志信号可以包括复制数据标志信号和数据总线反相标志信号之中的至少一个。经由全局输入/输出线提供的、存储器单元中的数据可以基于复制数据标志信号和数据总线反相标志信号来输出。
附图说明
图1是示出了根据实施例的各种示例的半导体存储器件的框图。
图2A、图2B、图3A和图3B是示出了根据实施例的各种示例的用于输出复制数据的功能的框图。
图4是示出了根据实施例的各个示例的标志生成电路的框图。
图5是示出了根据实施例的各种示例的初步信号生成电路的框图。
图6A至图6C是示出了根据实施例的各种示例的初步标志生成电路的操作的框图。
图7是示出了根据实施例的各种示例的第一标志生成电路的框图。
图8是示出了根据实施例的各种示例的第二标志生成电路的框图。
图9是示出了根据实施例的各种示例的输出电路和焊盘组的框图。
图10是示出了根据实施例的各种示例的数据输出电路的框图。
图11是示出了根据实施例的各种示例的标志输出电路的框图。
图12是示出了根据实施例的各种示例的电子系统的框图。
具体实施方式
在下文中，将经由实施例的各种示例，参考附图来描述实施例的示例。
图1是示出了根据实施例的各种示例的半导体存储器件的框图。
参见图1，实施例中的半导体存储器件10可以包括：存储器电路110、标志生成电路120、模式寄存器130、输出电路140和焊盘组150。
存储器电路110可以包括耦接在多个字线和多个位线之间的多个存储器单元。当可能从控制器提供地址信号时，可以通过诸如行解码器或列解码器的寻址电路来在存储器单元之中存取期望的存储器单元，从而写入或读取数据。
全局输入和输出(输入/输出)线GIO0～GIOn可以分别与位线BL<0:m>连接。连接到位线的存储器单元中的数据可以响应于读取命令而经由全局输入/输出线GIO0～GIOn传输到输出电路140。数据可以由GIO0_BL<0:m>～GIOn_BL<0:m>来表示。
标志生成电路120可以响应于经由全局输入/输出线GIO0～GIOn传输的数据GIO0_BL<0:m>～GIOn_BL<0:m>、数据总线反相(DBI)使能信号(DBI_EN)和复制数据输出使能信号DQO_COPY_EN，而生成位线的标志信号DBI_BL<0:m>。位线的标志信号DBI_BL<0:m>可以经由标志传输线122输出。
来自位线的标志信号DBI_BL<0:m>可以包括来自位线BL<0:m>的数据编码信息。输出电路140可以响应于经由全局输入/输出线GIO0～GIOn传输的数据GIO0_BL<0:m>～GIOn_BL<0:m>和用于每个位线的标志信号DBI_BL<0:m>，而输出数据。
在实施例的示例中，当DBI使能信号DBI_EN和复制数据输出使能信号DQO_COPY_EN被禁止时，不管输入数据GIO0_BL<0:m>～GIOn_BL<0:m>的电平如何，标志生成电路120都可以不被操作。也就是说，标志生成电路120也必须被禁止。
在一个实施例的示例中，当DBI使能信号DBI_EN被使能并且复制数据输出使能信号DQO_COPY_EN被禁止时，标志生成电路120可以将关于每个位线BL<0:m>的DBI标志信号生成为来自位线的标志信号DBI_BL<0:m>。
在一个实施例的示例中，当DBI使能信号DBI_EN被禁止并且复制数据输出使能信号DQO_COPY_EN被使能时，标志生成电路120可以经由用于每个位线的标志信号DBI_BL<0:m>之中的至少一个来生成复制数据标志信号，例如，关于第零位线的标志信号DBI_BL0。在这种情况下，标志信号DBI_BL<0:m>的其余位可以被禁止。
在一个实施例的示例中，当DBI使能信号DBI_EN和复制数据输出使能信号DQO_COPY_EN被使能时，标志生成电路120可以经由来自位线的标志信号DBI_BL<0:m>之中的至少一个，从复制数据标志信号中生成第一标志信号DBI_BL0，例如，关于第零位线的标志信号DBI_BL0，以及经由来自位线的标志信号DBI_BL<0:m>的其余位，来自DBI标志信号的第二标志信号DBI_BL<1:m>。
模式寄存器130可以生成DBI使能信号DBI_EN和复制数据输出使能信号DQO_COPY_EN。模式寄存器130可以将DBI使能信号DBI_EN和复制数据输出使能信号DQO_COPY_EN传输至标志生成电路120。
输出电路140可以响应于来自位线的标志信号DBI_BL<0:m>和经由全局输入/输出线GIO0～GIOn传输的数据GIO0_BL<0:m>～GIOn<0:m>，而输出数据。
焊盘组150可以包括焊盘组和焊盘。焊盘组可以输出从输出电路140提供的数据GIO0_BL<0:m>～GIOn_BL<0:m>。焊盘可以输出用于每个位线的标志信号DBI_BL<0:m>。
因此，DBI标志信号和复制数据标志信号可以经由标志信号传输线122输出。
DBI功能可以将数据反相或不反相，以增加在逻辑低电平(0)和逻辑高电平(1)之中的输出位的数目，即参考数据位的数目。例如，当逻辑低电平的输出数据的数目增加时，在逻辑低电平的位数不超过数据总位数的一半的条件下，可以将数据反相并输出。相反，在逻辑低电平的位数不小于数据总位数的一半的条件下，可以将数据在不反相的情况下输出。
DBI功能可以用来快速地传输大量的数据。DBI功能可以用于在中央处理单元与以封装体上封装(POP)、多芯片封装(MCP)的DRAM器件或各种存储器接口之间快速传输数据。具体地，可以使用DBI功能，例如，在诸如低功率双倍数据速率(LPDDR)的移动存储器应用中。
当在耦接至相同位线的存储器单元中的数据具有相同的逻辑电平时，复制数据输出功能可以将在耦接至位线的任何一个存储器单元中的数据和复制数据标志输出。因此，复制数据标志信号可以表示复制数据输出功能的位线的数据是否是复制的。
图2A、图2B、图3A和图3B是示出了根据实施例的各种示例的用于输出复制数据的功能的框图。
图2A和图2B可以示出在半导体存储器件中通过四个位线来输出复制数据的功能。
参见图2A，第零位线BL<0>和第二位线BL<2>中的单元数据DQ<0:7>可以是大约0。第一位线BL<1>和第三位线BL<3>中的单元数据DQ<0:7>可以是大约1。在这种情况下，复制数据标志信号可以被使能以具有第一逻辑电平。
参见图2B，第零位线BL<0>和第三位线BL<3>中的单元数据DQ<0:7>可以分别为大约0和大约1。不同的单元数据DQ2_BL1、DQ3_BL1和DQ1_BL2可以在第一位线BL<1>和第二位线BL<2>中。在这种情况下，复制数据标志信号可以被禁止为具有第二逻辑电平。
当复制数据标志信号被使能时，半导体存储器件10可以输出任何单元数据，例如，关于每个位线的数据DQ<0>和复制数据标志，如图3A所示。半导体存储器件10可以不输出其余的单元数据DQ<1:7>。
接收器可以响应于复制数据标志而将单元数据(例如，DQ<0>)复制给其余的单元数据DQ<1:7>。
图3B示出了用于输出关于十六个位线的复制数据的功能。
如图3A和3B所示，当应用在DQ<0:7>中操作的复制数据输出功能时，DQ功率可以减少大约1/8。
因此，当连接到相同位线的存储器单元的数据基本相同时，可以通过发送一位数据来显著地降低用于输出数据的电功率。
在一个实施例的示例中，当发送复制数据标志信号以辅助复制数据输出功能时，可以使用用于发送DBI标志信号的信号线(即，标志信号传输线122)而无需额外的信号线。
在一个实施例的示例中，当DBI模式或复制数据输出模式未被激活(即，禁止)时，可以不生成标志信号(即，禁止)。当仅DBI模式被激活时，可以输出位线的DBI标志信号。当仅复制数据输出模式被激活(即，使能)时，可以使用标志信号之中的至少一位来输出复制数据标志信号。当DBI模式和复制数据输出模式被激活(即，使能)时，可以使用标志信号之中的至少一位来输出复制数据标志信号，并且可以使用其余位来输出DBI标志信号。上述关系可以用下表来表示。
图4是示出了根据一个实施例的示例的标志生成电路的框图。
参见图4，标志生成电路120-1可以包括：使能信号生成电路1210、初步标志生成电路1220和标志生成电路1230。
使能信号生成电路1210可以被配置为响应于从模式寄存器130提供的DBI使能信号BDI_EN和复制数据输出使能信号DQO_COPY_EN而生成标志生成使能信号DBI_DQO_COPY_EN。
在一个实施例的示例中，当两个逻辑信号中的至少一个被使能时，使能信号生成电路1210可以将标志生成使能信号DBI_DQO_COPY_EN使能。
初步标志生成电路1220可以包括耦接至位线BL<0:m>的初步信号生成电路1220-0～1220-m。
初步信号生成电路1220-0～1220-m中的每一个可以响应于经由耦接至位线BL<0:m>的全局输入/输出线GIO0～GIOn传输的数据GIO<0:n>_BL0～GIO<0:n>_BLm和标志生成使能信号DBI_DQO_COPY_EN，而生成初步DBI标志信号DBI_BLx_PRE和初步复制数据标志信号DQO_COPY_BLx。
例如，第零初步信号生成电路1220-0可以响应于经由耦接至第零位线的全局输入/输出线GIO0～GIOn传输的数据GIO<0:n>_BL0和标志生成使能信号DBI_DQO_COPY_EN，而生成关于第零位线的初步DBI标志信号DBI_BL0_PRE和初步复制数据标志信号DQO_COPY_BL0。
第一初步信号生成电路1220-1可以响应于经由耦接至第一位线的全局输入/输出线GIO0～GIOn传输的数据GIO<0:n>_BL1和标志生成使能信号DBI_DQO_COPY_EN，而生成关于第一位线的初步DBI标志信号DBI_BL1_PRE和初步复制数据标志信号DQO_COPY_BL1。
类似地，第m个初步信号生成电路1220-m可以响应于经由耦接至第m位线的全局输入/输出线GIO0～GIOn传输的数据GIO<0:n>_BLm和标志生成使能信号DBI_DQO_COPY_EN，而生成关于第m位线的初步DBI标志信号DBI_BLm_PRE和初步复制数据标志信号DQO_COPY_BLm。
在一个实施例的示例中，基于具有特定逻辑电平的数据的数目，每个初步信号生成电路1220-0～1220-m可以在数据GIO<0:n>_BLx中生成初步DBI标志信号DBI_BLx_PRE和初步复制数据标志信号DQO_COPY_BLx，数据GIO<0:n>_BLx可以经由耦接至位线的全局输入/输出线GIO0～GIOn来传输。例如，当具有特定逻辑电平的数据的数目不小于经由耦接至位线的全局输入/输出线GIO0～GIOn传输的数据GIO<0:n>_BLx总数目的一半时，初步DBI标志信号DBI_BLx_PRE可以被使能。当具有特定逻辑电平的数据的数目大体上与经由耦接至位线的全局输入/输出线GIO0～GIOn传输的数据GIO<0:n>_BLx的总数目相同，或者具有特定逻辑电平的数据的数目为零时，初步复制数据标志信号DQO_COPY_BLx可以被使能。当满足初步DBI标志信号DBI_BLx_PRE的使能条件和初步复制数据标志信号DQO_COPY_BLx的使能条件时，初步DBI标志信号DBI_BLx_PRE和初步复制数据标志信号DQO_COPY_BLx可以被使能。
在一个实施例的示例中，当在经由耦接至第零位线BL0的全局输入/输出线GIO0～GIOn传输的数据GIO<0:n>之中具有高电平或低电平的数据的数目不小于[(n+1)/2+1]时，初步DBI标志信号DBI_BL0_PRE可以被使能为高电平。当在经由耦接至第零位线BL0的全局输入/输出线GIO0～GIOn传输的数据GIO<0:n>之中具有高电平或低电平的数据的数目是(n+1)或零时，初步复制数据标志信号DQO_COPY_BL0可以被使能为高电平。
图5是示出了根据实施例的示例的初步信号生成电路的框图。
参见图4和图5，初步标志生成电路1220可以根据在经由相同位线传输的数据中特定逻辑电平的数目来生成初步标志信号DBI_BLx_PRE和DQO_COPY_BLx。
标志生成电路1230可以包括第一标志生成电路1231和第二标志生成电路1233。
第一标志生成电路1231可以接收从初步信号生成电路1220-0～1220-m输出的初步DBI标志信号DBI_BLx_PRE(例如，关于第零位线的初步DBI标志信号DBI_BL0_PRE)和初步复制数据标志信号DQO_COPY_BL0～DQO_COPY_BLm之中的至少一个。第一标志生成电路1231可以响应于复制数据输出使能信号DQO_COPY_EN而生成第一标志信号DBI_BL0。
在一个实施例的示例中，当执行来自(m+1)个位线的复制数据输出功能时，第一标志生成电路1231可以通过从初步信号生成电路1220-0～1220-m输出的关于位线的初步复制数据标志信号DQO_COPY_BL0～DQO_COPY_BLm的组合来确定位线的数据的标识，以输出命中信号(hit signal)HIT(参见图7)。
第一标志生成电路1231可以接收命中信号HIT作为第一输入信号以及至少一个初步DBI标志信号(例如，DBI_BL0_PRE)作为第二输入信号。当复制数据输出使能信号DQO_COPY_EN被使能时，第一标志生成电路1231可以输出命中信号HIT作为第一标志信号DBI_BL0。当复制数据输出使能信号DQO_COPY_EN被禁止时，第一标志生成电路1231可以输出至少一个初步DBI标志信号DBI_BL0_PRE作为第一标志信号DBI_BL0。
第二标志生成电路1233可以接收其余的初步DBI标志信号，例如，DBI_BL1_PRE～DBI_BLm_PRE。第二标志生成电路1233可以响应于DBI使能信号DBI_EN而生成第二标志信号DBI_BL1～DBI_BLm的m位。
在一个实施例的示例中，第二标志生成电路1233可以包括被配置为接收其余的初步DBI标志信号DBI_BL1_PRE_DBI_BLm_PRE的多个输出电路。当DBI使能信号DBI_EN被使能时，每个输出电路可以输出其余的初步DBI标志信号DBI_BL1_PRE～DBI_BLm_PRE作为第二标志信号DBI_BL1～DBI_BLm。
参见图4和图5，初步标志生成电路1220可以包括多个初步信号生成电路1220-0～1220-m。初步信号生成电路1220-0～1220-m可以具有大体上相同的配置。
例如，初步信号生成电路1220-x可以包括：多个第一运算电路210-1～210-k、多个第二运算电路220-1～220-l以及确定电路230。
第一运算电路210-1～210-k之中的每一个可以接收经由全局输入/输出线传输的一对数据GIO<0:n>。第一运算电路210-1～210-k之中的每一个可以响应于标志生成使能信号DBI_DQO_COPY_EN，而基于具有特定逻辑电平的输入数据的数目来生成输出信号S0_x、S1_x和S2_x。
例如，第一运算电路#1 210-1可以接收经由全局输入/输出线传输的数据GIO<0:n>之中的第零数据DO和第一数据D1。第一运算电路210-1可以响应于标志生成使能信号DBI_DQO_COPY_EN(即，EN)而将第零数据D0和第一数据D1相加。第一运算电路#1 210-1可以生成分别表示0、1和2的相加结果的输出信号S0_1、S1_1和S2_1。
图6A至图6C是示出了根据实施例的示例的初步标志生成电路的操作的框图。
图6A是根据第一运算电路210-1的输入数据D0和D1表示输出信号S0_1、S1_1和S2_1的图表。
当标志生成使能信号DBI_DQO_COPY_EN；EN)被禁止时，所有输出信号S0_1、S1_1和S2_1可以被禁止。
当标志生成使能信号DBI_DQO_COPY_EN；EN)被使能时，输出信号S0_1、S1_1和S2_1的电平可以根据输入数据D0和D1的相加结果来确定。例如，当相加结果是0时，可以将S0_1输出为高电平。当相加结果为1时，可以将S1_1输出为高电平。当相加结果是2时，可以将S2_1输出为高电平。
其它的第一运算电路210-2～210-k的操作可以与第一运算电路#1 210-1的操作大体上相同。
因此，第一运算电路210-1～210-k的输出信号S0_x、S1_x和S2_x可以包括经由全局输入/输出线传输的一对数据GIO<0:n>。结果，可以从第一运算电路210-1～210-k的输出信号S0_x、S1_x和S2_x中识别具有特定逻辑电平的数据的数目。
第二运算电路220-1～220-l可以接收一对第一运算电路210-(x-1)和210-x的输出信号[S0_(x-1)、S1_(x-1)和S2_(x-1)]和[S0_x、S1_x和S2_x]。第二运算电路220-1～220-l可以生成分别表示0、1、2和3的相加结果的输出信号SO0_x、SO1_x、SO2_x和SO3_x。
图6B是表示根据第二运算电路#1 220-1的输入数据(S0_1、S1_1和S2_1)和(S0_2、S1_2和S2_2)的输出信号SO0_1、SO1_1、SO2_1和SO3_1的图表。
当标志生成使能信号DBI_DQO_COPY_EN；EN)被禁止时，所有的输出信号S0_1、S1_1和S2_1可以被禁止。
当输入数据的相加结果是0时，第一运算电路#1 210-1的输出信号S0_1和第一运算电路#2 210-2的输出信号S0_2可以被输出为高电平。当输入数据的相加结果是1时，第一运算电路#1 210-1的输出信号S1_1和第一运算电路#2 210-2的输出信号S1_2可以被输出为高电平。当输入数据的相加结果是2时，第一运算电路#1 210-1的输出信号S2_1和第一运算电路#2 210-2的输出信号S2_2可以被输出为高电平。
第二运算电路#1 220-1可以将输入数据(S0_1、S1_1和S2_1)和(S0_2、S1_2和S2_2)相加，以生成输出信号SO0_1、SO1_1、SO2_1和SO3_1。
例如，当输入数据(S0_1、S1_1和S2_1)和(S0_2、S1_2和S2_2)的相加结果是0时，第二运算电路#1 220-1可以将SO0_1输出为逻辑高电平。当输入数据(S0_1、S1_1和S2_1)和(S0_2、S1_2和S2_2)的相加结果是1时，第二运算电路#1 220-1可以将SO1_1输出为逻辑高电平。当输入数据(S0_1、S1_1和S2_1)和(S0_2、S1_2和S2_2)的相加结果是2时，第二运算电路#1 220-1可以将SO2_1输出为逻辑高电平。当输入数据(S0_1、S1_1和S2_1)和(S0_2、S1_2和S2_2)的相加结果是3时，第二运算电路#1 220-1可以将SO2_1和SO1_1输出为逻辑高电平。当输入数据(S0_1、S1_1和S2_1)和(S0_2、S1_2和S2_2)的相加结果是4时，第二运算电路#1 220-1可以将SO3_1输出为逻辑高电平。
其它的第二运算电路220-2～220-l的操作可以与第二运算电路#1 220-1的操作大体上相同。
因此，第二运算电路220-1～220-l的输出信号SO0_x、SO1_x、SO2_x和SO3_x可以包括从第一运算电路210-1～210-k输出的数据对S0_x，S1_x和S2_x。结果，可以从第二算术电路220-1～220-l的输出信号SO0_x、SO1_x、SO2_x和SO3_x中识别具有特定逻辑电平的数据的数目。
在一个实施例的示例中，第一运算电路210-1～210-k和第二运算电路220-1～220-l可以包括加法电路。或者，第一运算电路210-1～210-k和第二运算电路220-1～220-l也可以包括其它的电路。
参见图5，确定电路230可以接收第二运算电路220-1～220-l的输出信号，以生成初步标志信号DBI_BLx_PRE和DQO_COPY_BLx。
在一个实施例的示例中，当具有预定的逻辑电平的数据的数目不小于数据的总数目的一半时，确定电路230可以基于来自一对第二运算电路220-1～220-l的输出信号的逻辑电平来将初步DBI标志信号DBI_BLx_PRE使能。当具有预定的逻辑电平的数据的数目是0或(n+1)时，确定电路230可以将初步复制数据标志信号DQO_COPY_BLx使能。
参见图6C，第二运算电路220-1的输出信号SO3_1、SO2_1、SO1_1和SO0_1可以指示禁止状态(0000)以及0(0001)、1(0010)、2(0100)、3(0110)和4(1000)的相加结果。类似地，第二运算电路220-2的输出信号SO3_2、SO2_2、SO1_2和SO0_1可以指示禁止状态(0000)以及0(0001)、1(0010)、2(0100)、3(0110)和4(1000)的相加结果。
因此，当具有预定的逻辑电平的数据的数目不小于5时，确定电路230可以将初步DBI标志信号DBI_BLx_PRE使能。当具有预定的逻辑电平的数据的数目是0或8时，确定电路230可以将初步复制数据标志信号DQO_COPY_BLx使能。
图7是示出了根据实施例的示例的第一标志生成电路的框图。
参见图7，第一标志生成电路1231-1可以包括组合电路310和输出电路320。
组合电路310可以通过从初步信号生成电路1220-0～1220-m输出的初步复制数据标志信号DQO_COPY_BL0～DQO_COPY_BLm的组合，来确定来自位线的数据的标识，以生成命中信号HIT。
在一个实施例的示例中，当初步复制数据标志信号DQO_COPY_BL0～DQO_COPY_BLm具有高电平时，组合电路310可以将命中信号HIT生成为高电平。
输出电路320可以接收初步DBI标志信号DBI_BL0_PRE和从组合电路310输出的命中信号HIT之中的至少一个。输出电路320可以响应于复制数据输出使能信号DQO_COPY_EN而输出两个输入信号之中的任何一个作为第一标志信号DBI_BL0。
在一个实施例的示例中，当复制数据输出使能信号DQO_COPY_EN被使能时，输出电路320可以输出从组合电路310输出的命中信号HIT作为第一标志信号DBI_BL0。当复制数据输出使能信号DQO_COPY_EN被禁止并且DBI使能信号DBI_EN被使能时，输出电路320可以输出初步DBI标志信号DBI_BL0_PRE中的至少一个作为第一标志信号DBI_BL0。
在一个实施例的示例中，输出电路320可以包括多路复用器电路。或者，输出电路320可以包括其它电路。
图8是示出了根据实施例的示例的第二标志生成电路的框图。
参见图8，第二标志生成电路1233-1可以包括多个输出电路410-1～410-m。
输出电路410-1～410-m之中的每一个可以接收其余的初步DBI标志信号DBI_BL1_PRE～DBI_BLm_PRE。输出电路410-1至410-m之中的每一个可以接收地电压VSS。当DBI使能信号DBI_EN被使能时，输出电路410-1～410-m可以输出输入信号作为第二标志信号DBI_BL1～DBI_BLm。
当DBI使能信号DBI_EN被禁止时，第二标志信号DBI_BL1～DBI_BLm可以具有接地电压电平，使得第二标志信号DBI_BL1～DBI_BLm可以被禁止。
在一个实施例的示例中，输出电路410-1～410-m可以包括多路复用器电路。或者，输出电路410-1～410-m可以包括其它电路。
图9是示出了根据实施例的示例的输出电路和焊盘组的框图。
参见图9，输出电路140-1可以包括多个数据输出电路1401-0～1401-n和标志输出电路1403。
数据输出电路1401-0～1401-n可以接收经由全局输入/输出线GIO0～GIOn传输的数据GIO0_BL<0:m>～GIOn_BL<0:m>。数据输出电路1401-0～1401-n可以根据用于每个位线的标志信号DBI_BL<0:m>来对数据GIO0_BL<0:m>～GIOn_BL<0:m>进行编码。数据输出电路1401-0～1401-n可以顺序地输出编码的数据。
标志输出电路1403可以接收每个位线的标志信号DBI_BL<0:m>。标志输出电路1403可以顺序地输出接收的标志信号DBI_BL<0:m>。
焊盘组150-1可以包括多个数据焊盘DQ<0>～DQ<n>和标志焊盘DBI。数据焊盘DQ<0>～DQ<n>可以输出从数据输出电路1401-0～1401-n提供的数据。标志焊盘DBI可以输出从标志输出电路1403提供的用于每个位线的标志信号DBI_BL<0:m>。
图9中的数据输出电路1401-0～1401-n可以具有大体上相同的配置。
图10是示出了根据实施例的示例的数据输出电路的框图。
参见图10，数据输出电路1401-x可以包括：编码电路1411、多路复用器和管道(多路复用器/管道)锁存器1413以及驱动器1415。
编码电路1411可以响应于用于每个位线的标志信号DBI_BL<0:m>，而对经由全局输入/输出线GIO0～GIOn传输的数据GIOx_BL<0:m>进行编码。在一个实施例的示例中，当用于每个位线的标志信号DBI_BL<0:m>被禁止时，编码电路1411可以输出数据GIOx_BL<0:m>。当用于每个位线的标志信号DBI_BL<0:m>是用于每个位线的DBI标志信号时，编码电路1411可以基于用于每个位线的DBI标志信号来输出反相的或非反相的数据GIOx_BL<0:m>。
当标志信号DBI_BL<0:m>中的任何一个(例如，关于第零位线的标志信号DBI_BL0)包括复制数据标志信号时，编码电路1411的操作可以基于复制数据标志信号的电平来确定。例如，当复制数据标志信号被使能时，仅数据输出电路1401-0～1401-n中的一个(例如，仅数据输出电路1401-0的编码电路)可以输出数据。相反，其余的数据输出电路1401-1～1401-n的其余的编码电路可以不输出数据。
当用于每个位线的标志信号DBI_BL<0:m>包括用于每个位线的DBI标志信号以及复制数据标志信号时，编码电路1411可以基于其余的用于每个位线的DBI标志信号DBI<1:m>来输出反相的或非反相的数据GIOx_BL<0:m>。
多路复用器/管道锁存器1413可以顺序地输出来自编码电路1411的数据。
驱动器1415可以放大从多路复用器/管道锁存器1413输出的数据。驱动器1415可以将放大的数据传输到焊盘组150。
图11是示出了根据实施例的示例的标志输出电路的框图。
参见图11，标志输出电路1403可以包括多路复用器/管道锁存器1431和驱动器1433。
多路复用器/管道锁存器1431可以顺序地输出标志信号DBI_BL<0:m>。
驱动器1433可以放大从多路复用器/管道锁存器1431输出的标志信号DBI_BL<0:m>。驱动器1433可以将放大的数据传输到焊盘组150。
图12是示出了根据实施例的示例的电子系统的框图。
参见图12，电子系统50可以包括第一器件510和第二器件520。
第一器件510可以包括接收器。第二器件520可以包括发送器和诸如图1中的半导体存储器件的半导体器件。
用于每个位线的标志信号DBI_BL<0:m>和数据DQ<0:n>可以在第一器件510和第二器件520之间传输。
当用于每个位线的标志信号DBI_BL<0:m>包括用于每个位线的DBI标志信号时，第二器件520可以根据标志信号DBI_BL<0:m>来执行用于反相或不反相数据DQ<0:n>的编码操作。第二器件520可以将编码的数据传输至第一器件510。第一器件510可以根据用于每个位线的标志信号DBI_BL<0:m>对数据DQ<0:n>进行解码。
用于每个位线的标志信号DBI_BL<0:m>中的至少一个可以包括复制数据标志信号。当复制数据标志信号被使能时，第二器件520可以仅将一个数据DQ<0>传输至第一器件510。第一器件510可以根据标志信号DBI_BL<0:m>将接收到的数据DQ<0>复制给其余的数据DQ<1:n>。当复制数据标志信号被禁止时，第二器件520可以将全部数据DQ<0:n>传输至第一器件510。第一器件510可以根据标志信号DBI_BL<0:m>来将接收到的数据DQ<0>复制给其余的数据DQ<1:n>或接收接收到的数据DQ<0>。
用于每个位线的标志信号DBI_BL<0:m>中的至少一个可以包括复制数据标志信号，并且其余的标志信号DBI_BL<1:m>可以包括关于其余的位线的DBI标志信号。第二器件520可以根据复制数据标志信号的使能，而仅将一个数据DQ<0>或全部数据DQ<0:n>传输至第一器件510。第二器件520可以根据来自其余位线的标志信号DBI_BL<1:m>，来执行用于反相或不反相数据DQ<0:n>的编码操作。第二器件520可以将编码数据传输至第一器件510。第一器件510可以根据标志信号DBI_BL<0:m>来将接收到的数据DQ<0>复制给其余的数据DQ<1:n>或所有的数据DQ<0:n>。第一器件可以根据用于每个位线的标志信号DBI_BL<0:m>来对数据DQ<0:n>进行解码。
本公开的上述实施例是说明性的而不是限制性的。各种替代形式和等同形式都是可能的。实施例的示例不受限于本文中描述的实施例。本公开也不受限于任何特定类型的半导体器件。鉴于本公开的其它增加、减少或修改是显而易见的，并且旨在落入所附权利要求的范围内。

Claims (20)

1.一种半导体存储器件，其包括：
存储器电路，其包括耦接在多个字线和多个位线之间的多个存储器单元，存储器电路被配置为经由全局输入和输出(输入/输出)线输出来自耦接至位线的存储器单元的数据；
标志生成电路，其被配置为基于在读取操作中经由全局输入/输出线提供的、用于每个位线的存储器单元中的数据之中具有特定逻辑电平的数据的数目来生成标志信号，标志信号包括复制数据标志信号和数据总线反相标志信号之中的至少一个；以及
输出电路，其被配置为基于复制数据标志信号和数据总线反相标志信号之中的至少一个来输出经由全局输入/输出线提供的、存储器单元中的数据。
2.根据权利要求1所述的半导体存储器件，还包括：
模式寄存器，其被配置为提供复制数据输出使能信号和数据总线反相使能信号，
其中，标志生成电路被配置为基于正在被使能的复制数据输出使能信号和正在被禁止的数据总线反相使能信号，而将用于每个位线的标志信号之中的至少一位生成为复制数据标志信号。
3.根据权利要求1所述的半导体存储器件，还包括：
模式寄存器，其被配置为提供复制数据输出使能信号和数据总线反相使能信号，
其中，标志生成电路被配置为基于正在被禁止的复制数据输出使能信号和正在被使能的数据总线反相使能信号，而将用于每个位线的标志信号输出为用于每个位线的数据总线反相标志信号。
4.根据权利要求1所述的半导体存储器件，还包括：
模式寄存器，其被配置为提供复制数据输出使能信号和数据总线反相使能信号，
其中，标志生成电路被配置为基于正在被使能的复制数据输出使能信号和正在被使能的数据总线反相使能信号，而将用于每个位线的标志信号之中的至少一位输出为复制数据标志信号，并且将用于每个位线的标志信号的其余位输出为用于每个位线的数据总线反相标志信号。
5.根据权利要求1所述的半导体存储器件，其中，标志生成电路包括：
初步标志生成电路，其被配置为响应于基于复制数据输出使能信号和数据总线反相使能信号而生成的标志生成使能信号，通过从位线接收存储器单元中的数据，基于具有特定逻辑电平的数据的数目来生成初步标志信号；以及
标志生成电路，其被配置为基于复制数据输出使能信号和数据总线反相使能信号，从用于每个位线的初步标志信号生成用于每个位线的标志信号。
6.根据权利要求5所述的半导体存储器件，其中，初步标志生成电路包括耦接至位线的多个初步信号生成电路，并且每个初步信号生成电路被配置为将耦接至位线的存储器单元中的数据相加，以生成初步数据总线反相标志信号和初步复制数据标志信号。
7.根据权利要求5所述的半导体存储器件，其中，初步标志生成电路包括耦接至位线的多个初步信号生成电路，每个初步信号生成电路包括：
至少一个第一运算电路，其被配置为响应于标志生成使能信号，而接收来自耦接至位线的存储器单元的一对数据并将它们相加；
至少一个第二运算电路，其被配置为接收来自一对第一运算电路的输出信号并将它们相加；以及
确定电路，其被配置为从第二运算电路的输出信号中生成初步数据总线反相标志信号和初步复制数据标志信号。
8.根据权利要求5所述的半导体存储器件，其中，初步标志信号包括关于位线接收的初步数据总线反相标志信号和关于位线接收的初步复制数据标志信号，
标志生成电路包括：
第一标志生成电路，其被配置为基于关于位线接收的初步数据总线反相标志信号和关于位线接收的初步复制数据标志信号之中的至少一个来生成第一标志信号；以及
第二标志生成电路，其被配置为基于其余的关于位线接收的初步数据总线反相标志信号来生成第二标志信号。
9.根据权利要求8所述的半导体存储器件，其中，第一标志生成电路包括：
组合电路，其被配置为基于关于位线接收的初步复制数据标志信号的电平来生成命中信号；以及
输出电路，其被配置为响应于复制数据输出使能信号，而将初步数据总线反相标志信号和命中信号之中的至少一个的任一个生成为第一标志信号。
10.根据权利要求8所述的半导体存储器件，其中，第二标志生成电路包括多个输出电路，所述多个输出电路被配置为基于数据总线反相使能信号来将其余的初步数据总线反相标志信号生成为第二标志信号。
11.一种用于生成标志信号的标志生成电路，标志生成电路包括：
初步标志生成电路，其被配置为接收经由全局输入和输出(输入/输出)线提供的、经由位线来自存储器单元的数据，并且被配置为基于复制数据输出使能信号和数据总线反相使能信号来将来自存储器单元的数据相加，以生成关于位线接收的初步标志信号；以及
标志生成电路，其被配置为响应于复制数据输出使能信号和数据总线反相使能信号，而从用于每个位线的初步标志信号中生成用于每个位线的标志信号，
其中，用于每个位线的标志信号包括复制数据标志信号和数据总线反相标志信号之中的至少一个。
12.根据权利要求11所述的电路，其中，初步标志生成电路包括耦接至位线的多个初步信号生成电路，
每个初步信号生成电路包括：
至少一个第一运算电路，其被配置为响应于复制数据输出使能信号和数据总线反相使能信号，而接收来自耦接至位线的存储器单元的一对数据并将它们相加；
至少一个第二运算电路，其被配置为接收来自一对第一运算电路的输出信号并将它们相加；以及
确定电路，其被配置为从第二运算电路的输出信号中生成初步数据总线反相标志信号和初步复制数据标志信号。
13.根据权利要求11所述的电路，其中，初步标志信号包括关于位线接收的初步数据总线反相标志信号和关于位线接收的初步复制数据标志信号，
标志生成电路包括：
第一标志生成电路，其被配置为基于关于位线接收的初步数据总线反相标志信号和关于位线接收的初步复制数据标志信号之中的至少一个来生成第一标志信号；以及
第二标志生成电路，其被配置为基于其余的关于位线接收的初步数据总线反相标志信号来生成第二标志信号。
14.根据权利要求13所述的电路，其中，第一标志生成电路包括：
组合电路，其被配置为基于关于位线接收的初步复制数据标志信号的电平来生成命中信号；以及
输出电路，其被配置为响应于复制数据输出使能信号，而将初步数据总线反相标志信号和命中信号之中的至少一个的任一个生成为第一标志信号。
15.根据权利要求13所述的电路，其中，第二标志生成电路包括多个输出电路，所述多个输出电路被配置为基于数据总线反相使能信号来将其余的初步数据总线反相标志信号生成为第二标志信号。
16.一种输出半导体存储器件中的数据的方法，半导体存储器件包括存储器电路，存储器电路包括耦接在多个字线和多个位线之间的多个存储器单元，存储器电路被配置为经由全局输入和输出(输入/输出)线输出来自耦接至位线的存储器单元的数据，所述方法包括：
基于经由全局输入/输出线提供的、用于每个位线的存储器单元中的数据之中具有特定逻辑电平的数据的数目来生成关于位线的标志信号，关于位线接收的标志信号包括复制数据标志信号和数据总线反相标志信号之中的至少一个；以及
响应于复制数据标志信号和数据总线反相标志信号之中的至少一个，而输出经由全局输入/输出线提供的、存储器单元中的数据。
17.根据权利要求16所述的方法，其中，生成标志信号包括：当来自模式寄存器的复制数据输出使能信号被使能并且来自模式寄存器的数据总线反相使能信号被禁止时，将关于位线接收的标志信号的至少一位输出为复制数据标志信号。
18.根据权利要求16所述的方法，其中，生成标志信号包括：当来自模式寄存器的复制数据输出使能信号被禁止，并且来自模式寄存器的数据总线反相使能信号被使能时，将关于位线接收的标志信号输出为关于位线接收的数据总线反相标志信号。
19.根据权利要求16所述的方法，其中，生成标志信号包括：当来自模式寄存器的复制数据输出使能信号和数据总线反相使能信号被使能时，将用于每个位线的标志信号的至少一位输出为复制数据标志信号，并且将用于每个位线的标志信号的其余位输出为数据总线反相标志信号。
20.根据权利要求16所述的方法，其中，生成标志信号包括：
将经由全局输入/输出线提供的、来自位线的存储器单元中的数据相加，以生成初步数据总线反相标志信号和初步复制数据标志信号；
响应于初步数据总线反相标志信号和初步复制数据标志信号之中的至少一个，而生成第一标志信号；以及
响应于其余的初步数据总线反相标志信号而生成第二标志信号。
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