KR20190056890A - 메모리 장치 및 그것의 동작 방법 - Google Patents

메모리 장치 및 그것의 동작 방법 Download PDF

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Abstract

본 발명에 따른 메모리 장치는 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 데이터를 제1 데이터 라인을 통해 외부 장치로 전송하도록 구성된 제1 전송기, 및 제1 데이터 라인의 임피던스 정합을 위한 ZQ 코드를 생성하도록 구성된 ZQ 제어기를 포함한다. 제1 전송기는 제1 클럭을 사용하여 ZQ 코드 및 데이터를 인코딩하고, 제2 클럭을 사용하여 인코딩된 정보를 기반으로 제1 데이터 라인을 구동하도록 구성된다.

Description

메모리 장치 및 그것의 동작 방법{MEMORY DEVICE AND OPERATION METHOD THEREOF}
본 발명은 반도체 메모리에 관한 것으로, 좀 더 상세하게는 메모리 장치 및 그것의 동작 방법에 관한 것이다.
반도체 메모리는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등과 같이 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 휘발성 메모리 장치 및 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리 장치, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등과 같이 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 불휘발성 메모리 장치로 구분된다.
일반적으로 DRAM 장치는 DDR(Double Data Rate) 인터페이스와 같은 고속 인터페이스를 사용하여 메모리 컨트롤러 또는 호스트와 통신한다. 이 때, 신호 라인 또는 데이터 라인의 임피던스 정합이 달성되지 않음에 따라 신호 라인 또는 데이터 라인을 통해 제공되는 신호가 반사되고, 이로 인하여 신호 품질이 저하되는 문제점이 있다.
본 발명의 목적은 향상된 성능 및 감소된 소비 전력을 갖는 메모리 장치 및 그것의 동작 방법을 제공하는데 있다.
본 발명의 실시 예에 따른 메모리 장치는 제1 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 상기 데이터를 제1 데이터 라인을 통해 외부 장치로 전송하도록 구성된 제1 전송기, 및 상기 제1 데이터 라인의 임피던스 정합을 위한 제1 ZQ 코드를 생성하도록 구성된 ZQ 제어기를 포함하고, 상기 제1 전송기는 제1 클럭을 사용하여 상기 제1 ZQ 코드 및 상기 제1 데이터를 인코딩하고, 제2 클럭을 사용하여 상기 인코딩된 정보를 기반으로 상기 제1 데이터 라인을 구동하도록 구성된다.
본 발명의 실시 예에 따른 메모리 장치의 동작 방법은 제1 클럭을 사용하여 데이터 및 ZQ 코드를 인코딩하여 풀-업 데이터 및 풀-다운 데이터를 생성하는 단계, 제2 클럭을 사용하여 상기 풀-업 데이터 및 상기 풀-다운 데이터를 직렬화하는 단계, 및 상기 직렬화된 풀-업 데이터 및 상기 직렬화된 풀-다운 데이터를 기반으로 제1 데이터 라인을 구동하는 단계를 포함한다.
본 발명의 실시 예에 따른 메모리 장치는 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 복수의 데이터 라인들을 통해 상기 데이터를 외부 장치로 제공하도록 구성된 데이터 라인 구동기, 및 상기 복수의 데이터 라인들 각각에 대한 ZQ 코드를 생성하도록 구성된 ZQ 제어기를 포함하고, 상기 데이터 라인 구동기는 상기 복수의 데이터 라인들 각각에 대하여, 제1 클럭을 사용하여 상기 ZQ 코드 및 상기 데이터를 인코딩하여 풀-업 데이터 및 풀-다운 데이터를 생성하고, 제2 클럭을 사용하여 상기 풀-업 데이터 및 상기 풀-다운 데이터를 직렬화하고, 상기 직렬화된 풀-업 데이터 및 상기 직렬화된 풀-다운 데이터를 기반으로 상기 복수의 데이터 라인들 각각을 구동하도록 구성된다.
본 발명에 따르면, 메모리 장치는 제1 클럭을 사용하여 ZQ 인코딩을 수행하고, 제1 클럭보다 빠른 제2 클럭을 사용하여 풀-업 구동기 및 풀-다운 구동기를 구동하는 데이터 라인 구동기를 포함한다. 따라서, 상대적으로 느린 클럭을 사용하여 ZQ 인코딩이 수행되기 때문에, 소비 전력이 감소되고, 전원 잡음이 감소될 수 있다. 따라서, 감소된 소비 전력, 향상된 신뢰성, 및 향상된 성능을 갖는 메모리 장치가 제공된다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 2는 도 1의 메모리 장치를 상세하게 보여주는 블록도이다.
도 3은 도 2의 메모리 장치의 동작을 보여주는 순서도이다.
도 4는 도 2의 데이터 라인 구동기를 예시적으로 보여주는 블록도이다.
도 5는 시스템 클럭 및 데이터 클럭을 설명하기 위한 타이밍도이다.
도 6은 전송기를 예시적으로 보여주는 블록도이다.
도 7은 본 발명의 실시 예에 따른 도 4의 제1 전송기를 보여주는 블록도이다.
도 8은 도 7의 제1 전송기의 동작을 보여주는 순서도이다.
도 9는 도 7의 제1 전송기를 좀 더 상세하게 보여주는 블록도이다.
도 10은 도 9의 제1 전송기의 다른 예를 보여주는 블록도이다.
도 11은 도 4의 제2 전송기를 예시적으로 보여주는 블록도이다.
도 12는 도 4의 제1 및 제2 전송기들을 예시적으로 보여주는 블록도이다.
도 13은 본 발명에 따른 메모리 장치가 적용된 그래픽 시스템을 보여주는 블록도이다.
도 14는 본 발명에 따른 메모리 장치가 적용된 메모리 모듈을 예시적으로 보여주는 블록도이다.
도 15는 본 발명에 따른 메모리 장치가 적용된 컴퓨팅 시스템을 예시적으로 보여주는 블록도이다.
이하에서, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
이하에서 설명되거나 또는 도면에 도시된 "블록(block)", "부(unit)", "모듈(module)", "구동기(driver)", 또는 "회로(circuit)" 등과 같이 특정 기능을 수행하거나 또는 특정 기능을 포함하는 용어들은 소프트웨어, 하드웨어, 또는 그것들의 조합의 형태로 구현될 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 보여주는 블록도이다. 도 1을 참조하면, 메모리 시스템(10)은 호스트(11) 및 메모리 장치(100)를 포함할 수 있다.
호스트(11)는 메모리 장치(100)에 데이터를 저장하거나 또는 메모리 장치(100)에 저장된 데이터를 읽기 위하여, 시스템 클럭(CK), 데이터 클럭(WCK), 커맨드(CMD), 및 어드레스(ADDR)를 메모리 장치(100)로 전송할 수 있다. 호스트(11)는 복수의 데이터 라인들(DQ1~DQn)을 통해 메모리 장치(100)와 데이터를 주고 받을 수 있다. 예시적으로, 호스트(11)는 메모리 컨트롤러 또는 중앙 처리 유닛(CPU; Central Processing Unit)일 수 있다.
일 실시 예로서, 호스트(11)는 DDR(Double Data Rate) 인터페이스와 같은 고속 인터페이스를 기반으로 메모리 장치(100)와 통신할 수 있다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니며, 호스트(11)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embedded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), NVMe (Nonvolatile Memory express) 등과 같은 다양한 인터페이스 중 적어도 하나를 기반으로 메모리 장치(100)와 통신할 수 있다.
메모리 장치(100)는 호스트(11)의 제어에 따라 복수의 데이터 라인들(DQ1~DQn)을 통해 수신된 데이터를 저장하거나 또는 저장된 데이터를 복수의 데이터 라인들(DQ1~DQn)을 통해 호스트(11)로 전송할 수 있다. 일 실시 예로서, 메모리 장치(100)는 동적 랜덤 액세스 메모리(DRAM; dynamic random access memory)를 포함할 수 있다. 그러나, 본 발명의 범위가 이에 한정되는 것은 아니며, 메모리 장치(100)는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM), ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리 장치, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등과 같은 다앙한 메모리 장치들 중 적어도 하나를 포함할 수 있다.
메모리 장치(100)는 ZQ 제어기(110) 및 데이터 라인 구동기(120)를 포함할 수 있다. ZQ 제어기(110)는 복수의 데이터 라인들(DQ1~DQn) 각각에 대하여 임피던스 정합이 달성되도록, 복수의 데이터 라인들(DQ1~DQn) 각각에 대한 임피던스를 제어할 수 있다. 예시적으로, "ZQ"는 입출력 임피던스(I/O impedance)를 통칭하는 용어일 수 있다.
일 실시 예로서, 복수의 데이터 라인들(DQ1~DQn) 각각에 대한 임피던스는 데이터 라인 구동기(120)에 포함된 풀-업 구동기 및 풀-다운 구동기를 통해 조절될 수 있다. ZQ 제어기(110)는 ZQ 캘리브레이션 동작을 통해 복수의 데이터 라인들(DQ1~DQn) 각각에 대한 풀-업 구동기 및 풀-다운 구동기를 제어하기 위한 풀-업 코드 및 풀-다운 코드를 결정할 수 있다.
데이터 라인 구동기(120)는 복수의 데이터 라인들(DQ1~DQn) 각각을 제어하도록 구성될 수 있다. 예를 들어, 데이터 라인 구동기(120)는 복수의 데이터 라인들(DQ1~DQn)의 신호를 감지하여 호스트(11)로부터 제공되는 데이터를 판독할 수 있다. 즉, 데이터 라인 구동기(120)는 수신기로서 동작할 수 있다. 데이터 라인 구동기(120)는 복수의 데이터 라인들(DQ1~DQn) 각각의 전압을 제어함으로써, 데이터를 호스트(11)로 전송할 수 있다. 즉, 데이터 라인 구동기(120)는 송신기로서 동작할 수 있다. 이하에서, 본 발명의 기술적 특징을 명확하게 설명하기 위하여, 데이터 라인 구동기(120)는 송신기인 것으로 설명된다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니다.
일 실시 예로서, 데이터 라인 구동기(120)는 ZQ 제어기(110)로부터의 풀-업 코드 및 풀-다운 코드를 기반으로 데이터를 인코딩하여, 복수의 데이터 라인들(DQ1~DQn) 각각을 제어할 수 있다. 일 실시 예로서, 상술된 인코딩 동작은 시스템 클럭(CK)을 기반으로 수행될 수 있고, 복수의 데이터 라인들(DQ1~DQn) 각각을 제어하는 동작은 데이터 클럭(WCK)를 기반으로 수행될 수 있다.
일 실시 예로서, 시스템 클럭(CK)은 커맨드(CMD) 또는 어드레스(ADDR)를 처리 또는 판독하기 위하여 사용될 수 있고, 데이터 클럭(WCK)은 복수의 데이터 라인들(DQ1~DQn)을 통해 데이터를 송수신하기 위하여 사용될 수 있다. 시스템 클럭(CK)은 데이터 클럭(WCK)보다 느린 주파수를 가질 수 있다. 비록 도 1에서, 호스트(11)가 시스템 클럭(CK) 및 데이터 클럭(WCK)을 전송하는 구성이 도시되어 있으나, 본 발명의 범위가 이에 한정되는 것은 아니다. 예를 들어, 메모리 장치(100)는 별도의 클럭 발생기(미도시) 시스템(CK), 데이터 클럭(WCK), 또는 다른 클럭 신호를 생성할 수 있다.
상술된 바와 같이 본 발명에 따른 메모리 장치(100)는 복수의 데이터 라인들(DQ1~DQn) 각각에 대하여, 임피던스를 조절할 수 있다. 이 때, 메모리 장치(100)는 상대적으로 느린 시스템 클럭(CK)을 사용하여 ZQ 코드 및 데이터를 인코딩하고, 상대적으로 빠른 데이터 클럭(WCK)을 사용하여 복수의 데이터 라인들(DQ1~DQn) 각각을 구동할 수 있다. 따라서, 소비 전력이 감소되고, 전력 잡음이 개선될 수 있다.
도 2는 도 1의 메모리 장치(100)를 상세하게 보여주는 블록도이다. 도 1 및 도 2를 참조하면, 메모리 장치(100)는 ZQ 제어기(110), 메모리 셀 어레이(130), 행 디코더(140), 열 디코더(150), 감지 증폭기/쓰기 구동기(160), 및 입출력 회로(170)를 포함할 수 있다. ZQ 제어기(110)는 앞서 설명되었으므로, 이에 대한 상세한 설명은 생략된다.
메모리 셀 어레이(130)는 복수의 메모리 셀들을 포함할 수 있다. 복수의 메모리 셀들 각각은 워드라인들(WL) 및 비트라인들(BL)과 각각 연결될 수 있다. 메모리 셀들 각각은 워드라인들(WL) 및 비트라인들(BL)의 제어에 따라 데이터를 저장하도록 구성될 수 있다. 메모리 셀들 각각은 스토리지 캐패시터 및 전송 트랜지스터를 포함하는 DRAM(Dynamic Random Access Memory) 셀일 수 있다.
행 디코더(140)는 워드라인들(WL)을 통해 메모리 셀 어레이(120)와 연결될 수 있다. 행 디코더(140)는 어드레스(ADDR) 및 커맨드(CMD)에 응답하여 워드라인들(WL)의 전압을 제어할 수 있다. 일 실시 예로서, 어드레스(ADDR)는 행 어드레스일 수 있고, 커맨드(CMD)는 행 어드레스 스토르브(RAS; Raw Address Strobe) 신호일 수 있다.
열 디코더(150)는 비트라인들(BL)을 통해 메모리 셀 어레이(140)와 연결될 수 있다. 열 디코더(150)는 어드레스(ADDR) 및 커맨드(CMD)를 수신하고, 수신된 신호에 응답하여 비트라인들(BL) 중 적어도 하나의 비트라인을 선택할 수 있다. 일 실시 예로서, 어드레스(ADDR)는 열 어드레스(Column Address)이고, 커맨드(CMD)는 열 어드레스 스트로브(CAS; Column Address Strobe) 신호일 수 있다. 감지 증폭기/쓰기 구동기(160)는 열 디코더(150)에 의해 선택된 비트라인의 전압을 감지하거나 또는 제어할 수 있다.
입출력 회로(170)는 복수의 데이터 라인들(DQ1~DQn)과 연결되고, 복수의 데이터 라인들(DQ1~DQn)을 통해 외부 장치(예를 들어, 호스트(11))와 데이터를 주고 받을 수 있다.
일 실시 예로서, 입출력 회로(170)는 데이터 라인 구동기(120)를 포함할 수 있다. 도 1을 참조하여 설명된 바와 같이, 데이터 라인 구동기(120)는 ZQ 제어기(110)로부터 풀-업 코드(ZQ_PU) 및 풀-다운 코드(ZQ_PD)를 수신하고, 수신된 코드들을 기반으로 복수의 데이터 라인들(DQ1~DQn)을 각각 제어할 수 있다. 예를 들어, 데이터 라인 구동기(120)는 ZQ 제어기(110)로부터의 풀-업 코드(ZQ_PU) 및 풀-다운 코드(ZQ_PD)를 기반으로 감지 증폭기/쓰기 구동기(160)로부터의 데이터를 인코딩하고, 인코딩된 정보를 기반으로 복수의 데이터 라인들(DQ1~DQn) 각각과 연결된 풀-업 구동기 및 풀-다운 구동기를 구동할 수 있다. 이 때, 상술된 인코딩 동작은 시스템 클럭(CK)을 기반으로 수행되고, 상술된 구동 동작은 데이터 클럭(WCK)을 기반으로 수행될 수 있다. 데이터 라인 구동기(120)의 구성 및 동작은 이하의 도면들을 참조하여 더욱 상세하게 설명된다.
도 3은 도 2의 메모리 장치의 동작을 보여주는 순서도이다. 도 3을 참조하여, 메모리 장치(100)의 풀-업 코드(ZQ_PU) 및 풀-다운 코드(ZQ_PD)를 생성하기 위한 ZQ 캘리브레이션 동작이 설명된다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니다. 도 2 및 도 3을 참조하면, S11 단계에서, 메모리 장치(100)는 파워-온 될 수 있다.
S12 단계에서, 메모리 장치(100)는 초기화 동작을 수행할 수 있다. 예를 들어, 메모리 장치(100)는 미리 정해진 방식에 따라, 메모리 장치(100)가 동작하는데 필요한 다양한 정보를 설정하는 초기화 동작을 수행할 수 있다.
S13 단계에서, 메모리 장치(100)는 ZQ 캘리브레이션 동작을 수행할 수 있다. 예를 들어, 메모리 장치(100)는, 복수의 데이터 라인들(DQ1~DQn) 각각에 대하여, 별도의 핀(예를 들어, ZQ 핀)을 통해 제공되는 외부 저항과 임피던스 정합이 달성되도록, 복수의 데이터 라인들(DQ1~DQn) 각각에 연결된 풀-업 구동기 및 풀-다운 구동기를 제어하기 위한 풀-업 코드(ZQ_PU) 및 풀-다운 코드(ZQ_PD)를 생성할 수 있다. 즉, 풀-업 코드(ZQ_PU) 및 풀-다운 코드(ZQ_PD)는 복수의 데이터 라인들(DQ1~DQn) 각각에 연결된 풀-업 구동기 및 풀-다운 구동기를 제어하기 위한 코드이다.
S14 단계에서, 메모리 장치(100)는 정상 동작을 수행할 수 있다. 예를 들어, 정상 동작시, 메모리 장치(100)는 풀-업 코드 및 풀-다운 코드를 기반으로 데이터를 인코딩하고, 인코딩된 정보를 기반으로 풀-업 구동기 및 풀-다운 구동기를 제어함으로써, 복수의 데이터 라인들(DQ1~DQn)을 통해 데이터를 호스트(11)로 전송할 수 있다.
상술된 메모리 장치(100)의 동작은 예시적인 것이며, 본 발명의 범위가 이에 한정되는 것은 아니다. 예시적으로, ZQ 캘리브레이션 동작은 다른 방식으로 수행될 수 있다. 예를 들어, 메모리 장치(100)가 구동하는 도중에, 온도 변화 등과 같은 다양한 요건에 따라 ZQ 캘리브레이션 동작이 수행될 수 있다.
도 4는 도 2의 데이터 라인 구동기(120)를 예시적으로 보여주는 블록도이다. 도 5는 시스템 클럭(CK) 및 데이터 클럭(WCK)을 설명하기 위한 타이밍도이다. 본 발명의 기술적 사상을 명확하게 설명하기 위하여, 데이터 라인 구동기(120)는 복수의 데이터 라인들(DQ1~DQn) 각각에 대한 송신기(transmitter)를 포함하는 것으로 도시된다. 그러나, 본 발명의 범위가 이에 한정되는 것은 아니며, 데이터 라인 구동기(120)는 복수의 데이터 라인들(DQ1~DQn) 각각에 대한 수신기를 더 포함할 수 있다.
도 4 및 도 5를 참조하면, 데이터 라인 구동기(120)는 복수의 전송기들(121~12n)을 포함할 수 있다. 복수의 전송기들(121~12n) 각각은 복수의 데이터 라인들(DQ1~DQn) 각각과 연결될 수 있다. 복수의 전송기들(121~12n) 각각은 ZQ 제어기(110)로부터 대응하는 풀-업 코드(ZQ_PU1~ZQ_PUn 중 하나) 및 대응하는 풀-다운 코드(ZQ_PD1~ZQ_PDn 중 하나)를 각각 수신할 수 있다.
예를 들어, 제1 전송기(121)는 제1 풀-업 코드(ZQ_PU1) 및 제2 풀-다운 코드(ZQ_PD1)를 수신할 수 있다. 제2 전송기(122)는 제2 풀-업 코드(ZQ_PU2) 및 제2 풀-다운 코드(ZQ_PD2)를 수신할 수 있다. 마찬가지로, 제3 내지 제n 전송기들(123~12n) 각각은 제3 내지 제n 풀-업 코드들(ZQ_PU3~ZQ_PUn) 및 제3 내지 제n 풀-다운 코드(ZQ_PD3~ZQ_PDn)을 각각 수신할 수 있다. 예시적으로, 풀-업 코드들(ZQ_PU1~ ZQ_PUn) 및 풀-다운 코드들(ZQ_PD1~ZQ_PDn)은 도 3을 참조하여 설명된 ZQ 캘리브레이션 동작 또는 별도의 ZQ 캘리브레이션 동작을 통해 결정된 값일 수 있다.
복수의 전송기들(121~12n) 각각은 수신된 풀-업 코드 및 풀-다운 코드를 기반으로 데이터(DT)를 인코딩할 수 있다. 이 때, 복수의 전송기들(121~12n)은 시스템 클럭(CK)을 기반으로 상술된 인코딩 동작을 수행할 수 있다. 예시적으로, 시스템 클럭(CK)은 커맨드(CMD), 또는 어드레스(ADDR)를 판독하는데 사용되는 호스트(11)로부터 수신된 신호일 수 있다.
복수의 전송기들(121~12n) 각각은 인코딩된 정보를 사용하여, 복수의 데이터 라인들(DQ1~DQn) 각각을 구동할 수 있다. 복수의 전송기들(121~12n) 각각은 데이터 클럭(WCK)을 기반으로, 상술된 구동 동작을 수행할 수 있다. 예시적으로, 데이터 클럭(WCK)은 데이터의 송수신을 위해 호스트(11)로부터 수신된 신호일 수 있다.
데이터 클럭(WCK)은 시스템 클럭(CK)보다 높은 주파수를 가질 수 있다. 예를 들어, 도 5에 도시된 바와 같이, 시스템 클럭(CK)은 제1 주파수를 갖는 신호일 수 있다. 반면에, 데이터 클럭(WCK, WCK')은 제2 주파수를 갖는 신호일 수 있다. 이 때, 제2 주파수는 제1 주파수의 2배 또는 4배일 수 있다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니다. 즉, 데이터 클럭(WCK)은 시스템 클럭(CK)보다 높은 주파수를 가질 수 있다.
상술된 바와 같이, 본 발명에 따른 복수의 전송기들(121~12n) 각각은 시스템 클럭(CK)을 기반으로 인코딩 동작을 수행하고, 데이터 클럭(WCK)을 기반으로 복수의 데이터 라인들(DQ1~DQn) 각각을 구동하도록 구성될 수 있다. 따라서, 상대적으로 느린 클럭(즉, 시스템 클럭(CK))을 사용하여 인코딩 동작이 수행되기 때문에, 소비 전력이 감소되고, 전력 잡음이 감소될 수 있다.
도 6은 전송기를 예시적으로 보여주는 블록도이다. 도 6을 참조하면, 전송기는 먹스(MUX; multiplexer), 인코더(ENC), 풀-업 구동기(PUD), 및 풀-다운 구동기(PDD)를 포함할 수 있다. 먹스(MUX)는 데이터 클럭(WCK)을 기반으로 데이터(DT)를 다중화하여 출력할 수 있다. 즉, 먹스(MUX)는 데이터 클럭(WCK)을 기반으로 데이터(DT)를 직렬화하여 출력할 수 있다.
인코더(ENC)는 ZQ 컨트롤러로부터 대응되는 풀-업 코드(ZQ_PU) 및 풀-다운 코드(ZQ_PD)를 수신하고, 먹스(MUX)로부터 직렬화된 데이터를 수신하고, 수신된 신호들을 인코딩하여 풀-업 데이터(DT_PU) 및 풀-다운 데이터(DT_PD)를 출력할 수 있다. 이 때, 인코더(ENC)는 데이터 클럭(WCK)을 기반으로 상술된 인코딩 동작을 수행할 수 있다.
이 후에, 풀-업 구동기(PUD) 및 풀-다운 구동기(PDD)는 각각 인코더(ENC)로부터 풀-업 데이터(DT_PU) 및 풀-다운 데이터(DT_PD)를 수신하고, 수신된 신호들에 응답하여 데이터 라인(DQ)을 구동할 수 있다. 예시적으로, 풀-업 구동기(PUD) 및 풀-다운 구동기(PDD)의 동작에 의해 데이터 라인(DQ)의 임피던스 정합이 달성될 수 있고, 데이터(DT)에 대응되는 신호가 외부로 제공될 수 있다.
상술된 바와 같이, 도 6의 전송기는 데이터 클럭(WCK)을 기반으로 동작한다. 이 경우, 데이터 클럭(WCK)은 고속 신호이기 때문에, 소비 전력이 증가하거나 또는 데이터 라인(DQ)에 전력 잡음이 발생하거나 또는 고속 인코딩 동작으로 인하여 인코딩된 데이터의 신뢰성이 저하될 수 있다.
도 7은 본 발명의 실시 예에 따른 도 4의 제1 전송기(121)를 보여주는 블록도이다. 도 8은 도 7의 제1 전송기(121)의 동작을 보여주는 순서도이다. 이하에서, 본 발명의 실시 예를 명확하게 설명하기 위하여, 제1 전송기(121)를 기준으로 본 발명의 실시 예가 설명된다. 그러나, 본 발명의 범위가 이에 한정되는 것은 아니며, 다른 전송기들 또한 유사한 구조 또는 유사한 동작을 수행할 수 있다.
도 4 내지 도 8을 참조하면, 제1 전송기(121)는 ZQ 인코더(ENC), 풀-업 먹스(PUM; Pull-Up Multiplexer), 풀-다운 먹스(PDM; Pull-Down Multiplexer), 풀-업 구동기(PUD; Pull-Up Driver), 및 풀-다운 구동기(PDD; Pull-Down Driver)를 포함할 수 있다.
도 8의 S110 단계에서, 제1 전송기(121)는 시스템 클럭(CK)을 사용하여 풀-업 코드(ZQ_PU) 및 풀-다운 코드(ZQ_PD)를 기반으로 데이터(DT)를 인코딩할 수 있다. 예를 들어, 제1 전송기(121)의 ZQ 인코더(ENC)는 ZQ 제어기(110)로부터 제1 풀-업 코드(ZQ_PU1) 및 제1 풀-다운 코드(ZQ_PD1)를 수신할 수 있다. 제1 전송기(121)의 ZQ 인코더(ENC)는 메모리 셀 어레이(130)로부터 읽어진 데이터(DT)를 수신할 수 있다. 제1 전송기(121)는 제1 풀-업 코드(ZQ_PU1) 및 제1 풀-다운 코드(ZQ_PD1)를 기반으로 수신된 데이터(DT)를 인코딩하여 제1 풀-업 데이터(DT_PU1) 및 제1 풀-다운 데이터(DT_PD1)를 출력할 수 있다. 이 때, ZQ 인코더(ENC)는 시스템 클럭(CK)을 사용하여 상술된 인코딩 동작을 수행할 수 있다.
도 8의 S120 단계에서, 전송기(121)는 데이터 클럭(WCK)을 사용하여 풀-업 데이터(DT_PU) 및 풀-다운 데이터(DT_PD)를 다중화할 수 있다. 예를 들어, 제1 전송기(121)의 풀-업 먹스(PUM; Pull-Up Multiplexer)는 제1 풀-업 데이터(DT_PU1)를 다중화하여 풀-업 구동기(PUD)로 제공할 수 있다. 제1 전송기(121)의 풀-다운 먹스(PDM; Pull-Down Multiplexer)는 제1 풀-다운 데이터(DT_PD1)를 다중화하여 풀-다운 구동기(PDD)로 제공할 수 있다. 이 때, 풀-업 먹스(PUM) 및 풀-다운 먹스(PDM)는 데이터 클럭(WCK)에 동기하여 다중화 동작을 수행할 수 있다.
도 8의 S130 단계에서, 제1 전송기(121)는 풀-업 먹스(PUM) 및 풀-다운 먹스(PUD)의 출력들을 기반으로 풀-업 구동기(PUD) 및 풀-다운 구동기(PDD)를 제어할 수 있다. 예를 들어, 제1 전송기(121)의 풀-업 구동기(PUD)는 직렬/병렬 연결된 복수의 저항들 및 스위치 소자들(예를 들어, 트랜지스터)을 포함할 수 있다. 풀-업 구동기(PUD)는 풀-업 먹스(PUM)로부터의 출력을 기반으로 복수의 스위치 소자들을 제어할 수 있다. 제1 전송기(121)의 풀-다운 구동기(PDD)는 직렬/병렬 연결된 복수의 저항들 및 스위치 소자들(예를 들어, 트랜지스터)을 포함할 수 있다. 풀-다운 구동기(PDD)는 풀-다운 먹스(PDM)로부터의 출력을 기반으로 복수의 스위치 소자들을 제어할 수 있다. 풀-업 구동기(PUD) 및 풀-다운 구동기(PDD)의 구동에 따라 제1 데이터 라인(DQ1)을 통해 데이터(DT)가 호스트(11)로 제공될 수 있다.
예시적으로, 풀-업 구동기(PUD) 및 풀-다운 구동기(PDD)는 풀-업 먹스(PUM) 및 풀-다운 먹스(PDM)로부터의 출력들을 기반으로 외부 저항과의 임피던스 정합이 달성되도록 동작할 수 있다.
비록 도면에 도시되지는 않았으나, 풀-업 먹스(PUM) 및 풀-다운 먹스(PDM)로부터의 출력들은 별도의 지연 회로(미도시)를 통해 각각 풀-업 구동기(PUD) 및 풀-다운 구동기(PDD)로 제공될 수 있다. 별도의 지연 회로는 풀-업 먹스(PUM) 및 풀-다운 먹스(PDM)로부터의 출력들을 미리 정해진 값에 따라 지연시키도록 구성될 수 있다.
상술된 바와 같이, 전송기(121)는 시스템 클럭(CK)을 사용하여 인코딩 동작을 수행하고, 데이터 클럭(WCK)을 사용하여 다중화 동작을 수행하거나 또는 풀-업 구동기(PUD) 및 풀-다운 구동기(PDD)를 구동할 수 있다.
도 9는 도 7의 제1 전송기(121)를 좀 더 상세하게 보여주는 블록도이다. 도 9를 참조하면, 제1 전송기(121)는 복수의 풀-업 인코딩부들(ENC_PU), 복수의 풀-다운 인코딩부들(ENC_PD), 복수의 풀-업 먹스들(PUM), 복수의 풀-다운 먹스들(PDM), 복수의 풀-업 구동부들(PUD), 및 복수의 풀-다운 구동부들(PDD)을 포함할 수 있다.
앞서 설명된 바와 같이, ZQ 제어기(110)는 제1 풀-업 코드(ZQ_PU1) 및 제1 풀-다운 코드(ZQ_PD1)를 출력할 수 있다. 복수의 풀-업 인코딩부들(ENC_PU) 각각은 제1 풀-업 코드(ZQ_PU1) 또는 제1 풀-업 코드(ZQ_PU1) 중 대응하는 일부, 및 데이터(DT)를 수신할 수 있다. 복수의 풀-업 인코딩부들(ENC_PU) 각각은 수신된 코드를 기반으로 데이터(DT)를 인코딩하여 제1 풀-업 데이터(DT_PU1)를 출력할 수 있다. 이 때, 복수의 풀-업 인코딩부들(ENC_PU) 각각은 시스템 클럭(CK)을 기반으로 동작할 수 있다. 예시적으로, 제1 풀-업 데이터(DT_PU1)는 데이터(DT)의 비트 값에 따라 복수의 풀-업 구동기들(PUD) 각각을 제어하기 위한 제어 값을 포함할 수 있다.
복수의 풀-업 먹스들(PUM) 각각은 복수의 풀-업 인코딩부들(ENC_PU)로부터의 제1 풀-업 데이터(DT_PU1)를 다중화하여 출력할 수 있다. 이 때, 복수의 풀-업 먹스들(PUM) 각각은 데이터 클럭(WCK)을 기반으로 상술된 다중화 동작을 수행할 수 있다. 다시 말해서, 복수의 풀-업 먹스들(PUM) 각각은 데이터 클럭(WCK)을 기반으로 제1 풀-업 데이터(DT_PU1)를 직렬화하여 출력할 수 있다.
복수의 풀-업 구동부들(PUD) 각각은 복수의 풀-업 먹스들(PUM)로부터의 출력들을 기반으로 동작할 수 있고, 복수의 풀-업 구동부(PUD) 각각의 동작에 의해 제1 데이터 라인(DQ1)이 전원 전압으로 충전될 수 있다.
예를 들어, 복수의 풀-업 구동부들(PUD) 각각은 제1 풀-업 저항 스트링(RS_PU1)을 포함할 수 있다. 제1 풀-업 저항 스트링(RS_PU1)은 직렬 연결된 저항 및 스위치 소자(예를 들어, 트랜지스터)를 포함할 수 있다. 제1 풀-업 저항 스트링(RS_PU1)의 일단은 전원 전압과 연결되고, 타단은 제1 데이터 라인(DQ1)과 연결될 수 있다. 제1 풀-업 저항 스트링(RS_PU1)의 스위치 소자는 풀-업 먹스들(PUM)로부터의 출력에 응답하여 동작할 수 있다. 복수의 풀-업 구동기들(PUD) 각각의 제1 풀-업 저항 스트링(RS_PU1)에 포함된 스위치 소자의 턴-온 또는 턴-오프에 의해 제1 데이터 라인(DQ1)에 대한 임피던스 정합이 달성될 수 있다.
복수의 풀-다운 인코딩부들(ENC_PD) 각각은 제1 풀-다운 코드(ZQ_PD1) 또는 제1 풀-다운 코드(ZQ_PD1) 중 대응하는 일부, 및 데이터(DT)를 수신할 수 있다. 복수의 풀-다운 인코딩부들(ENC_PD) 각각은 수신된 코드를 기반으로 데이터(DT)를 인코딩하여 제1 풀-다운 데이터(DT_PD1)를 출력할 수 있다. 이 때, 복수의 풀-다운 인코딩부들(ENC_PD) 각각은 시스템 클럭(CK)을 기반으로 동작할 수 있다.
복수의 풀-다운 먹스들(PDM) 각각은 복수의 풀-다운 인코딩부들(ENC_PD)로부터의 제1 풀-다운 데이터(DT_PD1)를 다중화하여 출력할 수 있다. 이 때, 복수의 풀-다운 먹스들(PDM) 각각은 데이터 클럭(WCK)을 기반으로 상술된 다중화 동작을 수행할 수 있다. 다시 말해서, 복수의 풀-다운 먹스들(PDM) 각각은 데이터 클럭(WCK)을 기반으로 제1 풀-다운 데이터(DT_PD1)를 직렬화하여 출력할 수 있다.
복수의 풀-다운 구동부들(PDD) 각각은 복수의 풀-다운 먹스들(PUM)로부터의 출력을 기반으로 동작할 수 있다. 예를 들어, 복수의 풀-다운 구동부들(PDD) 각각은 제1 풀-다운 저항 스트링(RS_PD1)을 포함할 수 있다. 제1 풀-다운 저항 스트링(RS_PD1)은 직렬 연결된 저항 및 스위치 소자(예를 들어, 트랜지스터)를 포함할 수 있다. 제1 풀-다운 저항 스트링(RS_PD)의 일단은 제1 데이터 라인(DQ1)과 연결되고, 타단은 접지단과 연결될 수 있다. 복수의 풀-다운 구동부들(PDD) 각각의 제1 풀-다운 저항 스트링(RS_PD)의 스위치 소자들은 풀-다운 먹스들(PDM)로부터의 출력에 응답하여 동작할 수 있다. 복수의 풀-다운 저항 스트링들(RS_PD)에 포함된 스위치 소자들이 턴-온 또는 턴-오프됨에 따라 제1 데이터 라인(DQ1)에 대한 임피던스 정합이 달성될 수 있다.
상술된 바와 같이 제1 전송기(121)는 복수의 풀-업 인코딩부들(ENC_PU), 복수의 풀-다운 인코딩부들(ENC_PD), 복수의 풀-업 먹스들(PUM), 복수의 풀-다운 먹스들(PDM), 복수의 풀-업 구동부들(PUD), 복수의 풀-다운 구동부들(PDD)을 사용하여, 제1 데이터 라인(DQ1)을 제어할 수 있다. 이 때, 복수의 풀-업 인코딩부들(ENC_PU) 및 복수의 풀-다운 인코딩부들(ENC_PD)은 시스템 클럭(CK)을 기반으로 동작하고, 복수의 풀-업 먹스들(PUM), 복수의 풀-다운 먹스들(PDM), 복수의 풀-업 구동부들(PUD), 복수의 풀-다운 구동부들(PDD)은 데이터 클럭(WCK)을 기반으로 동작할 수 있다. 따라서, 인코딩 동작이 상대적으로 느린 시스템 클럭(CK)을 기반으로 수행됨으로써, 소비 전력 및 전력 잡음이 감소될 수 있다.
도 10은 도 9의 제1 전송기(121)의 다른 예를 보여주는 블록도이다. 도 10을 참조하면, 제1 전송기(121')는 복수의 풀-업 인코딩부들(ENC_PU), 복수의 풀-다운 인코딩부들(ENC_PD), 복수의 풀-업 먹스들(PUM), 복수의 풀-다운 먹스들(PDM), 복수의 풀-업 구동부들(PUD'), 및 복수의 풀-다운 구동부들(PDD')을 포함할 수 있다. 복수의 풀-업 인코딩부들(ENC_PU), 복수의 풀-다운 인코딩부들(ENC_PD), 복수의 풀-업 먹스들(PUM), 및 복수의 풀-다운 먹스들(PDM)은 도 9를 참조하여 설명되었으므로, 이에 대한 상세한 설명은 생략된다.
도 9의 실시 예와 달리, 도 10의 복수의 풀-업 구동부들(PUD') 각각은 적어도 하나의 풀-업 저항 스트링을 포함할 수 있고, 복수의 풀-다운 구동부들(PDD') 각각은 적어도 하나의 풀-다운 스트링을 포함할 수 있다. 즉, 복수의 풀-업 구동부들(PUD'), 및 복수의 풀-다운 구동부들(PDD') 각각은 복수의 저항 스트링들로 구성될 수 있다.
도 11은 도 4의 제2 전송기(122)를 예시적으로 보여주는 블록도이다. 예시적으로, 도 10을 참조하여 제2 전송기(122)의 구성이 설명되나, 본 발명의 범위가 이에 한정되는 것은 아니다. 예시적으로, 데이터 라인 구동기(120)는 도 7 내지 도 9를 참조하여 설명된 제1 전송기(121)의 구조를 포함할 수 있거나 또는 도 10을 참조하여 설명되는 제2 전송기(122)의 구조를 포함할 수 있다.
도 10을 참조하면, 제2 전송기(122)는 풀-업 먹스(PUM), 풀-다운 먹스(PDM), 복수의 풀-업 구동기들(PUD), 및 복수의 풀-다운 구동기들(PDD)을 포함할 수 있다. 풀-업 먹스(PUM)는 데이터 클럭(WCK)을 기반으로 데이터(DT)를 다중화하여 출력할 수 있다. 다시 말해서, 풀-업 먹스(PUM)는 데이터 클럭(WCK)을 기반으로 데이터(DT)를 직렬화하여 출력할 수 있다.
복수의 풀-업 구동기들(PUD) 각각은 풀-업 먹스(PUM)로부터의 출력 및 제2 풀-업 코드(ZQ_PU2)를 기반으로 동작할 수 있다. 예를 들어, 복수의 풀-업 구동기들(PUD) 각각은 제2 풀-업 저항 스트링(RS_PU2)을 포함할 수 있다. 제2 풀-업 저항 스트링(RS_PU2)은 풀-업 저항(R_PU), 제1 및 제2 풀-업 스위치들(TR_PU1, TR_PU2)을 포함할 수 있다. 제1 풀-업 스위치(TR_PU1)는 풀-업 먹스(PUM)로부터의 출력에 응답하여 동작하고, 제2 풀-업 스위치(TR_PU2)는 제2 풀-업 코드(ZQ_PU2)에 응답하여 동작할 수 있다.
풀-다운 먹스(PDM)는 데이터 클럭(WCK)을 기반으로 데이터(DT)를 다중화하여 출력할 수 있다. 다시 말해서, 풀-다운 먹스(PUM)는 데이터 클럭(WCK)을 기반으로 데이터(DT)를 직렬화하여 출력할 수 있다.
복수의 풀-다운 구동기들(PDD) 각각은 풀-다운 먹스(PDM)로부터의 출력 및 제2 풀-다운 코드(ZQ_PD2)를 기반으로 동작할 수 있다. 예를 들어, 복수의 풀-다운 구동기들(PDD) 각각은 제2 풀-다운 저항 스트링(RS_PD2)을 포함할 수 있다. 제2 풀-다운 저항 스트링(RS_PD2)은 풀-다운 저항(R_PD), 제1 및 제2 풀-다운 스위치들(TR_PD1, TR_PD2)을 포함할 수 있다. 제1 풀-다운 스위치(TR_PD1)는 풀-다운 먹스(PDM)로부터의 출력에 응답하여 동작하고, 제2 풀-다운 스위치(TR_PD2)는 제2 풀-다운 코드(ZQ_PD2)에 응답하여 동작할 수 있다.
상술된 바와 같이, 제2 전송기(122)는 별도의 인코딩 동작 없이 제2 데이터 라인(DQ2)을 구동하도록 구성될 수 있다. 또한, 도 9 및 도 10의 제1 전송기들(121, 121')과 비교하여, 제2 전송기(122)는 하나의 풀-업 먹스(PUM) 및 하나의 풀-다운 먹스(PDM)를 사용하여 제2 데이터 라인(DQ2)을 구동할 수 있다.
도 12는 도 4의 제1 및 제2 전송기들(121, 122)을 예시적으로 보여주는 블록도이다. 도 12를 참조하면, 데이터 라인 구동기(120)는 제1 및 제2 전송기들(121)을 포함할 수 있다.
제1 전송기(121)는 복수의 제1 풀-업 인코딩부들, 복수의 제1 풀-업 먹스들, 복수의 제1 풀-업 구동기들, 복수의 제1 풀-다운 인코딩부들, 복수의 제1 풀-다운 먹스들, 및 복수의 제1 풀-다운 구동기들을 포함할 수 있다. 제2 전송기(122)는 복수의 제2 풀-업 먹스, 복수의 제1 풀-업 구동기들, 제2 풀-다운, 및 복수의 제2 풀-다운 구동기들을 포함할 수 있다.
제1 전송기(121)는 도 10을 참조하여 설명된 제1 전송기와 동일하고, 제2 전송기(122)는 도 11을 참조하여 설명된 제2 전송기와 동일하므로, 도면의 간결성을 위하여, 동일한 구성 요소들에 대한 참조번호는 도 12에서 생략된다. 또한, 도 12에 도시된 각 구성 요소들은 도 10 및 도 11을 참조하여 설명되었으므로, 이에 대한 상세한 설명은 생략된다.
예시적으로, 하나의 메모리 장치(100) 내에서 서로 다른 데이터 라인들(예를 들어, 제1 및 제2 데이터 라인들(DQ1, DQ2))을 각각 제어하는 제1 및 제2 전송기들(121, 122)은 서로 다른 구조를 가질 수 있다. 예시적으로, 제1 및 제2 전송기들(121, 122)에 의해 구동되는 제1 및 제2 데이터 라인들(DQ1, DQ2)은 호스트(11)와 데이터를 송수신하기 위한 데이터 라인일 수 있다. 또는 제1 및 제2 데이터 라인들(DQ1, DQ2) 중 일부는 호스트(11)와 데이터 이외의 정보를 송수신하기 위한 신호 라인일 수 있다.
비록 도면에 도시되지는 않았으나, 상술된 제1 및 제2 전송기들(121, 122)에 의해 구동되는 신호 라인은 데이터 라인으로 제한되는 것은 아니다. 제1 및 제2 전송기들(121, 122)은 다른 제어 신호 라인을 구동하도록 구성될 수 있다.
비록 도면에 도시되지는 않았으나, 상술된 제1 및 제2 전송기들(121, 122)은 호스트(11)에 포함되어, 호스트(11)로부터 메모리 장치(100)로 데이터를 제공하기 위하여 복수의 데이터 라인들(DQ)을 제어하거나 또는 다른 제어 신호들을 구동하도록 구성될 수 있다.
도 13은 본 발명에 따른 메모리 장치가 적용된 그래픽 시스템을 보여주는 블록도이다. 도 13을 참조하면, 그래픽 시스템(1000)은 그래픽 프로세서(1100) 및 복수의 DRAM 장치들(1210~12i0)을 포함할 수 있다. 그래픽 프로세서(1100)는 이미지 정보를 처리하기 위한 다양한 연산 동작을 수행하도록 구성될 수 있다. 그래픽 프로세서(1100)는 복수의 채널들(CH1~CHi)을 통해 복수의 DRAM 장치들(1210~12i0)과 연결될 수 있다. 예시적으로, 복수의 채널들(CH1~CHi) 각각은 GDDR(Graphic Double Data Rate) 인터페이스에 기반된 통신 채널일 수 있다.
복수의 DRAM 장치들(1210~12i0) 각각은 도 1 내지 도 12을 참조하여 설명된 전송기들을 포함할 수 있다. 즉, 복수의 DRAM 장치들(1210~12i0) 각각은 도 1 내지 도 12를 참조하여 설명된 구조 또는 방식에 따라 복수의 데이터 라인들을 각각 구동할 수 있다.
도 14는 본 발명에 따른 메모리 장치가 적용된 메모리 모듈(2000)을 예시적으로 보여주는 블록도이다. 도 14를 참조하면, 메모리 모듈(2000)은 RCD(2100)(Register Clock Driver), 복수의 DRAM 장치들(2210~2290), 및 복수의 데이터 버퍼들(DB)을 포함할 수 있다.
RCD(2100)는 외부 장치(예를 들어, 호스트 또는 메모리 컨트롤러))로부터 커맨드/어드레스(CA) 및 클럭 신호(CK)를 수신할 수 있다. RCD(2100)는 수신된 신호들을 기반으로, 커맨드/어드레스(CA)를 복수의 DRAM 장치들(2210~2290)로 전달하고, 복수의 데이터 버퍼들(DB)을 제어할 수 있다.
복수의 DRAM 장치들(2210~2290) 각각은 메모리 데이터 라인들(MDQ)을 통해 복수의 데이터 버퍼들(DB)과 각각 연결될 수 있다. 예시적으로, 복수의 DRAM 장치들(2210~2290)은 도 1 내지 도 12을 참조하여 설명된 전송기들을 포함할 수 있다. 복수의 데이터 버퍼들(DB)은 복수의 데이터 라인들(DQ)을 통해 외부 장치(예를 들어, 호스트 또는 메모리 컨트롤러)와 데이터를 송수신할 수 있다.
예시적으로, 도 14에 도시된 메모리 모듈(2000)은 LR-DIMM(Load Reduced Dual In-line Memory Module)의 폼 팩터일 수 있다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니며, 메모리 모듈(2000)은 복수의 데이터 버퍼들(DB)이 생략된 RDIMM(Registered DIMM)의 폼 팩터를 가질 수 있다.
도 15는 본 발명에 따른 메모리 장치가 적용된 컴퓨팅 시스템(3000)을 예시적으로 보여주는 블록도이다. 도 15를 참조하면, 컴퓨팅 시스템(3000)은 컴퓨터, 휴대용 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 서버 컴퓨터, 넷-북(net-book), PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), 디지털 카메라(digital camera), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나를 포함할 수 있다.
컴퓨팅 시스템(3000)은 프로세서(310), 메모리 모듈(3200), 칩셋(3300), GPU(또는 그래픽 모듈)(3400), 입출력 장치(3500), 및 스토리지 장치(3600)를 포함한다. 프로세서(3100)는 컴퓨팅 시스템(3000)의 제반 동작을 제어할 수 있다. 프로세서(3100)는 컴퓨팅 시스템(3000)에서 수행되는 다양한 연산을 수행할 수 있다.
메모리 모듈(3200)은 프로세서(3100)와 직접적으로 연결될 수 있다. 예를 들어, 메모리 모듈(3200)은 듀얼 인-라인 메모리 모듈(DIMM, Dual In-line Memory Module) 형태를 가질 수 있고, 메모리 모듈(3200)은 프로세서(3100)와 직접적으로 연결된 DIMM 소켓에 장착되어 프로세서(3100)와 통신할 수 있다. 예시적으로, 메모리 모듈(3200)은 도 1 내지 도 12을 참조하여 설명된 메모리 장치를 포함할 수 있다.
칩셋(3300)은 프로세서(3100)와 전기적으로 연결되고, 프로세서(3100)의 제어에 따라 사용자 시스템(3000)의 하드웨어를 제어할 수 있다. 예를 들어, 칩셋(3300)은 주요 버스들을 통해 GPU(3400), 입출력 장치(3500), 및 스토리지 장치(3600) 각각과 연결되고, 주요 버스들에 대한 브릿지 역할을 수행할 수 있다.
GPU(3400)는 사용자 시스템(3000)의 영상 데이터를 출력하기 위한 일련의 연산 동작을 수행할 수 있다. 예시적으로, GPU(3400)는 시스템-온-칩 형태로 프로세서(3100) 내에 실장될 수 있다. 예시적으로, GPU(3400)는 도 1 내지 도 12을 참조하여 설명된 메모리 장치를 포함할 수 있다.
입출력 장치(3500)는 사용자 시스템(3000)으로 데이터 또는 명령어를 입력하거나 또는 외부로 데이터를 출력하는 다양한 장치들을 포함한다. 스토리지 장치(3600)는 사용자 시스템(3000)의 대용량 저장 매체로서 사용될 수 있다. 스토리지 장치(3600)는 하드 디스크 드라이브, SSD, 메모리 카드, 메모리 스틱 등과 같은 대용량 저장 매체들을 포함할 수 있다.
상술된 바와 같이 본 발명에 따른 메모리 장치는 복수의 데이터 라인들 각각의 임피던스를 제어할 수 있다. 이 때, 메모리 장치의 전송기는 상대적으로 느린 시스템 클럭(CK)을 사용하여 데이터를 인코딩하고, 상대적으로 빠른 데이터 클럭(WCK)을 사용하여 인코딩된 데이터를 기반으로 복수의 데이터 라인들을 구동할 수 있다. 따라서, 소비 전력 및 전력 잡음이 감소될 수 있으므로, 향상된 성능을 갖는 메모리 장치 및 그것의 동작 방법이 제공된다.
상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
10: 메모리 시스템 11: 호스트
100: 메모리 장치 110: ZQ 제어기
120: 데이터 라인 구동기

Claims (10)

  1. 제1 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    상기 데이터를 제1 데이터 라인을 통해 외부 장치로 전송하도록 구성된 제1 전송기; 및
    상기 제1 데이터 라인의 임피던스 정합을 위한 제1 ZQ 코드를 생성하도록 구성된 ZQ 제어기를 포함하고,
    상기 제1 전송기는 제1 클럭을 사용하여 상기 제1 ZQ 코드 및 상기 제1 데이터를 인코딩하고, 제2 클럭을 사용하여 상기 인코딩된 정보를 기반으로 상기 제1 데이터 라인을 구동하도록 구성된 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제1 클럭의 주파수는 상기 제2 클럭의 주파수보다 낮은 메모리 장치.
  3. 제 1 항에 있어서,
    상기 제1 클럭은 상기 외부 장치로부터 제공되는 커맨드 또는 어드레스를 판독하기 위하여 상기 외부 장치로부터 제공되는 시스템 클럭이고, 상기 제2 클럭은 상기 데이터를 처리하기 위하여 상기 외부 장치로부터 제공되는 데이터 클럭인 메모리 장치.
  4. 제 1 항에 있어서,
    상기 제1 ZQ 코드는 풀-업 코드를 포함하고,
    상기 제1 전송기는,
    상기 제1 클럭을 사용하여 상기 풀-업 코드 및 상기 제1 데이터를 인코딩하여 풀-업 데이터를 출력하도록 구성된 적어도 하나의 풀-업 인코딩부;
    상기 제2 클럭을 사용하여 상기 풀-업 데이터를 직렬화하여 출력하도록 구성된 적어도 하나의 풀-업 먹스;
    전원 전압 및 상기 제1 데이터 라인 사이에 연결되고, 상기 적어도 하나의 풀-업 먹스로부터의 출력을 기반으로 상기 제1 데이터 라인을 제어하도록 구성된 적어도 하나의 풀-업 구동기를 포함하는 메모리 장치.
  5. 제 4 항에 있어서,
    상기 적어도 하나의 풀-업 구동기 각각은
    상기 전원 전압 및 제1 노드 사이에 연결된 저항 소자; 및
    상기 제1 노드 및 상기 제1 데이터 라인 사이에 연결되고, 상기 적어도 하나의 풀-업 먹스로부터의 상기 출력을 기반으로 동작하도록 구성된 스위치 소자를 포함하는 메모리 장치.
  6. 제 4 항에 있어서,
    상기 제1 전송기는 상기 적어도 하나의 풀-업 먹스로부터의 상기 출력을 미리 정해진 값을 기반으로 지연시키도록 구성된 지연 회로를 더 포함하는 메모리 장치.
  7. 제 4 항에 있어서,
    상기 제1 ZQ 코드는 풀-다운 코드를 더 포함하고,
    상기 제1 전송기는
    상기 제1 클럭을 사용하여 상기 풀-다운 코드 및 상기 제1 데이터를 인코딩하여 풀-다운 데이터를 출력하도록 구성된 적어도 하나의 풀-다운 인코딩부;
    상기 제2 클럭을 사용하여 상기 적어도 하나의 풀-다운 인코딩부로부의 상기 풀-다운 데이터를 직렬화하여 출력하도록 구성된 적어도 하나의 풀-다운 먹스;
    접지 전압 및 상기 제1 데이터 라인 사이에 연결되고, 상기 적어도 하나의 풀-다운 먹스로부터의 출력을 기반으로 상기 제1 데이터 라인을 구동하도록 구성된 적어도 하나의 풀-업 구동기를 포함하는 메모리 장치.
  8. 제 1 항에 있어서,
    상기 ZQ 제어기는 ZQ 캘리브레이션 동작을 통해 상기 제1 ZQ 코드를 결정하도록 구성된 메모리 장치.
  9. 제 1 항에 있어서,
    상기 메모리 장치는 제2 데이터 라인을 통해 상기 제2 데이터를 전송하도록 구성된 제2 전송기를 더 포함하고,
    상기 복수의 메모리 셀들은 제2 데이터를 더 저장하고,
    상기 ZQ 제어기는 제2 데이터 라인의 임피던스 정합을 위한 제2 ZQ 코드를 더 생성하도록 구성되고,
    상기 제2 전송기는:
    상기 제2 클럭을 사용하여 상기 제2 데이터를 직렬화하여 출력하도록 구성된 풀-업 먹스;
    상기 풀-업 먹스로부터의 출력 및 상기 제2 ZQ 코드의 풀-업 코드를 기반으로 상기 제2 데이터 라인을 구동하도록 구성된 풀-업 구동기;
    상기 제2 클럭을 사용하여 상기 제2 데이터를 직렬화하여 출력하도록 구성된 풀-다운 먹스; 및
    상기 풀-다운 먹스로부터의 출력 및 상기 ZQ 코드의 풀-다운 코드를 기반으로 상기 제2 데이터 라인을 구동하도록 구성된 풀-다운 구동기를 포함하는 메모리 장치.
  10. 제 9 항에 있어서,
    상기 복수의 메모리 셀들 각각은 DRAM(Dynamic Random Access Memory) 셀인 메모리 장치.
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