CN1495799A - 在闪存装置中用于不同操作的专用冗余电路及其操作方法 - Google Patents

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Abstract

一个闪存装置能够包括一个第一冗余电路，用来向所述闪存提供用于读操作的读修正信息。闪存装置还能够包括一个与第一冗余电路分开的第二冗余电路，用来向闪存提供用于写操作的写修正信息。闪存装置能够包括一个专用的读操作冗余电路，用来提供读修正信息；以及一个专用的写操作冗余电路，用来提供写修正信息。闪存装置还能够包括一个第一冗余电路，用来存储闪存中一个有缺陷的存储单元的地址；以及一个与第一冗余电路分开的第二冗余电路，用来存储一个有缺陷的存储单元的地址。

Description

在闪存装置中用于不同操作的专用冗余电路及其操作方法
相关中请
本申请要求申请日为2002年9月12日的韩国专利申请No.2002-0055290的优先权，该专利申请的全部内容在此作为参考。
技术领域
本发明涉及集成电路存储装置及其操作方法，更具体地，涉及非易失的集成电路存储装置及其操作方法。
技术背景
闪速EPROM装置，有时被称为闪存装置，典型地包括至少一个由闪存单元的行和列构成的存储矩阵。该存储矩阵被分割成若干数据块，每个数据块又被进一步划分为若干扇区。行译码器和列译码器被用来根据施加到闪存装置的一个外部产生的地址的值选择存储单元的一个单一的行以及至少一个列。读出放大器被耦合到与所述存储单元的列对应的列线上，以放大在与存储在被寻址闪速存储单元中的数据值相对应的被寻址列线上的电压电平。已知的矩阵和行/列译码器的具体的执行过程在这里不做更进一步的说明。
已知存储装置存在某些缺陷，这些缺陷能够影响存储装置的正常操作。具体地说，这些缺陷可能发生在闪存装置的制造过程中，使得矩阵中的存储单元不能被完全地使用。例如，在一个存储单元(或连接电路)中的一个缺陷可能导致写入存储单元的数据出现存储错误或根本无法存储。而且，这种缺陷可能妨碍从已被寻址的存储单元中可靠地读取数据。任何类型的缺陷都能够降低闪存装置的产量。
已知在闪存装置中包括有冗余存储单元，这些冗余存储单元能够有选择地替换被检测出存在缺陷的常规存储单元，以提高闪存装置的产量。有些闪存装置利用非易失寄存器存储那些已知具有缺陷的存储单元的地址。与有缺陷的存储单元相关的地址能够被存储在寄存器中并能够与和存储器操作(即读操作和写操作)相关的地址进行比较。如果地址与存储在寄存器中的一个地址匹配，一个冗余电路能够重新向/从所述存储器发射(或映射)数据，以便使有缺陷的存储单元不会被用于存储操作。例如，在一个写操作中，写数据能够被重新发送给一个冗余存储单元(否则写数据将被直接送到一个已知的有缺陷的存储单元)。随后，当一个读操作直接指向已知有缺陷的存储单元的地址时，所述冗余存储单元以及已知有缺陷的存储单元被访问。从冗余存储单元检索到的数据被重新发送以代替由已知有缺陷的存储单元读出的数据，以提供在前写入到被访问地址中的数据。
图1显示了一个常规多存储体闪存装置100。具体地说，该常规多存储体闪存装置包括二个存储体：BANK101和BANK102。每个存储体具有一个相关联的行和列译码器，它们根据分别提供给各行/列译码器的地址在各自的存储体内选择被访问的一组存储单元。BANK101具有一个相关联的行译码器111和一个列译码器121，它们通过地址线ABANK0接收各自的地址。同样，BANK102具有一个相关联的行译码器112和一个列译码器122，它们根据通过地址线ABANK1输入的地址在BANK102内选择被访问的存储单元。
每个存储体还包括多个冗余存储单元，这些冗余存储单元能够和与之相关联的常规存储单元一起被存取。因此，当数据被写入到常规存储单元(或从常规存储单元读出)时，数据也被写入到(或读出)由各自的行/列译码器选择的冗余存储单元中。
通过地址缓存器171和172，地址被分别提供给各存储体。具体地说，地址缓存器171向BANK101的行/列译码器111、121输送地址，而地址缓存器172向BANK102的行/列译码器112、122输送地址。因此，不同的地址能够被输送到不同的存储体。
能够通过专用于各存储体的多个读出放大器和多个写入驱动器的各自组合向/从各存储体提供数据。具体地说，准备写入到BANK0 101的数据通过一个写入驱动器151经过数据线BANK0 DL被输入到BANK0 101，而准备写入到BANK1 102的数据通过一个写入驱动器152经过数据线BANK1 DL被输入到BANK1 102。准备从BANK0 101读出的数据经过数据线BANK0 DL(即与用来向BANK0 101写入数据相同的数据线)被输出到一个读出放大器141。准备从BANK1 102读出的数据经过数据线BANK1 DL(即与用来向BANK1 102写入数据相同的数据线)被输出到一个读出放大器142。写入(或读出)各个存储体的数据经过一个数据输入/输出缓存器160流入/流出存储装置。
每个存储体具有一个与之相关联的冗余电路。具体地说，BANK0 101具有一个与之相关联的冗余电路131，而BANK1 102具有一个与之相关联的冗余电路132。冗余电路131、132提供冗余入口，这些冗余入口识别各存储体内已知有缺陷的存储单元。具体地说，冗余电路131具有高达4个入口，每个入口能够识别BANK0 101中一个有缺陷的存储单元的地址。同样，冗余电路132具有4个入口，每个入口能够识别BANK1 102中一个有缺陷的存储单元。如上简述，在冗余电路131、132中的入口被用来避开已知的有缺陷的存储单元。
图2显示了在BANK0 101中执行的一个一般的写操作过程。具体地说，用于写操作的一个地址被输入到BANK0 101，以便在存储体中与地址相关联的正常的和冗余的单元能够被存取。地址还被输入到冗余电路131。冗余电路131把用于写操作的地址与BANK0 101中已知有缺陷的存储单元的地址进行比较。如果写操作的地址与存储体中一个已知有缺陷的存储单元的地址一致，冗余电路131提供相关匹配地址信息，这些信息能够被用来把一些数据写入到一个冗余存储单元而不是一个已知有缺陷的存储单元。
冗余电路131向包括在如图1所示的数据输入/输出缓存器160中的一个多路复用器153输出BANK0 REPAIR INFORMATIO INFORMATION(0存储修正信息)。多路复用器153把反之将被写入到已知有缺陷的存储单元中的数据字DATA中的数据比特“映射”到与BANK0 101中将被写入地址相关的冗余存储单元相耦合的一个冗余数据线上。因此，如图1所示的常规系统通过在与同样地址相关的冗余存储单元中存储数据，能够避免向已知有缺陷的存储单元写数据。
图3一般显示了图1所示的BANK0 101中的一个读操作过程。用于读操作的地址被输入到BANK0 101中的常规存储单元和冗余存储单元，以便能够对常规存储单元和冗余存储单元进行检索。具体地说，NORMAL DATA BITS被从常规存储单元检索出来，而REDUNDANT DATA BIT被从具有与所访问的常规存储单元相同的地址的冗余存储单元中检索出来。NORMAL DATA BITS和REDUNDANT DATA BIT被送到读出放大器141。
除了向BANK0 101的常规存储单元和冗余存储单元提供用于读操作的地址外，这些地址也被提供给包括有用来识别BANK0 101中已知有缺陷的存储单元的入口的冗余电路131。冗余电路131把提供给BANK0 101的地址与BANK0101中已知有缺陷的存储单元的地址进行比较。如果读操作的地址与BANK0101中任意一个已知有缺陷的存储单元的地址一致，BANK0 REPAIRINFORMATION被送到包括在读出放大器141中的一个多路复用器。由冗余电路131提供的BANK0 REPAIR INFORMATION识别出从BANK0 101的常规存储单元检索到的DATA中哪一个比特是已知有缺陷的。因此，多路复用器映射由BANK0 101的冗余存储单元检索到的比特来代替从已知有缺陷的BANK0 101的常规存储单元检索到的DATA的比特。所述多路复用器提供“修正后的”DATA作为输出。
图4显示了一个多存储体闪存装置200，除了该装置包括16个而不是2个存储体以外，这个装置与图1所示的装置在结构上相似。图4所示的多存储体系统的操作和结构与参考图1-3所描述的装置是相同的。具体地说，存储体0-15中每一个存储体都包括一个与之关联的冗余电路，每个冗余电路能够包括4个入口。每个冗余电路的入口能够识别位于对应的存储体中一个已知有缺陷的存储单元。例如，冗余电路231包括4个入口，每个入口能够识别出与冗余电路231对应的BANK0 101中一个已知有缺陷的存储单元。同样地，冗余电路232、233、234可以包括4个入口，每个入口能够分别地识别出BANK1、BANK14和BANK15中一个已知有缺陷的存储单元。用于闪存装置的冗余存储单元也在Roohparvar等人申请的美国专利No.6469932和美国专利No.6381174中进行了说明，它们的内容在这里作为参考。
发明内容
按照本发明的实施例能够提供闪存装置。依照这些实施例，一个闪存装置能够包括一个第一冗余电路，用来向闪存装置提供用于读操作的读操作修正信息。闪存装置还能够包括一个与第一冗余电路分开的第二冗余电路，用来向闪存装置提供用于写操作的写操作修正信息。
在一些按照本发明的实施例中，闪存装置能够包括一个专用于读操作的冗余电路，用来提供读操作修正信息；以及一个专用于写操作的冗余电路，用来提供写操作修正信息。在一些按照本发明的实施例中，闪存装置还能够包括一个第一冗余电路，用来存储闪存装置中一个有缺陷的存储单元的地址；以及一个与第一冗余电路分开的第二冗余电路，用来存储有缺陷的存储单元的地址。
附图简述
图1是一个常规多存储体闪存装置的方框图；
图2是图1所示的常规多存储体闪存装置的一个读操作的方框图；
图3是图1所示的常规多存储体闪存装置的一个写操作的方框图；
图4是一个常规多存储体闪存装置的方框图；
图5是一个分层示意图，显示了按照本发明的实施例在图6A-6B显示的方框图之间的关系；
图6A-6B是按照本发明的多存储体闪存装置实施例的方框图；
图7是按照本发明的多存储体闪存装置实施例的一个写操作的方框图；
图8是按照本发明的多存储体闪存装置实施例的一个读操作的方框图。
具体实施方式
现在，通过参考显示本发明实施例的附图，将在下文中对本发明加以更全面地说明。然而，本发明可以以许多不同的形式加以体现，并且将不局限于这里所提出的实施例的分析；相反，提供这些实施例使得对本发明的披露将更全面和彻底，并向那些本领域技术的普通技术人员表明本发明的范围。在附图中，为了清楚起见，所述层和区域的厚度被夸大了。
可以理解的是，当诸如一个电路的元件被描述为“耦合”到另一个元件上时，它可以是被直接地耦合到另一个元件上或者是存在插入元件。可以理解的是虽然术语第一和第二被用来描述各种范围、层次和/或部分，这些范围、层次和/或部分并不局限于这些术语。这些术语只是被用来把一个范围、层次和/或部分与其他的范围、层次和/或部分区别开来。所以，例如下文中讨论的第一电路可以被称为第二电路，而同样地，第二电路也可以被称为第一电路而不会脱离本发明的主旨。
按照本发明的实施例，单独的冗余电路能够为不同的存储操作提供修正信息。具体地说，一个冗余电路能够针对写操作提供修正信息(即一个写冗余电路)，而另一个冗余电路能够针对读操作提供修正信息(即一个读冗余电路)。而且，各个冗余电路能够针对闪存装置的所有存储体的存储操作提供适当的修正信息。例如，写冗余电路能够针对闪存装置的所有存储体的写操作提供写修正信息，而读冗余电路能够针对所有存储体的读操作提供写修正信息。
所以，在多个冗余电路中的一个冗余电路的不同入口能够识别闪存的多个存储体的已知有缺陷的存储单元，借此，不再需要专用于多存储体闪存中每个存储体的冗余电路。因为一个单独的冗余电路在一个特定类型的存储操作过程中能够向任何一个存储体提供修正信息，所以，所述冗余电路能够被更有效地用来为多存储体闪存提供冗余。例如，在按照本发明的一些实施例中，所有的已知有缺陷的存储单元可能在一个单独的存储体内，而在其它按照本发明的实施例中，有缺陷的存储单元可能存在于多存储体闪存装置的不同的存储体内。在这两类实施例中，一个单独的冗余电路能够提供修正信息(对一种类型的存储操作)，因此减少了像常规系统中那样为每个存储体配备一个专用冗余电路的需要。
图5是一个分层示意图，显示了按照本发明图6A-6B所示实施例各方框之间的关系。具体地说，图6A-6B示出了根据本发明经过诸如地址线、数据线、读/写修正线等信号连接的多存储体闪存装置的实施例。
可以理解的是虽然图6A和6B显示的多存储体闪存装置的实施例包括16个存储体(存储体0-15)，本发明可以被用于使用更少或更多存储体的闪存。而且，此外，虽然图6A和6B示出了一种例如地址和提供给所述电路和元件的数据线的特定计数方案(比如AR<21:0>和READ DL<16:0)，但应当理解，该计数方案是用于说明本发明的，并且可以被应用在其它使用更少或更多如图示的信号线的实施例中，比如在使用更少或更多存储体的实施例中。
图6A-6B是按照本发明的具有专用读和写冗余电路的多存储体闪存装置实施例的方框图。通常，闪存装置的每个存储体BANK0 601到BANK15 604包括存储单元和与之相关的冗余存储单元，通过向与每个存储单元连接的各个行和列译码器提供地址信息这些存储单元能够被访问。例如，通过向读列译码器631和读行译码器611(对于一个存储读操作)或者向写列译码器641和写行译码器621(对于一个存储写操作)提供适当的地址能够访问包括在BANK0 601中的常规存储单元和冗余存储单元。利用与每个存储体相关的各个读行/列译码器或写行/列译码器同样能够访问闪存装置的其他存储体。
在图6A所示的某些实施例中，根据将被执行的操作类型经过一个读地址缓存器690或一个写地址缓存器600提供用于存储操作的地址。在读操作的情况下，读地址缓存器690向用于读操作的专用地址线提供地址(AR<21:0>)，这些地址被提供给闪存的每个存储体内所读取的列和行译码器和一个读冗余电路651。在按照本发明的某些实施例中，某些读地址被送到一个读存储体选择器610，选择器610进行译码以确定在当前的读操作中多存储体闪存装置的那些存储体将被访问。
读冗余电路651是一个单独的冗余电路，只在存储器的读操作期间专门用来提供读修正信息READ IO REPAIR<15:0>。通过读冗余电路451，用于读操作的读修正信息能够被直接地提供给多存储体闪存装置中的任何存储体。读冗余电路451包括多个入口，每个入口存储所述闪存装置的任何存储体中一个已知有缺陷存储单元的地址。入口还包括读修正信息READ IOREPAIR<15:0>，用于识别由读地址所访问的哪个数据比特是已知有缺陷的。具体地说，如图6A所示，一个读操作从寻址的存储体检索了17数据比特，其中16数据比特由常规存储单元提供，而1数据比特由与常规存储单元相关联的冗余存储单元提供。
由读冗余电路651提供的读修正信息READ IO REPAIR<15:0>能够识别出由所访问的常规存储单元提供的16数据比特中哪一个比特对应于已知有缺陷的存储单元。因此，读修正信息READ IO REPAIR<1 5:0>能够被读出放大器电路660用于利用由冗余存储单元提供的数据代替由已知有缺陷的存储单元提供的数据比特。通过数据输入/输出缓存器680，由读出放大器电路660提供的16数据比特(即包括来自冗余存储单元的数据)能够被从存储装置输出。
如图6A-6B所示，地址经过一个写地址缓存器400被提供给写地址线AW<21:0>。在按照本发明的某些实施例中，诸如AW<21:18>的所述地址线中被选择的一个地址线被提供给写存储体选择器420，选择器420对在WRITEBANK SEL<15:0>将被写入的存储体产生一个有效写存储体选择信号。具体地说，耦合到包括在由所述写地址AW<21:0>识别的存储单元中的所述存储体上的写存储体选择信号变得对写操作有效；而其他的各个写存储体选择信号继续保持待用状态。写控制器630向存储体占用发生器640提供一个写控制信号。存储体占用发生器640向存储体提供一个有效BANKBUSY信号，该存储体包括经过BANKBUSY<15:0>线由用于写操作的地址识别存储单元；而提供给其他存储体的BANKBUSY信号继续保持待用状态。
写地址AW<21:0>还被提供给写冗余电路652，这个写冗余电路652包括多个入口，每个入口用于识别在存储装置中一个已知有缺陷的存储单元的地址。在写冗余电路652中的每个入口包括相关的写修正信息，这种修正信息识别出与已知的有缺陷的存储单元的对应地址相关的那些数据比特是有缺陷的。写冗余电路652为闪存装置的所有存储体中的写操作提供写修正信息。
写冗余电路652只为写操作提供写修正信息而不为读操作提供写修正信息。写修正信息是被送到一个写驱动电路670，以便由数据输入/输出缓存器680提供的数据能够被映射以避免使用由写冗余电路652中的入口所识别的已知的有缺陷的存储单元。具体地说，写驱动电路670能够重新发送由数据输入/输出缓存器680提供的一个数据比特，使之不会被写入到已知有缺陷的存储单元，而是被写入到与写地址AW<21:0>相关的冗余存储单元。
图7是一个方框图，显示按照本发明的实施例对BANK0 601的典型的写操作过程。按照图7，写地址AW<21:0>被送到写地址缓存器600。写地址缓存器600向闪存装置的BANK0 601的写行译码器621和写列译码器641提供写地址AW<21:0>。写地址AW<21:0>也被写存储体选择器620所利用，以产生一个写存储体选择信号WRITE BANK SEL<0>，这个信号指出，在写地址AW<21:0>的基础上，在所述闪存装置中的BANK0 601将被写入。
写地址AW<21:0>还被提供给写冗余电路652。写冗余电路652把写地址AW<21:0>与包含在电路中各个入口进行比较。写冗余电路652中的每个入口包括闪存装置中一个已知有缺陷的存储单元的地址以及写修正信息，这个写修正信息识别出在写操作过程中将被访问的哪个存储单元是已知有缺陷的。例如，所述写修正信息可以是一个掩码，该掩码包括与在写入操作期间将被写入到所述闪存中的数据字中的每个比特相关的一个比特。所述写修正信息能够通过在写修正信息中的其他比特仍然是逻辑“低”电平的同时的一个逻辑“高”电平指出数据字中的哪一个数据比特反之将被写入到与该写地址相关的已知有缺陷的存储单元。
如果写地址AW<21:0>与包括在写冗余电路652中的任何一个入口相匹配，相关的写修正信息WRITE REPAIR INFORMATION<15:0>被送到写驱动器670。写驱动器670将由WRITE REPAIR INFORMATION<15:0>所识别的数据比特重新发送给诸如是WRITE DL<16>的与所述冗余存储单元相耦合的写数据线，以避免把识别的数据写到已知有缺陷的存储单元。因此，写驱动器670能够重新发送包括在DATA<15:0>中的适当的数据比特，以便它被写入到与写地址AW<21:0>相关的冗余存储单元而不是有缺陷的存储单元。
图8是一个方框图，显示按照本发明的实施例对BANK0 601的典型的读操作过程。按照图8，读地址AR<21:0>被送到读地址缓存器690，读地址缓存器690向读存储体选择器610输出读地址AR<21:18>，读存储体选择器610产生分别提供给读行和列译码器611和631的一个读选择信号。
读地址AR<21:0>还被提供给读冗余电路651，它包括多个入口，用来存储已知有缺陷的存储单元的地址；以及相关的读修正信息，所述读修正信息可以用来将从冗余存储单元读出的数据发送给反之将提供来自所述已知有缺陷存储单元的数据的数据线。具体地说，读修正信息READ REPAIRINFORMATION<15:0>经过READ REPAIR LINES<15:0>被送到读出放大器660。READ REPAIR INFORMATION<15:0>例如可以是一个16比特字，用于识别从所述存储器读出的数据当中的哪个比特位置对应于所述已知有缺陷存储单元。读出放大器660能够用由冗余存储单元提供的数据代替由已知有缺陷的存储单元提供的数据。
在闪存装置的制造过程中通过对每个存储单元的测试能够识别有缺陷的存储单元。在确定哪个存储单元有缺陷的基础上，例如利用熔断技术能够对写冗余电路652和读冗余电路651进行编程，用来存储所确定的有缺陷的存储单元的地址和对应于每个地址的修正信息。所以，被编程到彼此独立的读和写冗余电路651、652的地址和修正信息是相同的。
在闪存装置的写操作期间，存储在写冗余电路652中的写修正信息被用来向所选择的存储体中对应于相关写地址的冗余存储单元而不是有缺陷的存储单元写数据。当对相同的地址执行一个读操作时，存储在读冗余电路651中的读修正信息被用来以从冗余存储单元检索出来的数据代替由从已知有缺陷的存储单元提供的数据，所述冗余存储单元中的数据是在先前的写操作过程中被写入到相同的地址上的。所以，在写操作过程中利用写冗余电路652，而在读操作过程中利用读冗余电路651。
因此，在如上所述的某些按照本发明的实施例中，写冗余电路652能够被专门用来提供用于所述闪存装置中写操作的写修正信息，而读冗余电路651能够被专门用来提供用于所述闪存装置中读操作的读修正信息。而且，读冗余电路651和写冗余电路652每个可以包括用于闪存装置中任一组存储体的若干入口。例如，在读冗余电路651和写冗余电路652中的入口能够识别出闪存装置的任何存储体BANK0 601、BANK1 602…BANK14 603和BANK15 604中存在的一个有缺陷的存储单元。所以，当一个写操作被施加到任何存储体时，写冗余电路652提供写修正信息以防止使用已知有缺陷的存储单元。同样，读冗余电路651对施加到任何存储体的读操作提供读修正信息，以便用从冗余存储单元提供的数据代替从已知有缺陷的存储单元检索出的数据。
正如本领域普通技术人员所能理解的，按照本发明的一个闪存装置能够支持所谓的Read-While-Write(同时读写)操作。具体地说，按照本发明的一个闪存装置能够在执行一个读操作的同时在闪存的另一个存储体执行一个写操作。此外，本领域普通技术人员可以理解，按照本发明的一个闪存装置能够是一个NOR或一个NAND类型的闪存装置。
在不脱离本发明的精神和范围的情况下那些在本技术领域内具有普通的技能的人可以进行各种的改造和修改。因此，必须理解的是已经阐述的实施例只是用作示例，并且不会如下文的权利要求所定义的那样限制本发明。因此，下文的权利要求不仅包括字面上阐述的元件的组合，而且包括以实质上相同的方法执行实质上相同的功能以获得实质上相同的结果的所有等效的元件。可以这样理解，所述权利要求包括在上文中被具体地例举和说明的内容、概念上等效的内容、还包括结合本发明精神实质的内容。

Claims (41)

1.一种闪存，包括：
一个第一冗余电路，被结构得用来向所述闪存提供用于读操作的读修正信息；和
一个与所述第一冗余电路分开的第二冗余电路，被结构得向所述闪存提供用于写操作的写修正信息。
2.如权利要求1所述的闪存，其中，所述读修正信息和写修正信息与所述闪存一个存储体中的一个有缺陷存储单元的相同地址有关。
3.如权利要求2所述的闪存，其中，
所述第一冗余电路不向存储体提供用于写操作的读修正信息；和
其中，所述第二冗余电路不向存储体提供用于读操作的写修正信息。
4.如权利要求2所述的闪存，其中，所述存储体包含所述闪存的一个第一存储体：
其中，所述第一冗余电路中的一个第一入口包括在与读修正信息相关的存储体内的一个第一有缺陷的存储单元的地址；和
其中，第一冗余电路中的一个第二入口包括在闪存内与第一存储体分开的一个第二存储体的一个第二有缺陷的存储单元的地址。
5.如权利要求1所述的闪存，其中，所述闪存被结构成在闪存的一个存储体的一个第一扇区中执行第一读或写操作的同时在闪存的另一个存储体的一个第二扇区中执行第二读或写操作。
6.如权利要求1所述的闪存，其中，
所述第一冗余电路是专门用来存储提供给在闪存的任意存储体中进行的读操作过程所需要的有缺陷的存储单元的地址和相关的读修正信息；和
其中，所述第二冗余电路是专门用来存储在闪存的任意存储体中进行的写操作过程所需要的有缺陷的存储单元的地址和相关的写修正信息。
7.如权利要求1所述的闪存，其中，所述闪存包括一个NOR或NAND类型的闪存。
8.如权利要求1所述的闪存，其中，所述读修正信息和写修正信息包含同样的信息。
9、一种闪存，包括：
一个第一冗余电路，用来将一个有缺陷的存储单元的地址存储在所述闪存中；和
一个与所述第一冗余电路分开的第二冗余电路，用来存储所述有缺陷的存储单元的所述地址。
10.如权利要求9所述的闪存，其中，所述第一冗余电路被用于向所述闪存提供用于读操作的读修正信息，而所述第二冗余电路被用于向所述闪存提供用于写操作的写修正信息。
11.如权利要求10所述的闪存，其中，
所述第一冗余电路被结构得不提供用于写操作的读修正信息；和
其中，所述第二冗余电路被结构得不提供用于读操作的写修正信息。
12.如权利要求10所述的闪存，还包括：
所述闪存的多个存储体，其中，所述第一冗余电路被结构得向所述多个存储体中的任何一个提供用于读操作的读修正信息；和
其中，第二冗余电路被结构得向任何一个存储体提供用于写操作的写修正信息。
13.如权利要求9所述的闪存，其中，
所述第一冗余电路提供用于读操作的读修正信息，用于指出在将被读取地址处的至少一个有缺陷的比特位置；和
所述第二冗余电路提供用于写操作的写修正信息，用于指出在将被写入地址处的至少一个有缺陷的比特位置。
14.如权利要求13所述的闪存，还包括：
一个电连接到所述第一冗余电路的读出放大器，其中，在读操作期间，所述读修正信息经过读修正线被输入到读出放大器；和
一个电连接到所述第二冗余电路的写入驱动器，其中，在写操作期间，所述写修正信息经过与读修正线分开的写修正线被输入到写入驱动器。
15.如权利要求13所述的闪存，其中，在读操作期间，一个读地址经过所述读修正线被输入到第一冗余电路，并且在写操作期间，一个写地址经过与读修正线分开的写修正线被输入到第二冗余电路。
16.如权利要求9所述的闪存，其中，所述闪存包括一个NOR或NAND类型的闪存。
17.如权利要求9所述的闪存，其中，所述闪存被结构得在闪存的一个存储体的一个第一扇区中执行第一读或写操作的同时在闪存的另一个存储体的一个第二扇区中执行第二读或写操作。
18.一个集成电路存储装置，包含：
一个第一冗余电路，被结构得用来将一个有缺陷的存储单元的地址存储在所述存储装置中；和
一个第二冗余电路，被结构得用来存储所述有缺陷的存储单元的所述地址。
19.如权利要求18所述的集成电路存储装置，对于向存储装置中的有缺陷的存储单元进行的一个读操作，存储在第一冗余电路的地址被访问，并且对于向有缺陷的存储单元进行的一个写操作，存储在第一冗余电路的地址不被访问。
20.如权利要求18所述的集成电路存储装置，其中，
所述第一冗余电路对于向存储单元进行的一个写操作不提供所存储的地址；和
其中，所述第二冗余电路对于向存储单元进行的一个读操作不提供所存储的地址。
21.如权利要求18所述的集成电路存储装置，其中，所述存储单元被包括在集成电路存储装置的一个第一存储体中：和
其中，所述第一冗余电路中的一个第一入口包括第一存储体中一个第一有缺陷的存储单元的一个地址；和
其中，所述第一冗余电路中的一个第二入口包括与第一存储体分开的闪存的第二存储体中一个第二有缺陷的存储单元的一个地址。
22.如权利要求18所述的集成电路存储装置，其中，所述集成电路存储装置被结构成在闪存的一个存储体的一个第一扇区中执行第一读或写操作的同时在闪存的另一个存储体的一个第二扇区中执行第二读或写操作。
23.如权利要求18所述的集成电路存储装置，其中，所述第一冗余电路被专门用来存储提供给在闪存的任意存储体中进行的读操作所需的有缺陷的存储单元的地址和相关的读修正信息；和
其中，所述第二冗余电路被专门用来存储提供给在闪存的任意存储体中进行的写操作所需的有缺陷的存储单元的地址和相关的写修正信息。
24.如权利要求18所述的集成电路存储装置，其中，存储器包括一个NOR或NAND类型的闪存。
25.一种闪存，包括：
一个专用于读操作的冗余电路，用来提供读修正信息；和
一个专用的写操作冗余电路，用来提供写修正信息。
26.如权利要求25所述的闪存，其中，
专用于读操作的冗余电路不响应一个写操作而向所述闪存中的一个有缺陷的存储单元提供所述读修正信息；和
其中，专用于写操作的冗余电路不响应一个读操作而向一个有缺陷的存储单元提供所述写修正信息。
27.如权利要求25所述的闪存，其中，
专用于读操作的冗余电路中的一个第一入口包括闪存的第一存储体中一个第一有缺陷的存储单元的一个地址；和
其中，专用于读操作的冗余电路中的一个第二入口包括与第一存储体分开的闪存的第二存储体中一个第二有缺陷的存储单元的一个地址。
28.如权利要求25所述的闪存，其中，所述闪存被结构成在该闪存的一个存储体的一个第一扇区中执行第一读或写操作的同时在闪存的另一个存储体的一个第二扇区中执行第二读或写操作。
29.如权利要求25所述的闪存，其中，
专用于读操作的冗余电路被结构成用来存储提供给在闪存的任意存储体中进行的读操作所需的有缺陷的存储单元的地址和相关的读修正信息；和
其中，专用于写操作的冗余电路被结构成用来存储提供给在闪存的任意存储体中进行的写操作所需的有缺陷的存储单元的地址和相关的写修正信息。
30.如权利要求25所述的闪存，其中，所述闪存包括一个NOR或NAND类型的闪存。
31.一种闪存，包括：
用于将与读操作相关的读修正信息提供给所述闪存的装置；和
与用于提供所述读修正信息的装置分开、并将用于写操作的写修正信息提供给所述闪存的装置。
32.如权利要求31所述的闪存，其中，读修正信息和写修正信息是与闪存装置的一个存储体中的一个相同地址相关联的。
33.如权利要求32所述的闪存，其中，
用于提供读修正信息的装置不将用于写操作的所述写修正信息提供给所述存储体；和
其中，用于提供写修正信息的装置不将用于读操作的写修正信息提供给所述存储体。
34.如权利要求32所述的闪存，其中，所述存储体包含所述闪存的一个
第一存储体：其中，在用来提供读修正信息的装置中的一个第一入口是
与存储体中一个第一有缺陷的存储单元的一个地址相关联的；和
其中，在用来提供读修正信息的装置中的一个第二入口是与第一存储体分开的闪存的一个第二存储体中一个第二有缺陷的存储单元的一个地址相关联的。
35.如权利要求31所述的闪存，其中，所述闪存被结构成在闪存的一个存储体的一个第一扇区中执行第一读或写操作的同时在闪存的另一个存储体的一个第二扇区中执行第二读或写操作。
36.如权利要求31所述的闪存，其中，用于提供读修正信息的装置被专用于存储有缺陷存储单元的地址以及用于所述闪存任一存储体中读操作的相关修正信息，以便修正由于所述有缺陷存储单元而引起的读出数据中的缺陷；和
其中，所述提供写修正信息的装置被专用于存储所述有缺陷存储单元的地址以及用于所述闪存中任一存储存储体中写操作的相关写修正信息，以避免将数据写入到所述有缺陷的存储单元中。
37.如权利要求31所述的闪存装置，其中，所述闪存包括一个NOR或NAND类型的闪存。
38.一种操作闪存装置的方法，包括：
在第一冗余电路中存储与第一有缺陷的存储单元相关联的读修正信息；
在与第一冗余电路分开的第二冗余电路中存储与第二有缺陷存储单元相关联的写修正信息；
向所述存储单元提供用于读操作并来自第一冗余电路的读修正信息，以修正从所述第一有缺陷的存储单元读取的数据；和
向所述存储单元提供用于写操作并来自第二冗余电路的写修正信息，以避免把数据写入到第二有缺陷的存储单元中。
39.如权利要求38所述的操作方法，其中，所述闪存被结构成在所述闪存的一个存储体的一个第一扇区中执行第一读或写操作的同时在闪存的另一个存储体的一个第二扇区中执行第二读或写操作。
40.如权利要求38所述的操作方法，其中，所述第一冗余电路被结构成不提供用于所述写操作的所述读修正信息；和
其中，所述第二冗余电路被结构成不提供用于所述读操作的所述写修正信息。
41.如权利要求40所述的操作方法，还包括：
所述闪存的多个存储体，其中，所述第一冗余电路被结构成向所述多个存储体中的任何一个提供用于所述读操作的所述读修正信息；和
其中，所述第二冗余电路被结构成向所述多个存储体中的任何一个提供用于所述写操作的所述写修正信息。
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