CN105070315A - Sram存储单元、sram电路及其读写方法 - Google Patents

Abstract

本发明提供了一种SRAM存储单元、SRAM电路及其读写方法，所述SRAM存储单元由参与写操作的第一、第二、第三、第四、第五、第六、第七MOS晶体管以及参与读操作第八、第九、第十MOS晶体管组成，第三MOS晶体管的栅极连接第一控制信号，第四MOS晶体管的栅极连接第二控制信号，第九MOS晶体管的栅极连接列选择信号，第十MOS晶体管的栅极连接字线，本发明可避免现有的数据感知型SRAM结构在半选状态中的功耗损失，并减少寄生电容对SRAM存储单元稳定性的影响，同时提高读写性能。

Description

SRAM存储单元、SRAM电路及其读写方法

技术领域

本发明涉及SRAM电路领域，特别是涉及到一种避免半选中状态影响的SRAM存储单元、SRAM电路及其读写方法。

背景技术

静态随机存储器(StaticRandomAccessMemory，SRAM)作为存储器芯片中的一员，具有高速度、低功耗与标准工艺相兼容等优点，广泛应用于PC、个人通信、消费电子产品(智能卡、数码相机、多媒体播放器)等领域。随着移动电子产品的发展，对芯片功耗与稳定性提出了更高的要求。作为芯片中的重要组成部分之一，SRAM的低功耗设计方法和低功耗的单元结构将有利于提高电子产品的使用时间，提升产品的用户体验。

参照图1所示，图1为现有技术中一种SRAM存储单元的电路结构图，该SRAM存储单元为6TCELL结构即包含六个MOS晶体管，所述6TCELL结构具有对称性，由6个MOS晶体管组成，具体包括：第一PMOS晶体管PU1、第二PMOS晶体管PU2、第一NMOS晶体管PD1、第二NMOS晶体管PD2、第三NMOS晶体管PG1、第四NMOS晶体管PG2。第一PMOS晶体管PU1和第一NMOS晶体管PD1构成第一反相器，第二PMOS晶体管PU2与第二NMOS晶体管PD2构成第二反相器，所述第一反相器与第二反相器交叉耦接，即第一反相器的输入端与第二反相器的输出端电连接、第一反相器的输出端与第二反相器的输入端电连接形成锁存电路，该锁存电路用于锁存数据逻辑值。其中，第一PMOS晶体管PU1和第二PMOS晶体管PU2作为上拉晶体管，第一NMOS晶体管PD1和第二NMOS晶体管PD2作为下拉MOS晶体管，第三NMOS晶体管PG1和第四NMOS晶体管PG2作为传输MOS晶体管。它们在对SRAM存储器进行读/写操作时起到将所述存储单元与位线BL1或BL1_N连接或断开的作用。

传统的SRAM在布局上采用规整的阵列结构(即m行×n列)，如图2所示。行选择信号为字线(word-line)控制，列选择信号为位线(bitline)控制。被行选择和列选择信号同时选中的单元为选中(full-selected)单元，即需要进行读或写操作的单元，如图2所示的单元A0(CellA0)。但是由于行选择控制一行单元，所以单元A1(CellA1)的字线也处于开启状态。通常将单元A1的这种状态称为“行半选中”(Rowhalf-selected)，类似的单元B0(CellB0)称为“列半选中”(Columnhalf-selected)。其中“行半选中”的漏电较为严重，因为无论读与写操作只要行选择信号WL0开启，位线BL1或BL1_N就会有漏电。半选中状态下的电荷损失，最终通过位线功耗的形式表现出来，所以也可以用位线动态功耗的公式表示，一根处于行半选中状态下的位线漏电功耗为：

$P=C_{bit-line}{V}_{swing}^{2}f$

其中，C_bit-line是一根位线的寄生电容；V_swing是位线的电压摆幅，f是SRAM的工作频率。处于行半选中状态下的位线数目较多。位线电压的下降幅度取决于字线的开启时间，功耗大致相当于一次读操作的功耗。

为解决上述问题，出现了一种数据感知型SRAM电路，如图3所示，SRAM存储单元中通过增加写入数据处理后的两条写入选通信号WWL和WWLB，控制2个传输MOS晶体管的栅极，控制共线VGND与内部节点的导通，行选择信号WL控制NMOS晶体管的栅极，从而控制位线BitLine与地线连通来解决半选问题。MOS晶体管Ms.Shared一行共用一个，并不是每个单元都有。该数据感知型SRAM电路在写操作下阵列的示意图，如图4所示。左上方的单元是被选中的单元，左下方的单元处于半选中状态，当WWL＝1时，由于左下部的单元中WL＝0，所以VGND信号处于浮空虚地状态(Floatingvirtualground)，不会使得内部节点与地信号连通，不会有半选中状态对内部储存节点的干扰。通过隔离存储节点和位线，增大噪声容限。因此在过程中节点存储的数据不会受到影响，从而改善了传统的6TCELL结构噪声容限低的问题。

然而，经本申请发明人发现，在实际应用中，上述电路忽略了芯片寄生电容对电路的影响，存在非常大的隐患。半选单元的稳定性下降，存储节点易发生反转而破坏本来的存储信息。如图5所示，MOS晶体管N1是一行共用一个，所以节点VGND连接很多基本单元，每一个基本单元都有其寄生电容。所以节点VGND总的寄生电容非常大。这样，在WWL＝1时，MOS晶体管N3开启，内部第一节点A与节点VGND连通，虽然由于第一MOS晶体管N1关闭，节点VGND处于浮空状态。但是节点VGND上的寄生电容很大，而第一节点A寄生的电容非常小。第一节点A与节点VGND连通时，如果第一节点A原本存有逻辑“1”，而节点VGND刚刚被放电至“0”。那么第一节点A的电荷将被共享至节点VGND，共享后节点的达到平衡的电压将达到，因为节点VGND的电容远大于节点A的电容，所以平衡后节点的最终电压将会接近“0”，非常有可能改写内部第一节点A存储的逻辑值“1”，致使SRAM中半选中的单元存储的数据被改写，而发生错误。

其次，上述结构没有解决读半选中状态下读位线漏电的问题。如图6所示，读操作时，左上方的单元是被选中的单元，BL_0是被选中的位线，未被选中的单元在右上方。但是WL＝1，MOS晶体管N5和N0开启，如果内部第一节点A储存的数据为逻辑“1”，那么MOS晶体管N4也将开启。这使得MOS晶体管N0、N4、N5构成通路，将位线BL_1的电荷泄放掉。由于WL一次选中一行，这一行单元中，只要内部第一节点A储存的数据是“1”，则都将对位线BL_X(X＝1,2……,N-1)放电，由于一行连接的单元数目众多，所以功耗损失很大。

因此为避免现有数据感知型SRAM电路的缺点，并解决读半选中状态的漏电损失问题，需要使存储单元更稳定和低功耗的结构与技术。

发明内容

本发明的目的在于提供一种新的SRAM电路结构，以避免现有的SRAM结构在半选状态中的功耗损失，并减少寄生电容对SRAM存储单元稳定性的影响，同时提高读写性能。

为解决上述技术问题，本发明提供一种SRAM存储单元，包括：参与写操作的第一MOS晶体管、第二MOS晶体管、第三MOS晶体管、第四MOS晶体管、第五MOS晶体管、第六MOS晶体管、第七MOS晶体管以及参与读操作第八MOS晶体管、第九MOS晶体管、第十MOS晶体管；第一MOS晶体管的栅极连接第二节点，源极和漏极分别接地和连接第一节点；第二MOS晶体管的栅极连接第一节点，源极和漏极分别接地和连接第二节点；第三MOS晶体管的栅极连接第一控制信号，源极和漏极分别连接第三节点和第一节点；第四MOS晶体管的栅极连接第二控制信号，源极和漏极分别连接第三节点和第二节点；第五MOS晶体管的栅极连接第二节点，源极和漏极分别连接电源电压和第一节点；第六MOS晶体管的栅极连接第一节点，源极和漏极分别连接电源电压和第二节点；第七MOS晶体管的栅极连接字线，源极和漏极分别接地和连接第三节点；第八MOS晶体管的栅极连接第二节点，源极和漏极分别接地和连接第四节点；第九MOS晶体管的栅极连接列选择信号，源极和漏极分别连接第四节点和第五节点；第十MOS晶体管的栅极连接字线，源极和漏极分别连接第五节点和子位线。

可选的，在所述的SRAM存储单元中，所述第一MOS晶体管、第二MOS晶体管、第三MOS晶体管、第四MOS晶体管、第七MOS晶体管、第八MOS晶体管、第九MOS晶体管、第十MOS晶体管均为NMOS晶体管；所述第五MOS晶体管、第六MOS晶体管均为PMOS晶体管。

本发明还提供一种SRAM电路，包括：以多行和多列布置的多个SRAM存储单元、多条字线和多条位线、全局位线、多个与非门以及多个下拉晶体管；列选择信号为一列SRAM存储单元共用，字线信号为一行SRAM存储单元共用；其中，每条所述子位线连接与非门的一个输入端，所述与非门的输出端连接一个下拉晶体管的栅极，所述下拉晶体管的源极接地、漏极连接所述全局位线。

可选的，在所述的SRAM电路中，所述子位线和全局位线分别通过一个上拉晶体管与电源电压相连，所述上拉晶体管的栅极由预充电信号控制。

可选的，在所述的SRAM电路中，第一MOS晶体管、第二MOS晶体管、第三MOS晶体管、第四MOS晶体管、第七MOS晶体管、第八MOS晶体管、第九MOS晶体管、第十MOS晶体管均为NMOS晶体管；第五MOS晶体管、第六MOS晶体管均为PMOS晶体管。

本发明还提供一种SRAM电路写方法，包括：第一控制信号和第二控制信号通过控制第三MOS晶体管和第四MOS晶体管从而控制第三节点以及第一节点或第二节点连通，字线通过控制第七MOS晶体管从而控制地和第三节点的连通，进而将地信号写入到SRAM存储单元中。

本发明还提供一种SRAM电路读方法，包括：列选择信号控制所述第九MOS晶体管的栅极，字线信号控制第十MOS晶体管的栅极，当列选择信号和字线信号同时有效时发生读操作。

本发明还提供一种SRAM电路读写方法，包括：

写操作时，第一控制信号和第二控制信号通过控制第三MOS晶体管和第四MOS晶体管从而控制第三节点以及第一节点或第二节点连通，字线通过控制第七MOS晶体管从而控制地和第三节点的连通，进而将地信号写入到SRAM存储单元中；

读操作时，列选择信号控制所述第九MOS晶体管的栅极，字线信号控制第十MOS晶体管的栅极，当列选择信号和字线信号同时有效时发生读操作。

与现有技术相比，本发明的SRAM存储单元，具有如下有益效果：

由参与写操作的第一、第二、第三、第四、第五、第六、第七MOS晶体管以及参与读操作第八、第九、第十MOS晶体管组成，第三MOS晶体管的栅极连接第一控制信号，第四MOS晶体管的栅极连接第二控制信号，第九MOS晶体管的栅极连接列选择信号，第十MOS晶体管的栅极连接字线；

写操作时，要写入的数据经过处理后得到第一和第二控制信号，第一和第二控制信号通过控制第三和第四MOS晶体管从而控制第三节点和第一节点或第二节点中的一个连通，只有当字线信号和第一控制信号或第二控制信号中的一个同时为“1”时，地信号“0”才能写入到基本单元中去。字线信号控制的第七MOS晶体管在每个SRAM存储单元内部中，不与其他单元共享。字线信号同时连接第七MOS晶体管和第十MOS晶体管，但是写操作时第九MOS晶体管关闭，所以不会对SRAM存储单元或者位线造成影响；

读操作时，SRAM存储单元中数据读出支路由第八、第九、第十MOS晶体管构成，第九MOS晶体管的栅极连接列选择信号，第十MOS晶体管的栅极连接字线信号，其中列选择信号为一列单元共用，字线信号为一行单元共用，由于第九和第十MOS晶体管串联，所以只有当列选择信号和字线信号同时选中才会发生读操作。在读半选中状态下，列选择信号和字线信号只有一个开启，另一个关闭，所以读出支路不会导通，即读半选中状态下的单元不会受到干扰，也不会有位线漏电；

在SRAM存储单元阵列中，位线分为两个层次，子位线和全局位线。用一根子位线连接少数的(比如8个或16个等等)SRAM存储单元，再由子位线驱动一根全局位线。在子位线驱动全局位线的过程中，将每两根子位线编为一组，每组中的两根子位线连接一个与非门的两个输入端，再由与非门的输出去驱动一个晶体管的栅极，这个晶体管的源极接地、漏极连接全局位线。这样的层次化设计可以将连接全局位线的MOS晶体管的数量减半，进而减少全局位线的寄生电容，从而降低每次读操作的位线充放电功耗。

附图说明

图1是现有技术中一种SRAM存储单元的电路结构图；

图2是现有技术中一种SRAM布局阵列结构图；

图3是现有技术中另一种SRAM存储单元的电路结构图；

图4是现有技术中另一种SRAM布局阵列结构图；

图5是图4所示SRAM布局阵列写操作半选中电路示意图；

图6是图4所示SRAM布局阵列读操作半选中电路示意图；

图7是本发明一实施例的SRAM存储单元的电路结构图；

图8是本发明一实施例的SRAM电路的示意图。

具体实施方式

以下结合附图和具体实施例对本发明提出的SRAM存储单元、SRAM电路及其读写方法作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

在背景技术中已经提及，本申请发明人发现，现有的SRAM电路忽略了共享的虚拟地信号VGND寄生电容对电路的影响，其巨大的寄生电容值非常有可能改变内部存储节点的数据逻辑值，造成写错误，并且现有的SRAM电路没有解决读半选中状态下读位线漏电的问题。因此，本发明人提供了一种避免半选中状态漏电影响的SRAM电路及其读写方法，用以解决上述问题。

本实施例的SRAM存储单元，采用了10管的基本单元结构，即包含十个MOS晶体管，参与写操作的晶体管为第一MOS晶体管N1、第二MOS晶体管N2、第三MOS晶体管N3、第四MOS晶体管N4、第五MOS晶体管P5、第六MOS晶体管P6、第七MOS晶体管N7，参与读操作的晶体管为第八MOS晶体管N8、第九MOS晶体管N9、第十MOS晶体管N10。写操作时采用新型数据感知技术，读操作时采用单边的位线分级技术。无论读、写操作，一行或一列的控制信号只会对全选中的基本单元操作，不会对半选中的基本单元造成改写错误或漏电损失。

详细的，请参见图7所示，第一MOS晶体管N1的栅极连接第二节点B，源极和漏极分别接地和第一节点A；第二MOS晶体管N2的栅极连接第一节点A，源极和漏极分别接地和第二节点B；第三MOS晶体管N3的栅极连接第一控制信号WWLA，源极和漏极分别连接第三节点C和第一节点A；第四MOS晶体管N4的栅极连接第二控制信号WWLB，源极和漏极分别连接第三节点C和第二节点B；第五MOS晶体管P5的栅极连接第二节点B，源极和漏极分别连接电源VDD和第一节点A；第六MOS晶体管P6的栅极连接第一节点A，源极和漏极分别连接电源VDD和第二节点B；第七MOS晶体管N7的栅极连接字线WL，源极和漏极分别接地和第三节点C；第八MOS晶体管N8的栅极连接第二节点B，源极和漏极分别接地和第四节点D；第九MOS晶体管N9的栅极连接列选择信号RCS，源极和漏极分别连接第四节点D和第五节点E；第十MOS晶体管N10的栅极连接字线WL，源极和漏极分别连接第五节点E和子位线Sub-RBL_0。其中，字线控制的第七MOS晶体管N7在每个SRAM存储单元内部中，不与其他存储单元共享。

具体的，所述列控制列选择信号RCS为一列单元MOS晶体管共用，字线信号WL为一行单元MOS晶体管共用。

本实施例中，第一MOS晶体管N1、第二MOS晶体管N2、第三MOS晶体管N3、第四MOS晶体管N4、第七MOS晶体管N7、第八MOS晶体管N8、第九MOS晶体管N9、第十MOS晶体管N10均为NMOS晶体管，第五MOS晶体管P5、第六MOS晶体管P6均为PMOS晶体管。

其中，由一根子位线连接少数的SRAM存储单元，再由子位线驱动一根全局位线Global-RBL；在子位线驱动全局位线Global-RBL的过程中，将每两根子位线编为一组，每组中的两根子位线如图8中的Sub-RBL_0和Sub-RBL_1连接一个与非门NAND2_0的两个输入端，再由与非门NAND2_0的输出去驱动一个下拉晶体管PD_0的栅极，这个下拉晶体管PD_0的源极接地、漏极连接全局位线Global-RBL。其中，所述下拉晶体管例如PD_0是NMOS晶体管。

作为一个优选实施例，两根子位线Sub-RBL_0和Sub-RBL_1、全局位线Global-RBL分别通过一个上拉晶体管与电源电压VDD相连，所述上拉晶体管的栅极由预充电信号PRE控制。

在本实施例中，SRAM存储单元阵列为消除半选中影响的单边位线层次化结构，如图8所示，其中的每个SRAM存储单元的第九MOS晶体管N9受控于所述SRAM单元的列选择控制列选择信号RCS，所述第十MOS晶体管N10受控于所述SRAM存储单元的行选择控制信号WL，在列控制列选择信号RCS和行线选择信号WL同时有效时所述第四节点D才与子位线连通。

具体如图8所示，写操作时，参与写操作的MOS晶体管为N1、N2、N3、N4、P5、P6、N7。写操作时，要写入的数据通过处理将一列共用的第一控制信号WWLA或第二控制信号WWLB其中之一开启。选中行共用字线信号WL开启。此时虽然第十MOS晶体管N10开启，但是由于第九MOS晶体管N9关闭，所以不会对单元或位线产生影响。只有当两个信号同时选中一个单元时，单元内部的第一节点A或B，才能通过第七MOS晶体管N7接地，即将“0”写入相应的节点。半选中状态为：WWLA、WWLB其中之一开启，或者WL开启，无论哪种情况，都不会有内部第一节点A、B对外的通路，第三节点C的寄生电容比较小，所以半选中状态不会影响单元内部节点存储的数据，也不会造成漏电的损失。

继续参考图8所示，读操作时，参与操作的MOS晶体管为N8、N9、N10。读操作时，读出列选择信号RCS开启，RCS信号是一列共用的。选中行共用的行选择信号WL开启。只有当两个信号同时选中一个单元时，内部第二节点B的电压才会反应到子位线Sub-RBL_0上。具体为：如果第二节点B的电压为“1”，第八MOS晶体管N8开启，第八MOS晶体管N8、第九MOS晶体管N9、第十MOS晶体管N10形成子位线Sub-RBL_0到地的通路将子位线Sub-RBL_0的电压拉低；如果第二节点B的电压为“0”，第八MOS晶体管N8关闭，不会形成通路，子位线Sub-RBL_0的电压将保持预充的高电平“1”。

子位线到全局位线的设计中，为了尽可能减少全局位线上连接的MOS晶体管数目，从而减少寄生电容。本发明将每两根子位线分为一组，比如Sub-RBL_0和Sub-RBL_1分为一组，接在NAND2_0的两个输入端，NAND2_0的输出接在下拉MOS晶体管PD_0的栅极。这样子位线信号的变化将反应为全局位线Global-RBL电压的变化。如果子位线有一根为“0”，全局位线就为“0”；如果子位线没有变化都为“1”，全局位线就为“1”。本发明在读操作时，半选中状态为位线信号WL开启，或读出列选择信号RCS开启，无论哪种情况，都不会有单元内部第一节点A、B对外的通路，也不会造成对子位线或全局位线的放电，所以半选中状态不会影响单元内部节点存储的数据，也不会造成漏电的损失。

保持状态下，字线WL、第一控制信号WWLA和第二控制信号WWLB、列选择信号RCS都为“0”，单元将保持内部存储的节点电压值，也没有额外的漏电。

本实施例还提供了一种SRAM电路读写方法，适用于上述SRAM存储单元，下面结合图8详细介绍该SRAM电路的读操作和写操作过程。

写操作采用新型数据感知技术，如图8所示。要写入的数据经过处理后得到WWLA和WWLB两个控制信号，控制第三MOS晶体管N3和第四MOS晶体管N4的栅极，从而控制第三节点C和内部第一节点A或第二节点B的连通。字线WL控制第七MOS晶体管N7的栅极，从而控制地和第三节点C的连通。只有当WL信号和WWLA或WWLB中的一个同时为“1”时，地信号“0”才能写入到基本单元中去。字线WL控制的第七MOS晶体管N7在每个单元内部中，不与其他单元共享。字线WL同时连接第七MOS晶体管N7和第十MOS晶体管N10，但是写操作时第九MOS晶体管N9关闭，所以不会对单元或者位线造成影响。WWLA和WWLB两个控制信号在写入操作时，只有两种状态。即WWLA为“1”、WWLB“0”；或WWLA为“0”、WWLB“1”。这两种状态取决于要写入的数据，本发明定义当要向基本单元中写入逻辑“1”时，WWLA为“0”、WWLB“1”；当要向基本单元中写入逻辑“0”时，WWLA为“1”、WWLB“0”。在读操作和保持状态下，WWLA和WWLB两个控制信号都为“0”。不会允许出现WWLA和WWLB两个控制信号都为“1”的情况。

读操作采用消除半选中影响的单边位线层次化技术，如图8所示。单元中数据读出支路由第八MOS晶体管N8、第九MOS晶体管N9、第十MOS晶体管N10构成。第九MOS晶体管N9的栅极连接读出列选择信号RCS，第十MOS晶体管N10的栅极连接字线信号WL。其中读出列选择信号RCS为一列单元共用，字线信号WL为一行单元共用。由于第九MOS晶体管N9、第十MOS晶体管N10串联，所以只有当列选择信号RCS和字线信号WL同时选中才会发生读操作。在读半选中状态下，列选择信号RCS和字线信号WL只有一个开启，另一个关闭，所以读出支路不会导通，即读半选中状态下的单元不会受到干扰，也不会有位线漏电。

在阵列中，位线分为两个层次，子位线和全局位线。用一根子位线连接少数的基本单元(比如8个或16个等等)，再由子位线驱动一根全局位线。在子位线驱动全局位线的过程中，将每两根子位线编为一组，每组中的两根子位线Sub-RBL_0和Sub-RBL_0连接一个与非门NAND2_0的两个输入端，再由与非门的输出去驱动一个下拉晶体管PD_0的栅极，这个下拉晶体管PD_0的源极接地、漏极连接全局位线。这样的层次化设计可以将连接全局位线的NMOSMOS晶体管的数量减半，进而减少全局位线的寄生电容，从而降低每次读操作的位线充放电功耗。

为了更清楚的描述本发明，下面结合图8说明本实施例的工作过程。

现假设将要向SRAM存储单元中写入数据“0”，之后再将其读出。

1)要写入的数据为“0”，则WWLA为“1”，WWLB为“0”。被选中的那一行WL为“1”。SRAM存储单元中MOS晶体管N3、N7开启，N4关闭(N10也开启，但是由于N9关闭，不会对电路造成影响)，所以单元内部第一节点A通过MOS晶体管N3、N7连接到地。数据“0”被写入到单元中。写操作完成。

2)无论写操作还是读操作完成后，SRAM都要进入预充电状态。预充信号PRE为“0”，所有的子位线和全局位线都预充电到电源电压VDD。

3)要读出单元中的数据，如图8所示。读出列选择信号RCS为“1”，字线WL为“1”。单元中第九MOS晶体管N9、N10开启，(N7也开启，但是由于N3和N4都关闭，不会对电路造成影响)，单元内部储存的数据为“0”，即第一节点A为“0”、第二节点B为“1”。所以MOS晶体管N8开启，子位线Sub-RBL_0，通过N10、N9、N8被放电到“0”。由于没有被选中子位线Sub-RBL_1保持“1”，所以与非门NAND2_0的输出为“1”，导致下拉晶体管PD_0开启，所以全局位线Global-RBL为“0”。单元中的数据“0”被读出。读操作完成。

由上可知，本发明一种避免半选中状态漏电及对单元影响的SRAM电路及其读写方法，具有以下优点：

首先，写操作采用新型数据感知技术，要写入的数据经过处理后得到WWLA和WWLB两个控制信号，控制第三和第四MOS晶体管N3、N4的栅极，从而控制第三节点C和第一节点A或第二节点B的连通。字线WL控制第七MOS晶体管的栅极，从而控制地和第三节点C的连通。只有当WL信号和WWLA或WWLB控制信号中的一个同时为“1”时，地信号“0”才能写入到基本单元中去。字线WL控制的第七MOS晶体管N7在每个单元内部中，不与其他单元共享。字线WL同时连接第七MOS晶体管N7和第十MOS晶体管N10，但是写操作时第九MOS晶体管N9关闭，所以不会对单元或者位线造成影响。WWLA和WWLB两个控制信号在写入操作时，只有两种状态。即WWLA为“1”、WWLB“0”；或WWLA为“0”、WWLB“1”。这两种状态取决于要写入的数据，本发明例如可以定义当要向基本单元中写入逻辑“1”时，WWLA为“0”、WWLB“1”；当要向基本单元中写入逻辑“0”时，WWLA为“1”、WWLB“0”。在读操作和保持状态下，WWLA和WWLB两个控制信号都为“0”。不会允许出现WWLA和WWLB两个控制信号都为“1”的情况；

其次，采用消除半选中影响的单边位线层次化技术，单元中数据读出支路由第八至第十MOS晶体管N8、N9、N10构成。第九MOS晶体管N9的栅极连接读出列选择信号RCS，第十MOS晶体管N10的栅极连接字线信号WL。其中列选择信号RCS为一列单元共用，字线信号WL为一行单元共用。由于第九和第十晶体管N9、N10串联，所以只有当列选择信号RCS和字线信号WL同时选中才会发生读操作。在读半选中状态下，列选择信号RCS和字线信号WL只有一个开启，另一个关闭，所以读出支路不会导通，即读半选中状态下的单元不会受到干扰，也不会有位线漏电；

此外，在SRAM存储单元阵列中，位线分为两个层次，子位线和全局位线。用一根子位线连接少数的基本单元(比如8个或16个等等)，再由子位线驱动一根全局位线。在子位线驱动全局位线的过程中，将每两根子位线编为一组，每组中的两根子位线Sub-RBL_0和Sub-RBL_0连接一个与非门NAND2_0的两个输入端，再由与非门的输出去驱动一个MOS晶体管PD_0的栅极，这个MOS晶体管PD_0的源极接地、漏极连接全局位线。这样的层次化设计可以将连接全局位线的MOS晶体管的数量减半，进而减少全局位线的寄生电容，从而降低每次读操作的位线充放电功耗。

综上所述，本发明有效防止了现有数据感知型SRAM写操作时容易对列半选中单元中数据改写的缺点，也避免了漏电，同时在读操作时也引入了列选择信号，使得读操作半选中状态也没有对单元的影响及位线的漏电。在读出位线层次化中，采用两根子位线编为一组，再用2输入与非门连接下拉MOS晶体管的方案，有效的减少了连接全局位线的下拉MOS晶体管的数目，从而有效减少寄生电容，减少功耗。

上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (10)

1.一种SRAM存储单元，其特征在于，包括：参与写操作的第一MOS晶体管、第二MOS晶体管、第三MOS晶体管、第四MOS晶体管、第五MOS晶体管、第六MOS晶体管、第七MOS晶体管以及参与读操作第八MOS晶体管、第九MOS晶体管、第十MOS晶体管；所述第一MOS晶体管的栅极连接第二节点，源极和漏极分别接地和连接第一节点；所述第二MOS晶体管的栅极连接第一节点，源极和漏极分别接地和连接第二节点；所述第三MOS晶体管的栅极连接第一控制信号，源极和漏极分别连接第三节点和第一节点；所述第四MOS晶体管的栅极连接第二控制信号，源极和漏极分别连接第三节点和第二节点；所述第五MOS晶体管的栅极连接第二节点，源极和漏极分别连接电源电压和第一节点；所述第六MOS晶体管的栅极连接第一节点，源极和漏极分别连接电源电压和第二节点；所述第七MOS晶体管的栅极连接字线，源极和漏极分别接地和连接第三节点；所述第八MOS晶体管的栅极连接第二节点，源极和漏极分别接地和连接第四节点；所述第九MOS晶体管的栅极连接列选择信号，源极和漏极分别连接第四节点和第五节点；所述第十MOS晶体管的栅极连接字线，源极和漏极分别连接第五节点和子位线。

2.根据权利要求1所述的SRAM存储单元，其特征在于，所述第一MOS晶体管、第二MOS晶体管、第三MOS晶体管、第四MOS晶体管、第七MOS晶体管、第八MOS晶体管、第九MOS晶体管、第十MOS晶体管均为NMOS晶体管。

3.根据权利要求1所述的SRAM存储单元，其特征在于，所述第五MOS晶体管、第六MOS晶体管均为PMOS晶体管。

4.一种SRAM电路，其特征在于，包括：以多行和多列布置的多个如权利要求1所述的SRAM存储单元、多条字线和多条位线、全局位线、多个与非门以及多个下拉晶体管；列选择信号为一列SRAM存储单元共用，字线信号为一行SRAM存储单元共用；其中，每条所述子位线连接与非门的一个输入端，所述与非门的输出端连接一个下拉晶体管的栅极，所述下拉晶体管的源极接地、漏极连接所述全局位线。

5.如权利要求4所述的SRAM电路，其特征在于，所述子位线和全局位线分别通过一个上拉晶体管与电源电压相连，所述上拉晶体管的栅极由预充电信号控制。

6.根据权利要求4所述的SRAM电路，其特征在于，所述SRAM存储单元中，第一MOS晶体管、第二MOS晶体管、第三MOS晶体管、第四MOS晶体管、第七MOS晶体管、第八MOS晶体管、第九MOS晶体管、第十MOS晶体管均为NMOS晶体管。

7.根据权利要求4所述的SRAM电路，其特征在于，所述SRAM存储单元中，第五MOS晶体管、第六MOS晶体管均为PMOS晶体管。

8.一种SRAM电路写方法，采用权利要求1所述的SRAM存储单元，其特征在于，第一控制信号和第二控制信号通过控制第三MOS晶体管和第四MOS晶体管从而控制第三节点以及第一节点或第二节点连通，字线通过控制第七MOS晶体管从而控制地和第三节点的连通，进而将地信号写入到SRAM存储单元中。

9.一种SRAM电路读方法，采用权利要求1所述的SRAM存储单元，其特征在于，列选择信号控制所述第九MOS晶体管的栅极，字线信号控制第十MOS晶体管的栅极，当列选择信号和字线信号同时有效时发生读操作。

10.一种SRAM电路读写方法，采用权利要求1所述的SRAM存储单元，其特征在于，写操作时，第一控制信号和第二控制信号通过控制第三MOS晶体管和第四MOS晶体管从而控制第三节点以及第一节点或第二节点连通，字线通过控制第七MOS晶体管从而控制地和第三节点的连通，进而将地信号写入到SRAM存储单元中；读操作时，列选择信号控制所述第九MOS晶体管的栅极，字线信号控制第十MOS晶体管的栅极，当列选择信号和字线信号同时有效时发生读操作。