CN102446545A - 适用于低功耗芯片的静态随机访问存储器的设计方法 - Google Patents

Abstract

本发明涉及一种适用于低功耗芯片的静态随机访问存储器的设计方法，包括以下步骤：1)在位线上进行位线电荷再利用，即将邻近位线上将要泄放的电荷转移到旁边将要充电的位线上，再利用位线上的电荷，来减少位线充放电功耗；2)在基本存储单元cell上采用不统一的单元机制，即在同一块SRAM中分别采用两种不同结构的cell，并在预充电时对cell的位线预充电到不同的电压值，来减小保持状态下的栅电流功耗；3)在字线上采用字线电荷再利用，即用两个反向的字线信号控制不同的基本存储单元，当选通时将字线非WL_B信号上将要泄放的电荷转移到字线WL信号上，即再利用字线上的电荷，来减少字线充放电功耗。与现有技术相比，本发明具有功耗低、稳定性高等优点。

Description

适用于低功耗芯片的静态随机访问存储器的设计方法

技术领域

本发明涉及一种静态随机访问存储器的设计方法，尤其是涉及一种适用于低功耗芯片的静态随机访问存储器的设计方法。

背景技术

由于半导体芯片的飞速发展，芯片的功能日益增多，处理能力不断增强，这就需要越来越大的高性能缓存来存放指令或处理过程中的临时数据。这使得由静态随机访问存储器(SRAM)构成的片上缓存越来越大，据统计在处理器芯片中，SRAM的面积占到了整个芯片面积的80％，甚至更多，同时SRAM也消耗了大量的功耗。尤其是在移动手持设备中SRAM的功耗问题成了限制设备应用的主要因素之一。降低SRAM功耗损耗成了亟待解决的重要课题之一。

SRAM属于易失性存储器(Volatile Memory)，就是在通电时，可以对它进行读和写操作，所写入的数据会存储在单元中不会失去；但在掉电之后它所存储的数据将会失去。相对于DRAM(Dynamic Random Access Memory)而言，SRAM不需要刷新电路就能保存其内部存储的数据，因此SRAM具有较高的读写速度。但是SRAM的集成度相对较低，最基本的存储单元(cell)由一对反相器环和两个接入晶体管构成，即需要6个晶体管。

SRAM的工作原理是：写入状态下，字线(WL)信号为高，使得互为反向的位线(BL)信号和位线非(BL_B)信号可以影响到两个反相器构成的环，完成数据的写入；保持状态下，BL和BL_B信号，预充电到电源电压(VDD)，但WL信号为低，与位线隔离，所以数据存储在两个反相器构成的单元中不会失去；读出状态下，WL信号为高，预充电到VDD的两根位线BL和BL_B信号浮空，通过cell单元中保持为“0”的节点对位线放电，而cell单元中保持为“1”的节点则对位线没有影响，此时两根位线产生的微小电压差值反映了存储在cell中的数据，再利用灵敏放大器比较这两根位线的电压差值就能将正确的数据读出。

由于SRAM在写入和读出方法的不同，导致了两种操作功耗的不同。由于位线很长，连接的晶体管很多，因此负载电容非常大。在写入状态下，两根位线需要全摆幅的翻转来将数据写入cell中；在读出状态下，由于采用了灵敏放大器，即两根位线上很小的电压摆幅就可以由灵敏放大器识别出来，所以位线摆幅很小。所以位线，尤其是写操作时的位线是SRAM中功耗消耗最大的部分。

目前降低位线上功耗的思路主要有分割位线、位线浮空、降低位线摆幅或电压等。其中电荷再利用(Charge Recycling)的思路最为巧妙。但是这种Charge Recycling的电路较为复杂，更重要的是它不得不引入额外的参考电压源，以电荷再利用对(Charge Recycling Pair)为2为例，即需要两个额外的参考电压源，3/4VDD和1/4VDD，一来此参考电压源的电压值不易实现，二来它增加了额外的功耗损耗。

SRAM由大量的cell组成，面积巨大，所以cell的功耗成为了SRAM功耗消耗中的另一重要组成部分。目前常用的降低cell阵列的方法有：阵列休眠时降低电压、改变单元结构、调整衬底偏置等等。这些方法都有效的降低了cell的漏电流，但是也有缺点，比如阵列休眠时降低电压，需要与更高层次的系统时序配合使用，即需要在选中cell之前唤醒它，这往往需要一个周期的时钟延迟；改变单元结构，则意味着将传统的6管SRAM改为更多数目的晶体管，这将带来芯片面积的增加；调整衬底偏置，则是希望通过衬底偏置效应影响晶体管阈值电压，从而降低亚阈值电流，但是调整衬底偏置不得不付出工艺上额外的制造成本，而且降低了晶体管的稳定性。但归结起来，降低cell阵列在保持状态下的漏电是一种有效可行的降低SRAM功耗的途径。

此外，SRAM中字线与位线类似连接的晶体管数目很多，负载电容很大，因此一次充放电产生的功耗也很大。但是降低字线功耗的电路设计方法并不多见。

发明内容

本发明的目的就是为了克服上述现有技术存在的缺陷而提供一种功耗低、稳定性高、适用范围广的适用于低功耗芯片的静态随机访问存储器的设计方法。

本发明的目的可以通过以下技术方案来实现：

一种适用于低功耗芯片的静态随机访问存储器的设计方法，其特征在于，包括以下步骤：

1)在位线上进行位线电荷再利用，即将邻近位线上将要泄放的电荷转移到旁边将要充电的位线上，再利用位线上的电荷，来减少位线充放电功耗；

2)在基本存储单元cell上采用不统一的单元机制，即在同一块SRAM中分别采用两种不同结构的cell，并在预充电时对cell的位线预充电到不同的电压值，来减小保持状态下的栅电流功耗；

3)在字线上采用字线电荷再利用，即用两个反向的字线信号控制不同的基本存储单元，当选通时将字线非WL_B信号上将要泄放的电荷转移到字线WL信号上，即再利用字线上的电荷，来减少字线充放电功耗。

所述的步骤1)在位线上进行位线电荷再利用具体为：

将两个cell单元划分为一组，并在这两个cell单元的位线之间加入4个开关，使得第一cell中的二根位线通过开关分别与第二cell中的两根位线选择性相连；在预充电状态下，给其第一cell的位线预充电到电源VDD，给第二cell的位线预充电到地GND，在写周期下，将第一cell中的一根位线与第二cell中的一根位线相连，通过电荷的分享，使第二cell中与第一cell连接的位线达到半电压1/2VDD的电压值；另外两根没有连接的位线的电压值不变；得到第一cell的位线上形成了VDD和1/2VDD；第二cell的位线上形成了1/2VDD和GND。

所述的步骤2)中的在基本存储单元cell上采用不统一的单元机制具体为：

在同一块SRAM中分别采用两种不同结构的cell，分别为：N-cell和P-cell，所述的N-cell为用两个N沟道金属氧化物半导体NMOS晶体管做接入晶体管和一对反相器环构成的6管SRAM cell，所述的P-cell为用两个P沟道金属氧化物半导体PMOS晶体管做接入晶体管和一对反相器环构成的6管SRAM cell；

N-cell连接到预充电到GND的位线上；P-cell连接到预充电到VDD的位线上。

所述的步骤3)在字线上采用字线电荷再利用具体为：

通过字线WL和字线非WL_B两个互为反向的字线信号来控制不同的cell，在未选通时，WL和WL_B分别接GND和VDD，使cell中的接入晶体管都处于关闭状态，在被选通时，WL和WL_B均断开GND和VDD，并通过开关相连来进行电荷的分享，使WL和WL_B都达到半电压1/2VDD的电压值，从而使这两个cell同时开启。

与现有技术相比，本发明具有以下优点：

1)在位线上设计上运用电荷再利用(charge recycling)技术，预充电状态下，将相邻的两对位线分别预充电到VDD和GND；写状态下，将其中预充电为VDD的位线将要泄放的电荷，转移到预充电为GND的位线上，实现在写状态下没有位线充放电功耗。

2)在同一块SRAM阵列中使用不统一的单元机制，在保持状态下，有效地降低了栅电流；同时在写周期下，提高稳定性。

3)在SRAM字线上，使用字线电荷再利用技术，降低字线充放电功耗。

4)在位线上采用VDD和GND两种预充电电压，所以针对不同预充的电压值应用不同类型的灵敏放大器。

附图说明

图1表示本发明适用的由两对不同cell单元组成的一组cell电路示意图；

图2表示本发明适用的cell写周期时序图；

图3表示传统SRAM cell保持状态下的漏电流示意图，其中A为亚阈值电流、B为栅极电流；

图4表示本发明适用的N-cell保持状态下的漏电流示意图，其中A为亚阈值电流、B为栅极电流；

图5表示本发明适用的P-cell保持状态下的漏电流示意图，其中A为亚阈值电流、B为栅极电流；

图6表示本发明适用的两种灵敏放大器电路示意图，其中(a)为参考电压为GND的灵敏放大器，(b)为参考电压为VDD的灵敏放大器；

图7表示本发明适用的cell读周期时序图。

具体实施方式

下面结合附图和具体实施例对本发明进行详细说明。

实施例

本发明SRAM由两个不同的cell组成的一组cell单元的电路示意图，如图1所示。位线BL0和BL0_B通过开关连接GND，位线BL1和BL1_B通过开关连接VDD。四个开关Switch1、Switch2、Switch3、Switch4控制位线之间的连接，使得N-cell(或者P-cell)中的一根位线可以连接到P-cell(或者N-cell)中的任意一根位线。比如BL0通过Switch1连接BL1，通过Switch2连接BL1_B。要写入的数据通过控制Switch1、Switch2、Switch3、Switch4，来达到控制位线电压差，从而将数据写入反相器环的目的。

在字线的设计上，如图1所示。用两个互为反向的字线信号WL和WL_B分别控制N-cell和P-cell中的接入晶体管N1、N2和P1、P2。WL和WL_B之间的连接通过开关Switch_WL控制。

下面举例说明，如图1、图2所示，假设要对两个cell写入2bit数据“00”。在预充阶段，预充信号PRE为“1”，PRE_B为“0”，位线BL0和BL0_B预充到GND，BL1和BL1_B预充到VDD。字线WL预充到GND，WL_B预充到VDD。开关Switch1、Switch2、Switch3、Switch4、Switch_WL全部为“0”。在写入阶段，PRE信号和PRE_WL信号完全一致，以下不加区分。预充信号PRE为“0”，PRE_B则为“1”位线和字线均与VDD或GND断开。要写入的数据“00”经过译码，使得开关Switch3打开。Switch3使位线BL0_B和BL1连接到一起，通过电荷的分享，得到BL0_B＝BL1＝1/2VDD，而BL0＝GND和BL1_B＝VDD没有变化。这时在N-cell和P-cell的位线上均产生了1/2VDD的电压差，由两者中较低者表示“0”，较高者表示“1”，便形成了半摆幅数据信号，这便是要写入的数据“00”。当位线形成稳定的电压差后，关闭开关Switch3，打开开关Switch_WL，使字线WL和WL_B相连。由于类似位线的电荷分享，WL＝WL_B＝1/2VDD，这个1/2VDD电压，均大于NMOS或PMOS的开启电压，可以使接入晶体管N1、N2、P1、P2同时导通。允许位线上已经形成的半摆幅电压差作用到N-cell和P-cell的反相器环中。待信号稳定后，关闭开关Switch_WL，将PRE置为“1”，完成写操作。

完成这样一次采用电荷再利用技术的写操作，由于位线和字线都利用了邻近线上将要泄放的电荷，所以最大程度的降低了充放电功耗。以位线为例，传统的SRAM完成2bit数据的写操作，4根位线中会有2根完全翻转(即从VDD放电到GND)，而应用电荷再利用技术的SRAM完成2bit数据的写操作，写操作周期没有电荷充放电，下一个预充周期才会有1根位线从1/2VDD放电到GND。所以采用电荷再利用技术比传统SRAM，在位线写操作时节省75％的充放电功耗。同理，采用电荷再利用技术也比传统SRAM，在字线读写操作时节省75％的充放电功耗。

对于cell的设计，采用不统一的单元机制，即N-cell和P-cell。将N-cell的位线连接至预充电至GND的位线BL0和BL0_B上，将P-cell的位线连接至预充电至VDD的位线BL1和BL1_B上，这是与传统SRAM相反的。考虑到SRAM cell数量巨大，但是每次读写周期选中的cell却是少数，绝大多数cell都处于保持状态，所以降低cell在保持状态下的功耗是本发明的主要目标之一。如图3所示，是传统SRAM cell在保持状态下的漏电流示意图，其中实线表示栅电流，虚线表示亚阈值电流。如图4所示，是本发明N-cell在保持状态下的漏电流示意图，其中实线表示栅电流，虚线表示亚阈值电流。与图3相比较，图4中接入晶体管没有栅电流漏电。同理，如图5所示，P-cell在保持状态下也没有栅电流漏电。所以，本发明采用不统一的单元机制并修改位线预充电压的设计方法，相对传统的SRAM减少了在保持状态下的栅电流漏电。

在读操作时，本发明使用两种类型的灵敏放大器，其电路原理示意图，如图6所示。由于本发明对于不同的位线采用了不同的预充电电压，所以相应的设计了两种不同的灵敏放大器。其中参考电压为GND的灵敏放大器连接到N-cell的位线上，参考电压为VDD的灵敏放大器连接到P-cell的位线上。读周期的时序图，如图7所示。预充信号PRE、PRE_WL变低后，Switch_WL开关打开，使得字线WL和字线非WL_B两者连接，通过电荷的分享，两者达到大约1/2VDD的电压，两者控制的N-cell和P-cell的接入晶体管N1、N2、P1、P2同时开启。仍以读出的2bit数据“00”为例，P-cell中储存“0”的节点对位线BL1放电，使BL1有微小的电压下降，N-cell中储存“1”的节点对位线BL0_B充电，使BL0_B有微小的电压上升，BL1_B和BL0电压没有变化。此时Switch_WL开关关闭，PRE_WL信号变“1”，则WL和WL_B分别恢复至“0”和“1”，接入晶体管N1、N2、P1、P2同时关闭。灵敏放大器使能信号EN打开，灵敏放大器开始工作，它将已经在位线BL0和BL0_B，以及BL1和BL1_B上产生的微小电压差放大并输出，即识别出cell内储存的数据。最后，EN置“0”、PRE置“1”，完成数据的读出过程。

Claims (4)

1.一种适用于低功耗芯片的静态随机访问存储器的设计方法，其特征在于，包括以下步骤：

1)在位线上进行位线电荷再利用，即将邻近位线上将要泄放的电荷转移到旁边将要充电的位线上，再利用位线上的电荷，来减少位线充放电功耗；

2)在基本存储单元cell上采用不统一的单元机制，即在同一块SRAM中分别采用两种不同结构的cell，并在预充电时对cell的位线预充电到不同的电压值，来减小保持状态下的栅电流功耗；

3)在字线上采用字线电荷再利用，即用两个反向的字线信号控制不同的基本存储单元，当选通时将字线非WL_B信号上将要泄放的电荷转移到字线WL信号上，即再利用字线上的电荷，来减少字线充放电功耗。

2.根据权利要求1所述的一种适用于低功耗芯片的静态随机访问存储器的设计方法，其特征在于，所述的步骤1)在位线上进行位线电荷再利用具体为：

将两个cell单元划分为一组，并在这两个cell单元的位线之间加入4个开关，使得第一cell中的二根位线通过开关分别与第二cell中的两根位线选择性相连；在预充电状态下，给其第一cell的位线预充电到电源VDD，给第二cell的位线预充电到地GND，在写周期下，将第一cell中的一根位线与第二cell中的一根位线相连，通过电荷的分享，使第二cell中与第一cell连接的位线达到半电压1/2VDD的电压值；另外两根没有连接的位线的电压值不变；得到第一cell的位线上形成了VDD和1/2VDD；第二cell的位线上形成了1/2VDD和GND。

3.根据权利要求1所述的一种适用于低功耗芯片的静态随机访问存储器的设计方法，其特征在于，所述的步骤2)中的在基本存储单元cell上采用不统一的单元机制具体为：

在同一块SRAM中分别采用两种不同结构的cell，分别为：N-cell和P-cell，所述的N-cell为用两个N沟道金属氧化物半导体NMOS晶体管做接入晶体管和一对反相器环构成的6管SRAM cell，所述的P-cell为用两个P沟道金属氧化物半导体PMOS晶体管做接入晶体管和一对反相器环构成的6管SRAM cell；

N-cell连接到预充电到GND的位线上；P-cell连接到预充电到VDD的位线上。

4.根据权利要求3所述的一种适用于低功耗芯片的静态随机访问存储器的设计方法，其特征在于，所述的步骤3)在字线上采用字线电荷再利用具体为：

通过字线WL和字线非WL_B两个互为反向的字线信号来控制不同的cell，在未选通时，WL和WL_B分别接GND和VDD，使cell中的接入晶体管都处于关闭状态，在被选通时，WL和WL_B均断开GND和VDD，并通过开关相连来进行电荷的分享，使WL和WL_B都达到半电压1/2VDD的电压值，从而使这两个cell同时开启。

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