CN109521867B - 一种低功耗的芯片系统及其控制方法 - Google Patents
一种低功耗的芯片系统及其控制方法 Download PDFInfo
- Publication number
- CN109521867B CN109521867B CN201811375719.8A CN201811375719A CN109521867B CN 109521867 B CN109521867 B CN 109521867B CN 201811375719 A CN201811375719 A CN 201811375719A CN 109521867 B CN109521867 B CN 109521867B
- Authority
- CN
- China
- Prior art keywords
- signal
- power consumption
- consumption mode
- zero power
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 title claims abstract description 27
- 238000013500 data storage Methods 0.000 claims abstract description 32
- 238000007726 management method Methods 0.000 claims abstract description 16
- 230000002457 bidirectional effect Effects 0.000 claims abstract description 4
- 230000000295 complement effect Effects 0.000 claims 1
- 230000008901 benefit Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
- G06F1/3234—Power saving characterised by the action undertaken
- G06F1/3287—Power saving characterised by the action undertaken by switching off individual functional units in the computer system
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
- G06F1/3234—Power saving characterised by the action undertaken
- G06F1/3296—Power saving characterised by the action undertaken by lowering the supply or operating voltage
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Power Sources (AREA)
Abstract
本发明公开了一种低功耗的芯片系统及其控制方法。系统包括电源管理模块、零功耗模式控制模块、零功耗模式数据缓存单元、正常工作数据存储单元、时钟产生模块和IO PAD模块。首先,当零功耗模式控制模块检测到外部的零功耗模式使能信号PDEN有效时进入零功耗模式;其次,将所有正常工作数据存储单元上的数据转移到零功耗模式数据缓存单元进行缓存;接着,停止运行时钟产生模块;然后设置所有双向PAD为单向的INPUT或者OUTPUT,并设置所有OUTPUT PAD为固定电平,设置所有三态信号线为上拉或下拉使能;最后,电源管理模块关闭所有电源信号的输出。本发明实现了在低功耗模式下芯片总功耗为零,同时不会丢失工作数据。
Description
技术领域
本发明属于集成电路设计领域,特别涉及了一种低功耗的芯片系统及其控制方法。
背景技术
目前,在可穿戴及手持式设备等电池供电的电子设备中,对低功耗的需求越来越强烈。在现有的集成电路设计方法中,功耗控制方式有以下几种:
1、模式控制方式:进入低功耗模式,尽量降低其它模块的活动量,降低主要的功耗;
2、门控时钟的方式,通过给时钟信号串入门控时钟,在低功耗模式下分时或者分模块,关闭相应模块时钟或,或降低时钟频率,降低数字门的动态功耗
3、控制供电通路的电流大小,以降低芯片功耗;
4、直接让系统切断供电。
上述4种功耗控制方式的优点是相对简单有效,其中方式1~3 可以控制大部分的功耗,但无法关闭全部的耗电;方式4是通过断电实现零功耗,但会导致数据丢失及重新上电状态初始化繁琐等问题,在很多场合是无法使用的。
发明内容
为了解决上述背景技术提出的技术问题,本发明旨在提供一种低功耗的芯片系统及其控制方法,能够彻底关闭耗电而不会丢失工作数据。
为了实现上述技术目的,本发明的技术方案为:
一种低功耗的芯片系统,包括电源管理模块、零功耗模式控制模块、零功耗模式数据缓存单元、正常工作数据存储单元、时钟产生模块和IO PAD模块,其中电源管理模块、零功耗模式控制模块、零功耗模式数据缓存单元、时钟产生模块和IO PAD模块为模拟电路模块,正常工作数据存储单元为由数字逻辑实现的数字电路模块;外部总电源信号VDD分别输入电源管理模块、零功耗模式控制模块和零功耗模式数据缓存单元,电源管理模块根据信号VDD产生并输出数字电源信号VO1和模拟电源信号VO2,其中信号VO1输入正常工作数据存储单元,信号VO2输入时钟产生模块和IO PAD模块;零功耗模式控制模块检测外部传来的零功耗模式使能信号PDEN,当信号PDEN有效时,系统进入零功耗模式,此时零功耗模式控制模块向零功耗模式数据缓存单元和正常工作数据存储单元输出信号POFFEN、向IO PAD模块输出信号PUEN,零功耗模式数据缓存单元和正常工作数据存储单元在接收到信号POFFEN后,零功耗模式数据缓存单元清除原有数据,并从正常工作数据存储单元读取数据并存储,IOPAD模块在接收到信号PUEN后,使能所有三态信号线上拉或下拉操作;之后零功耗模式控制模块向电源管理模块输出信号VDDEN,电源管理模块在接收到信号VDDEN后关闭输出信号VO1和VO2。
进一步地,所述零功耗模式数据缓存单元包括第一~第四PMOS管和第一~第四NMOS管,第一PMOS管的源极和第二PMOS管的源极分别连接外部总电源信号VDD,第一PMOS管的栅极和第二PMOS管的栅极分别连接读写控制信号RWEN0,第一PMOS管的漏极连接第三PMOS管的源极,第二PMOS管的漏极连接第四PMOS管的源极,第三PMOS管的栅极和第三NMOS管的栅极分别连接正常工作数据存储单元传来的数据信号DATA,第三PMOS管的漏极连接第三NMOS管的漏极,且第三PMOS管的漏极和第三NMOS管的漏极分别连接信号DATA的反向信号DATAN,第四PMOS管的栅极和第四NMOS管的栅极分别连接信号DATA,第四PMOS管的漏极连接第四NMOS管的漏极,且第四PMOS管的漏极和第四NMOS管的漏极分别连接信号DATAN,第三NMOS管的源极连接第一NMOS管的漏极,第四NMOS管的源极连接第二NMOS管的漏极,第一NMOS管的栅极和第二NMOS管的栅极分别连接读写控制信号RWEN1,且信号RWEN1与信号RWEN0互补,第一NMOS管的源极和第二NMOS管的源极分别连接地信号VSS。
进一步地,所述第一~第四PMOS管均为标准CMOS 工艺标准阈值电压的PMOS管,第一~第四PMOS管的阈值电压PVT为CMOS工艺工厂提供的标准PMOS管阈值电压;第三、第四NMOS管均为标准CMOS 工艺标准阈值电压的NMOS管,第三、第四NMOS管的阈值电压NVT为CMOS工艺工厂提供的标准NMOS管阈值电压;第一、第二NMOS管的阈值电压为SNVT,SNVT>NVT*1.4且SNVT<NVT*2.1。
进一步地,所述零功耗模式数据缓存单元的工作过程如下:
(a)设置信号RWEN0=1、RWEN1=0;
(b)待正常工作数据存储单元上的数据连接到DATA信号上;
(c)等待时间大于5ns;
(d)设置信号RWEN0=0、RWEN1=1;
(e)保持RWEN0/REEN1信号不变,数据被锁存,能够随时被读取。
基于上述系统的低功耗控制方法,包括以下步骤:
(1)当零功耗模式控制模块检测到外部的零功耗模式使能信号PDEN有效时进入零功耗模式;
(2)零功耗模式控制模块向正常工作数据存储单元和零功耗模式数据缓存单元发送信号POFFEN,然后将所有正常工作数据存储单元上的数据转移到零功耗模式数据缓存单元进行缓存;
(3)停止运行时钟产生模块;
(4)零功耗模式控制模块向发送信号PUEN,然后根据具体PAD的功能设置IO PAD模块中所有双向PAD为单向的INPUT或者OUTPUT,并设置所有OUTPUT PAD为固定电平;
(5)设置IO PAD模块的所有三态信号线为上拉或下拉使能;
(6)零功耗模式控制模块向电源管理模块发送信号VDDEN,然后电源管理模块关闭所有电源信号的输出。
采用上述技术方案带来的有益效果:
在实际应用中,一般系统大部分时间处于闲置状态(如夜间等),而只有少部分时间处于工作状态,本发明将闲置状态的功耗降至最低,甚至达到完全关闭,大大降低了电子系统总的功耗,延长电池使用时间,节约社会能源,具有很大的实际经济效益及社会效益。本发明仅增加很小的电路模块成本开销以及简单的控制方法,就能实现系统闲置状态的零功耗,同时不会丢失工作数据。
附图说明
图1是本发明的系统框图。
图2是本发明中零功耗模式数据缓存单元电路图。
图3是本发明中实现IO PAD三态线上拉或下拉的电路图。
图4是本发明的控制方法流程图。
具体实施方式
以下将结合附图,对本发明的技术方案进行详细说明。
如图1所示,本发明设计了一种低功耗的芯片系统,包括电源管理模块、零功耗模式控制模块、零功耗模式数据缓存单元、正常工作数据存储单元、时钟产生模块和IO PAD模块,其中电源管理模块、零功耗模式控制模块、零功耗模式数据缓存单元、时钟产生模块和IO PAD模块为模拟电路模块,正常工作数据存储单元为由数字逻辑实现的数字电路模块;外部总电源信号VDD分别输入电源管理模块、零功耗模式控制模块和零功耗模式数据缓存单元,电源管理模块根据信号VDD产生并输出数字电源信号VO1和模拟电源信号VO2,其中信号VO1输入正常工作数据存储单元,信号VO2输入时钟产生模块和IO PAD模块;零功耗模式控制模块检测外部传来的零功耗模式使能信号PDEN,当信号PDEN有效时,系统进入零功耗模式,此时零功耗模式控制模块向零功耗模式数据缓存单元和正常工作数据存储单元输出信号POFFEN、向IO PAD模块输出信号PUEN,零功耗模式数据缓存单元和正常工作数据存储单元在接收到信号POFFEN后,零功耗模式数据缓存单元清除原有数据,并从正常工作数据存储单元读取数据并存储,IO PAD模块在接收到信号PUEN后,使能所有三态信号线上拉或下拉操作;之后零功耗模式控制模块向电源管理模块输出信号VDDEN,电源管理模块在接收到信号VDDEN后关闭输出信号VO1和VO2。
本发明的核心是零功耗模式数据缓存单元,如图2所示,零功耗模式数据缓存单元包括第一~第四PMOS管P0~P3和第一~第四NMOS管N0~N3,第一PMOS管的源极和第二PMOS管的源极分别连接外部总电源信号VDD,第一PMOS管的栅极和第二PMOS管的栅极分别连接读写控制信号RWEN0,第一PMOS管的漏极连接第三PMOS管的源极,第二PMOS管的漏极连接第四PMOS管的源极,第三PMOS管的栅极和第三NMOS管的栅极分别连接正常工作数据存储单元传来的数据信号DATA,第三PMOS管的漏极连接第三NMOS管的漏极,且第三PMOS管的漏极和第三NMOS管的漏极分别连接信号DATA的反向信号DATAN,第四PMOS管的栅极和第四NMOS管的栅极分别连接信号DATA,第四PMOS管的漏极连接第四NMOS管的漏极,且第四PMOS管的漏极和第四NMOS管的漏极分别连接信号DATAN,第三NMOS管的源极连接第一NMOS管的漏极,第四NMOS管的源极连接第二NMOS管的漏极,第一NMOS管的栅极和第二NMOS管的栅极分别连接读写控制信号RWEN1,且信号RWEN1与信号RWEN0互补,第一NMOS管的源极和第二NMOS管的源极分别连接地信号VSS。
第一~第四PMOS管P0~P3均为标准CMOS 工艺标准阈值电压的PMOS管,第一~第四PMOS管P0~P3的阈值电压PVT为CMOS工艺工厂提供的标准PMOS管阈值电压;第三、第四NMOS管N2、N3均为标准CMOS 工艺标准阈值电压的NMOS管,第三、第四NMOS管N2、N3的阈值电压NVT为CMOS工艺工厂提供的标准NMOS管阈值电压;第一、第二NMOS管N0、N1的阈值电压为SNVT,SNVT>NVT*1.4且SNVT<NVT*2.1。
零功耗模式数据缓存单元的工作过程如下:
(a)设置信号RWEN0=1、RWEN1=0;
(b)待正常工作数据存储单元上的数据连接到DATA信号上;
(c)等待时间大于5ns;
(d)设置信号RWEN0=0、RWEN1=1;
(e)保持RWEN0/REEN1信号不变,数据被锁存,能够随时被读取。
在本发明中,通过如图3所示的电路实现IO PAD模块三态信号线的上拉或下拉操作。该电路包括2个PMOS管PM1、PM2和2个电阻R1、R2,其中PM1的源极连接外部电源信号VDD,它的栅极连接信号PUEN,它的漏极依次前述串联2个电阻R1、R2后与另一个PMOS管PM2的源极相连,PM2的栅极连接信号PUEN的反相信号PUENN,PM2的漏极接地信号VDD,2个电阻R1、R2的公共端接IO PAD模块的三态线。
如图4所示,本发明还提出了一种基于上述系统的低功耗控制方法,包括以下步骤:
(1)当零功耗模式控制模块检测到外部的零功耗模式使能信号PDEN有效时进入零功耗模式;
(2)零功耗模式控制模块向正常工作数据存储单元和零功耗模式数据缓存单元发送信号POFFEN,然后将所有正常工作数据存储单元上的数据转移到零功耗模式数据缓存单元进行缓存;
(3)停止运行时钟产生模块;
(4)零功耗模式控制模块向发送信号PUEN,然后根据具体PAD的功能设置IO PAD模块中所有双向PAD为单向的INPUT或者OUTPUT,并设置所有OUTPUT PAD为固定电平(0V或VDD);
(5)设置IO PAD模块的所有三态信号线为上拉或下拉使能;
(6)零功耗模式控制模块向电源管理模块发送信号VDDEN,然后电源管理模块关闭所有电源信号的输出。
实施例仅为说明本发明的技术思想,不能以此限定本发明的保护范围,凡是按照本发明提出的技术思想,在技术方案基础上所做的任何改动,均落入本发明保护范围之内。
Claims (5)
1.一种低功耗的芯片系统,其特征在于:包括电源管理模块、零功耗模式控制模块、零功耗模式数据缓存单元、正常工作数据存储单元、时钟产生模块和IO PAD模块,其中电源管理模块、零功耗模式控制模块、零功耗模式数据缓存单元、时钟产生模块和IO PAD模块为模拟电路模块,正常工作数据存储单元为由数字逻辑实现的数字电路模块;外部总电源信号VDD分别输入电源管理模块、零功耗模式控制模块和零功耗模式数据缓存单元,电源管理模块根据信号VDD产生并输出数字电源信号VO1和模拟电源信号VO2,其中信号VO1输入正常工作数据存储单元,信号VO2输入时钟产生模块和IO PAD模块;零功耗模式控制模块检测外部传来的零功耗模式使能信号PDEN,当信号PDEN有效时,系统进入零功耗模式,此时零功耗模式控制模块向零功耗模式数据缓存单元和正常工作数据存储单元输出信号POFFEN、向IOPAD模块输出信号PUEN,零功耗模式数据缓存单元和正常工作数据存储单元在接收到信号POFFEN后,零功耗模式数据缓存单元清除原有数据,并从正常工作数据存储单元读取数据并存储,IO PAD模块在接收到信号PUEN后,使能所有三态信号线上拉或下拉操作;之后零功耗模式控制模块向电源管理模块输出信号VDDEN,电源管理模块在接收到信号VDDEN后关闭输出信号VO1和VO2。
2.根据权利要求1所述低功耗的芯片系统,其特征在于:所述零功耗模式数据缓存单元包括第一~第四PMOS管和第一~第四NMOS管,第一PMOS管的源极和第二PMOS管的源极分别连接外部总电源信号VDD,第一PMOS管的栅极和第二PMOS管的栅极分别连接读写控制信号RWEN0,第一PMOS管的漏极连接第三PMOS管的源极,第二PMOS管的漏极连接第四PMOS管的源极,第三PMOS管的栅极和第三NMOS管的栅极分别连接正常工作数据存储单元传来的数据信号DATA,第三PMOS管的漏极连接第三NMOS管的漏极,且第三PMOS管的漏极和第三NMOS管的漏极分别连接信号DATA的反相信号DATAN,第四PMOS管的栅极和第四NMOS管的栅极分别连接信号DATA,第四PMOS管的漏极连接第四NMOS管的漏极,且第四PMOS管的漏极和第四NMOS管的漏极分别连接信号DATAN,第三NMOS管的源极连接第一NMOS管的漏极,第四NMOS管的源极连接第二NMOS管的漏极,第一NMOS管的栅极和第二NMOS管的栅极分别连接读写控制信号RWEN1,且信号RWEN1与信号RWEN0互补,第一NMOS管的源极和第二NMOS管的源极分别连接地信号VSS。
3.根据权利要求2所述低功耗的芯片系统,其特征在于:所述第一~第四PMOS管均为标准CMOS 工艺标准阈值电压的PMOS管,第一~第四PMOS管的阈值电压PVT为CMOS工艺工厂提供的标准PMOS管阈值电压;第三、第四NMOS管均为标准CMOS 工艺标准阈值电压的NMOS管,第三、第四NMOS管的阈值电压NVT为CMOS工艺工厂提供的标准NMOS管阈值电压;第一、第二NMOS管的阈值电压为SNVT,SNVT>NVT*1.4且SNVT<NVT*2.1。
4.根据权利要求2或3所述低功耗的芯片系统,其特征在于:所述零功耗模式数据缓存单元的工作过程如下:
设置信号RWEN0=1、RWEN1=0;
待正常工作数据存储单元上的数据连接到DATA信号上;
等待时间大于5ns;
设置信号RWEN0=0、RWEN1=1;
保持RWEN0/REEN1信号不变,数据被锁存,能够随时被读取。
5.基于权利要求1所述系统的低功耗控制方法,其特征在于,包括以下步骤:
(1)当零功耗模式控制模块检测到外部的零功耗模式使能信号PDEN有效时进入零功耗模式;
(2)零功耗模式控制模块向正常工作数据存储单元和零功耗模式数据缓存单元发送信号POFFEN,然后将所有正常工作数据存储单元上的数据转移到零功耗模式数据缓存单元进行缓存;
(3)停止运行时钟产生模块;
(4)零功耗模式控制模块向发送信号PUEN,然后根据具体PAD的功能设置IO PAD模块中所有双向PAD为单向的INPUT或者OUTPUT,并设置所有OUTPUT PAD为固定电平;
(5)设置IO PAD模块的所有三态信号线为上拉或下拉使能;
(6)零功耗模式控制模块向电源管理模块发送信号VDDEN,然后电源管理模块关闭所有电源信号的输出。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201811375719.8A CN109521867B (zh) | 2018-11-19 | 2018-11-19 | 一种低功耗的芯片系统及其控制方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201811375719.8A CN109521867B (zh) | 2018-11-19 | 2018-11-19 | 一种低功耗的芯片系统及其控制方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN109521867A CN109521867A (zh) | 2019-03-26 |
CN109521867B true CN109521867B (zh) | 2024-01-30 |
Family
ID=65778014
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201811375719.8A Active CN109521867B (zh) | 2018-11-19 | 2018-11-19 | 一种低功耗的芯片系统及其控制方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN109521867B (zh) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP4386517A1 (en) * | 2021-09-18 | 2024-06-19 | Huawei Technologies Co., Ltd. | Method for storing data in storage device and storage device |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102446545A (zh) * | 2011-12-31 | 2012-05-09 | 上海交通大学 | 适用于低功耗芯片的静态随机访问存储器的设计方法 |
CN106201962A (zh) * | 2016-07-08 | 2016-12-07 | 深圳市博巨兴实业发展有限公司 | 一种可作为gpio的高压烧录io电路 |
-
2018
- 2018-11-19 CN CN201811375719.8A patent/CN109521867B/zh active Active
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102446545A (zh) * | 2011-12-31 | 2012-05-09 | 上海交通大学 | 适用于低功耗芯片的静态随机访问存储器的设计方法 |
CN106201962A (zh) * | 2016-07-08 | 2016-12-07 | 深圳市博巨兴实业发展有限公司 | 一种可作为gpio的高压烧录io电路 |
Also Published As
Publication number | Publication date |
---|---|
CN109521867A (zh) | 2019-03-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US20140032956A1 (en) | Ultra-deep power-down mode for memory devices | |
TWI520151B (zh) | 適用於ddr的信號傳輸電路 | |
CN112311383A (zh) | 实现电源监控高效低功耗的电路及工作方法 | |
US10382020B2 (en) | Ultra-low power static state flip flop | |
CN104158516B (zh) | 电压比较器 | |
CN103412509A (zh) | 低功耗自断电电路及其电平转换电路 | |
CN103984274A (zh) | 数字电源闸控的集成电路及方法 | |
CN110868204A (zh) | 防倒灌电路、双向电平转换器及集成电路 | |
CN109521867B (zh) | 一种低功耗的芯片系统及其控制方法 | |
CN111274187A (zh) | 一种基于fpga的1553b及串口通讯模块 | |
CN214101345U (zh) | 一种支持宽电平范围高速率数据的电平转换结构 | |
CN110266302A (zh) | 功率门控电路以及功率门控控制系统 | |
CN108733135A (zh) | 极低功耗实时时钟电路及控制方法 | |
US20200266820A1 (en) | Apparatus with Electronic Circuitry Having Reduced Leakage Current and Associated Methods | |
CN116436448B (zh) | 断电隔离电路及具有断电隔离电路的模拟开关 | |
CN107248853A (zh) | 新型小面积时钟独立srpg电路系统 | |
CN114006614B (zh) | 一种基于nmos上拉驱动器的热插拔结构 | |
CN102420586A (zh) | 时钟门控制电路及触发器 | |
CN109976496B (zh) | 一种soc电源管理电路及控制方法 | |
CN113595053A (zh) | 一种无时钟待机的低功耗感测芯片 | |
CN105958632B (zh) | 一种电源切换电路及信号传递方法 | |
CN102224677B (zh) | 电路的内部电荷转移 | |
US9568934B2 (en) | Semiconductor device and semiconductor system including the same | |
CN208351371U (zh) | 极低功耗实时时钟电路 | |
CN107124160A (zh) | 一种新型的小面积时钟独立srpg电路系统 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
TA01 | Transfer of patent application right | ||
TA01 | Transfer of patent application right |
Effective date of registration: 20230525 Address after: Room 902, 9th floor, Beidou Building, No. 6 Huida Road, Jiangbei New District, Nanjing City, Jiangsu Province, 210000 Applicant after: NANJING JIANGZHI TECHNOLOGY Co.,Ltd. Address before: Room 902, floor 9, Beidou building, No. 6, Huida Road, Pukou District, Nanjing, Jiangsu 210000 Applicant before: NANJING YINGNUO WEISHENG OPTICAL TECHNOLOGY Co.,Ltd. |
|
GR01 | Patent grant | ||
GR01 | Patent grant |