CN110648715A - 一种低电压sram写半选择故障的测试方法 - Google Patents

一种低电压sram写半选择故障的测试方法 Download PDF

Info

Publication number
CN110648715A
CN110648715A CN201910953586.6A CN201910953586A CN110648715A CN 110648715 A CN110648715 A CN 110648715A CN 201910953586 A CN201910953586 A CN 201910953586A CN 110648715 A CN110648715 A CN 110648715A
Authority
CN
China
Prior art keywords
write
selection
fault
select
low
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201910953586.6A
Other languages
English (en)
Other versions
CN110648715B (zh
Inventor
吕凯
蔡志匡
刘世欢
王荧
周正
胡善文
王子轩
郭宇锋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nanjing Post and Telecommunication University
Nanjing University of Posts and Telecommunications
Original Assignee
Nanjing Post and Telecommunication University
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nanjing Post and Telecommunication University filed Critical Nanjing Post and Telecommunication University
Priority to CN201910953586.6A priority Critical patent/CN110648715B/zh
Publication of CN110648715A publication Critical patent/CN110648715A/zh
Application granted granted Critical
Publication of CN110648715B publication Critical patent/CN110648715B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/54—Arrangements for designing test circuits, e.g. design for test [DFT] tools
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/14—Implementation of control logic, e.g. test mode decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/44—Indication or identification of errors, e.g. for repair
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/52—Protection of memory contents; Detection of errors in memory contents

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Static Random-Access Memory (AREA)

Abstract

一种低电压SRAM写半选择故障的测试方法，设计出写半选择故障测试元素：{⇕W0⇕W1column0⇕R1column0⇕R0column0'⇕W0⇕W1column1⇕R1column1⇕R0column0'}，其中{W1column0}和{W1column1}利用自定义行读写方式，即一种对指定范围的行地址进行有序的读写操作方式，将数据背景写入列地址相同、行地址顺序增加的存储单元，激活敏化出故障，随后进行读操作，将读出数据与期望数据比较，不一致则判断检测出故障。该方法能够弥补传统算法无法覆盖写半选择故障的问题，实现指定故障模型的覆盖，且有效地降低了测试成本。

Description

一种低电压SRAM写半选择故障的测试方法
技术领域
本发明属于集成电路测试领域，具体涉及一种低电压SRAM写半选择故障的测试方法。
背景技术
人工智能、物联网的快速发展驱动着新一代汽车电子、智能家居、工业制造等等，对高性能低功耗的芯片的需求不断增长，这同时也对存储器的要求也越来也高，存储器在芯片上的面积已经达到70％以上，这个比例还在上升。由于对高性能和低功耗的需求牵引，信息须存储在CPU的附近，即存储器需要内嵌在与CPU同一芯片位置上，能够最大限度的匹配CPU的高性能和低功耗的存储器只能是SRAM，其读写速度快，常被用作cache等，SRAM的独有的用途被广泛的应用于各种场合，其性能与功耗对整个芯片的影响是非常重要的。
为了满足不同的应用场景，SRAM的低功耗需求成为业内的研究热点，其中最直接有效的低功耗设计方法就是降低工作电压。随着制造工艺的不断发展，在低电压的工作环境下，工艺参数波动也愈加严重，制造出的SRAM的稳定性越来越差，为了解决这一问题，在设计上通过字线增强技术能够提高写稳定性并且提高读写速度，随之带来的问题是引发半选择单元发生故障。写半选择问题是指在对某一存储单元执行写操作的过程中，字线的有效使得同一行其他的存储单元出现的半选通现象。随后又有设计采用折中设计部分字线增强，能在一定程度上控制半选择问题，然而，随着工艺的发展，SRAM工作电压不断降低，半选择单元维持其存储值的能力越来越弱，导致半选择单元越来越严重，致使单元稳定性的下降以及一定的功耗浪费。当前，在低电压的工作环境下，先进工艺带下不断严重的工艺波动使得6T/8T SRAM的写半选择问题更加严重，但是传统的测试算法无法满足对写半选择问题的检测，探索一种能够覆盖写半选择问题的测试方法极为重要。
发明内容
针对现有技术的不足，本发明提供了一种能够检测出写半选择问题的方法。该方法能够弥补传统算法无法覆盖写半选择故障的问题，实现指定故障模型的覆盖，且有效地降低了测试成本。
一种低电压SRAM写半选择故障的测试方法，包括如下步骤：
步骤1，写半选择故障模型建立；
步骤2，写半选择故障测试元素设计；
步骤2-1，激活敏化；
步骤2-2，识别故障存在与否；
步骤2-3，选择单元是否存在写半选择问题；
步骤2-4，根据以上步骤的分析，设计出如下写半选择故障测试元素：
Figure BDA0002226522600000021
其中，S1-8依次为利用上述测试元素的写半选择故障步骤；
S1：初始化全为0，针对目前主流的低电压SRAM结构，虽然在初始化过程中可以激活敏化出写半选择故障，但不停的迭代写操作，使得最终所有的半选择单元均会置为0，因此该步骤只起到初始化的作用；
S2：对存储阵列第一列所有地址进行写1操作，激活敏化出存在于低电压SRAM中除了本次所选列的单元的其他半选择单元存在的写半选择故障；
S3：对存储阵列第一列所有地址进行读1操作，检测写1是否正确；
S4：对存储阵列第一列外所有地址进行读0操作，检测对应地址的存储单元值是否发生翻转，即是否存在写半选择故障的单元；
S5：再次初始化全为0；
S6：对第二列所有地址进行写1操作，激活敏化出存在于低电压SRAM中除了本次所选列的单元的其他半选择单元存在的写半选择故障，本次主要测试存储阵列的第一列是否存在写半选择故障；
S7：对存储阵列第二列所有地址进行读1操作，检测S6写1操作是否正确；
S8：对除第二列外所有地址进行读0操作，检测对应地址的存储单元值是否发生翻转，即是否存在写半选择故障的单元。
进一步地，所述步骤1中，写半选择故障模型建立，首先将由于先进工艺日渐严重的参数波动引发的写半选择问题映射到电气参数引起的问题，然后再由电气问题进行抽象逻辑建立成逻辑模型便于后续算法开发。
进一步地，所述步骤2-1中，对于整片SRAM测试，在同一时间对一整列的单元进行写操作，使得激活敏化写半选择故障的步骤覆盖到除选中列以外的其他列存储单元。
进一步地，所述步骤2-2中，在激活敏化过程之后，读出整片SRAM的响应值，然后对比期望响应，分析出有无写半选择故障的存在，因此需要读出期望响应的测试序列。
进一步地，所述步骤2-3中，考虑到选择单元也会存在写半选择问题，故激活敏化的测试序列还需要再次使用，但第二次使用需要更换选择单元，选择单元对象更换为另一列的所有单元。
进一步地，所述步骤2-4中，测试时间为4N+2R，N为存储阵列所有的单元数，R为存储阵列的行数。
本发明达到的有益效果为：该方法能够弥补传统算法无法覆盖写半选择故障的问题，实现指定故障模型的覆盖，且有效地降低了测试成本。
附图说明
图1是本发明实施例中的低电压SRAM写半选择故障的测试方法实现流程示意图。
图2是本发明实施例中写半选择问题机理示意图。
图3是本发明实施例中写半选择故障发生示意图。
图4是本发明实施例中MBIST顶层电路示意图。
图5是本发明实施例中地址生成器工作流程示意图。
图6是本发明实施例中数据发生器工作流程示意图。
图7是本发明实施例中写半选择故障的测试元素功能波形示意图。
具体实施方式
下面结合说明书附图对本发明的技术方案做进一步的详细说明。
本发明针对先进工艺带下不断严重的工艺波动使得6T/8T低电压SRAM的半选择问题愈加严重，但是目前传统的测试算法无法满足对写半选择问题的检测的问题，提出具有针对性的一种低电压SRAM写半选择故障的测试方法，如图1所示步骤包括：
步骤1，写半选择故障模型建立。
写半选择问题是指在对某一存储单元写操作的过程中，字线的有效使得同一行其他的存储单元出现的半选通现象。如图2所示，当WL打开，半选择单元的内部“0”节点Q一侧的下拉管和选通管联通了与浮空的BL之间的漏电通路，位线上的电荷大量注入导致Q点电位抬升；若Q点电位抬升至存储单元的翻转点，就会导致半选择单元的内部节点存储值发生翻转，造成破坏，即半选择单元出错。
出现写半选择的原因是由于先进工艺日渐严重的参数波动和低电压的工作环境。写半选择故障模型建立，主要分为两步骤，第一步是将由于先进工艺日渐严重的参数波动引发的写半选择问题映射到电气参数引起的问题，第二步是再由电气问题进行抽象逻辑建立成逻辑模型便于后续算法开发。从对写半选择问题出现的机理研究上发现，发生写半选择问题的原因是由于半选择单元的位线的出现大电流，抬升存储节点的电位导致半选择单元存储值可能会发生翻转。根据存储值发生翻转，半选择问题出现映射到逻辑级可以抽象出写半选择故障，即当选择单元进行写操作，同一行半选择单元的存储值发生0到1(1到0)的翻转动态过程。图3为在逻辑层下模拟写半选择故障发生的过程，假设红色单元为全选单元，黄色单元为存在半选择单元出错问题的单元。
步骤2，写半选择故障测试元素设计。
步骤2-1，激活敏化。
基于写半选择问题的机理分析和抽象逻辑建模过程，需要通过对选择单元进行写操作，才能激活敏化出选择单元对应行所在位置上半选择单元集合可能出现的写半选择问题。因此写半选择故障测试序列需要包含对选择单元进行写操作。对于整片SRAM测试，需要在同一时间对一整列的单元进行写操作，使得激活敏化写半选择故障的步骤覆盖到除选中列以外的其他列存储单元。
步骤2-2，识别故障存在与否。
在激活敏化过程之后，需要读出整片SRAM的响应值，然后对比期望响应，分析出有无写半选择故障的存在，因此需要读出期望响应的测试序列。
步骤2-3，选择单元是否存在写半选择问题。
考虑到选择单元也会存在写半选择问题，故激活敏化的测试序列还需要再次使用，但第二次使用需要更换选择单元，选择单元对象更换为另一列的所有单元。
步骤2-4，以上分析可以设计出如下写半选择故障测试元素：
其中，S1-8依次为利用上述测试元素的写半选择故障步骤。
S1：初始化全为0，针对目前主流的低电压SRAM结构，虽然在初始化过程中可以激活敏化出写半选择故障，但不停的迭代写操作，使得最终所有的半选择单元均会置为0，因此该步骤只起到初始化的作用。
S2：对存储阵列第一列所有地址进行写1操作，激活敏化出存在于低电压SRAM中除了本次所选列的单元的其他半选择单元存在的写半选择故障。
S3：对存储阵列第一列所有地址进行读1操作，检测写1是否正确。
S4：对存储阵列第一列外所有地址进行读0操作，检测对应地址的存储单元值是否发生翻转，即是否存在写半选择故障的单元。
S5：再次初始化全为0。
S6：对第二列所有地址进行写1操作，激活敏化出存在于低电压SRAM中除了本次所选列的单元的其他半选择单元存在的写半选择故障，本次主要测试存储阵列的第一列是否存在写半选择故障。
S7：对存储阵列第二列所有地址进行读1操作，检测S6写1操作是否正确。
S8：对除第二列外所有地址进行读0操作，检测对应地址的存储单元值是否发生翻转，即是否存在写半选择故障的单元。
测试时间为4N+2R，N为存储阵列所有的单元数，R为存储阵列的行数，本发明激活敏化写半选择故障，选择是对指定的两列单元进行0W1操作，其余的0W0，1W1，1W0均可行。
低电压SRAM写半选择故障的测试方法可行性和有效性验证，首先进行基于写半选择故障测试元素的BIST电路的设计，然后进行本方法的功能验证。
基于写半选择故障测试元素的BIST电路设计,利用自定义行读写方式，将数据背景写入列地址相同、行地址顺序增加的存储单元，激活敏化出故障，随后进行读操作，将读出数据与期望数据比较，不一致则判断检测出故障。自定义行读写方式是一种对指定范围的行地址进行有序的读写操作方式，可由控制器中的状态切换实现地址的切换。图4为设计出的顶层MBIST电路图，主要包括两个模块：BIST Controller和BIST Collar。BISTController是一个基于有限状态机的系统化测试控制器，包括地址生成器(具体工作流程示意图如图5)、数据生成器(具体工作流程示意图如图6)等，而状态机是基于算法固化的，每个状态都是根据写半选故障测试元素内的每个step进行分配的，从而可以控制整个MBIST测试过程合理进行。BIST Collar主要包括SRAM电路和bypass电路。bypass电路是一个以多路选通器为主的旁路电路，是为了可以切换输入数据来源，比如来自BISTController或者系统输入；二是为了方便其他类型测试，比如scan测试。
方法功能验证选取的验证对象为低电压6T SRAM(容量：16x32)，其行列地址均为4。图7为验证写半选择故障测试元素的波形示意图。test_ADA代表了MBIST控制器内的地址生成器输送给SRAM地址端的地址数据，test_DBIN代表了MBIST控制器内的数据生成器输送给SRAM数据端的背景数据。test_CENA、读使能信号，低电平有效；test_CENB为写使能信号，低有效，会随着测试算法过程的变化而变化。fail_h信号为测试结果信号，若测试无错误持续为0，若出现错误则跳变为1。tst_done为测试结束信号，测试结束跳变为“1”。
测试过程参见图7，其中，图7(a)显示的是测试元素的前四步：{W0W1column0R1column0R0column0’}。红色为初始化阶段，测试过程不受影响。从test_ADA信号可以看到地址变化，首先全地址升序，接着只选中第一列地址升序，重复两次，然后选中除第一列地址以外的地址按序升序。test_DBIN信号数据信号由0转ffff_ffff,再由ffff_ffff转0。从图中可以看出地址，写入数据和期望数据均能够匹配，表示算法中的{W0W1column0R1column0R0column0’}成功实现。图7(b)显示的是测试元素的后四步：{W0W1column1R1column1R0column1’}，可以看出算法中{W0W1column1R1column1R0column1’}成功实现。
以上所述仅为本发明的较佳实施方式，本发明的保护范围并不以上述实施方式为限，但凡本领域普通技术人员根据本发明所揭示内容所作的等效修饰或变化，皆应纳入权利要求书中记载的保护范围内。

Claims (6)

1.一种低电压SRAM写半选择故障的测试方法，其特征在于：包括如下步骤：
步骤1，写半选择故障模型建立；
步骤2，写半选择故障测试元素设计；
步骤2-1，激活敏化；
步骤2-2，识别故障存在与否；
步骤2-3，选择单元是否存在写半选择问题；
步骤2-4，根据以上步骤的分析，设计出如下写半选择故障测试元素：
Figure FDA0002226522590000011
其中，S1-8依次为利用上述测试元素的写半选择故障步骤；
S1：初始化全为0，针对目前主流的低电压SRAM结构，虽然在初始化过程中可以激活敏化出写半选择故障，但不停的迭代写操作，使得最终所有的半选择单元均会置为0，因此该步骤只起到初始化的作用；
S2：对存储阵列第一列所有地址进行写1操作，激活敏化出存在于低电压SRAM中除了本次所选列的单元的其他半选择单元存在的写半选择故障；
S3：对存储阵列第一列所有地址进行读1操作，检测写1是否正确；
S4：对存储阵列第一列外所有地址进行读0操作，检测对应地址的存储单元值是否发生翻转，即是否存在写半选择故障的单元；
S5：再次初始化全为0；
S6：对第二列所有地址进行写1操作，激活敏化出存在于低电压SRAM中除了本次所选列的单元的其他半选择单元存在的写半选择故障，本次主要测试存储阵列的第一列是否存在写半选择故障；
S7：对存储阵列第二列所有地址进行读1操作，检测S6写1操作是否正确；
S8：对除第二列外所有地址进行读0操作，检测对应地址的存储单元值是否发生翻转，即是否存在写半选择故障的单元。
2.根据权利要求1所述的一种低电压SRAM写半选择故障的测试方法，其特征在于：所述步骤1中，写半选择故障模型建立，首先将由于先进工艺日渐严重的参数波动引发的写半选择问题映射到电气参数引起的问题，然后再由电气问题进行抽象逻辑建立成逻辑模型便于后续算法开发。
3.根据权利要求1所述的一种低电压SRAM写半选择故障的测试方法，其特征在于：所述步骤2-1中，对于整片SRAM测试，在同一时间对一整列的单元进行写操作，使得激活敏化写半选择故障的步骤覆盖到除选中列以外的其他列存储单元。
4.根据权利要求1所述的一种低电压SRAM写半选择故障的测试方法，其特征在于：所述步骤2-2中，在激活敏化过程之后，读出整片SRAM的响应值，然后对比期望响应，分析出有无写半选择故障的存在，因此需要读出期望响应的测试序列。
5.根据权利要求1所述的一种低电压SRAM写半选择故障的测试方法，其特征在于：所述步骤2-3中，考虑到选择单元也会存在写半选择问题，故激活敏化的测试序列还需要再次使用，但第二次使用需要更换选择单元，选择单元对象更换为另一列的所有单元。
6.根据权利要求1所述的一种低电压SRAM写半选择故障的测试方法，其特征在于：所述步骤2-4中，测试时间为4N+2R，N为存储阵列所有的单元数，R为存储阵列的行数。
CN201910953586.6A 2019-10-09 2019-10-09 一种低电压sram写半选择故障的测试方法 Active CN110648715B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201910953586.6A CN110648715B (zh) 2019-10-09 2019-10-09 一种低电压sram写半选择故障的测试方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910953586.6A CN110648715B (zh) 2019-10-09 2019-10-09 一种低电压sram写半选择故障的测试方法

Publications (2)

Publication Number Publication Date
CN110648715A true CN110648715A (zh) 2020-01-03
CN110648715B CN110648715B (zh) 2020-10-02

Family

ID=69012419

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910953586.6A Active CN110648715B (zh) 2019-10-09 2019-10-09 一种低电压sram写半选择故障的测试方法

Country Status (1)

Country Link
CN (1) CN110648715B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112331253A (zh) * 2020-10-30 2021-02-05 深圳市宏旺微电子有限公司 一种芯片的测试方法、终端和存储介质

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6563751B1 (en) * 2000-12-29 2003-05-13 Nortel Networks Limited System and method for testing TDM sRAMs
JP2004046932A (ja) * 2002-07-09 2004-02-12 Fuji Photo Film Co Ltd メモリの試験方法
CN101877247A (zh) * 2009-04-28 2010-11-03 新思科技有限公司 用于测试多端口存储器器件的运行时可编程bist
CN103137190A (zh) * 2013-02-06 2013-06-05 西安交通大学 一种可实现亚阈值工作的列交错sram结构
JP2013211063A (ja) * 2012-03-30 2013-10-10 Kyushu Institute Of Technology 半導体記憶装置
CN105070315A (zh) * 2015-07-30 2015-11-18 孤山电子科技（上海）有限公司 Sram存储单元、sram电路及其读写方法
CN105336361A (zh) * 2015-12-04 2016-02-17 安徽大学 一种sram自跟踪复制位线电路
CN107845406A (zh) * 2016-09-20 2018-03-27 电信科学技术研究院 一种测试存储器的方法和设备

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6563751B1 (en) * 2000-12-29 2003-05-13 Nortel Networks Limited System and method for testing TDM sRAMs
JP2004046932A (ja) * 2002-07-09 2004-02-12 Fuji Photo Film Co Ltd メモリの試験方法
CN101877247A (zh) * 2009-04-28 2010-11-03 新思科技有限公司 用于测试多端口存储器器件的运行时可编程bist
JP2013211063A (ja) * 2012-03-30 2013-10-10 Kyushu Institute Of Technology 半導体記憶装置
CN103137190A (zh) * 2013-02-06 2013-06-05 西安交通大学 一种可实现亚阈值工作的列交错sram结构
CN105070315A (zh) * 2015-07-30 2015-11-18 孤山电子科技（上海）有限公司 Sram存储单元、sram电路及其读写方法
CN105336361A (zh) * 2015-12-04 2016-02-17 安徽大学 一种sram自跟踪复制位线电路
CN107845406A (zh) * 2016-09-20 2018-03-27 电信科学技术研究院 一种测试存储器的方法和设备

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
ZHAO CHUAN LEE等: "An 8T SRAM With On-Chip Dynamic Reliability", 《IEEE JOURNAL OF SOLID-STATE CIRCUITS》 *
程瑞娇等: "一种解决半选择单元干扰问题的ＳＲＡＭ 设计方案", 《复旦学报（自然科学版）》 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112331253A (zh) * 2020-10-30 2021-02-05 深圳市宏旺微电子有限公司 一种芯片的测试方法、终端和存储介质
CN112331253B (zh) * 2020-10-30 2023-12-08 深圳市宏旺微电子有限公司 一种芯片的测试方法、终端和存储介质

Also Published As

Publication number Publication date
CN110648715B (zh) 2020-10-02

Similar Documents

Publication Publication Date Title
US6243840B1 (en) Self-test ram using external synchronous clock
CN101065809B (zh) 用于检测薄弱单元的sram测试方法和sram测试设备
CN110570896B (zh) 一种面向弱故障的低电压sram测试方法
CN108694985B (zh) 用于检测存储器故障的测试方法及测试电路
KR100339321B1 (ko) 복수의메모리셀을가진메모리를구비한전자회로
US7719914B2 (en) Semiconductor memory and test system
CN108511029B (zh) 一种fpga中双端口sram阵列的内建自测和修复系统及其方法
CN105203908A (zh) 基于bist的3d sram中tsv开路测试方法
CN115083469A (zh) 用于刷新分箱的草图电路的设备和方法
KR100367191B1 (ko) 테스트수단을구비한전자회로및메모리셀테스트방법
CN110648715B (zh) 一种低电压sram写半选择故障的测试方法
JP2002288997A (ja) 半導体記憶装置
Tseng et al. A built-in self-repair scheme for multiport RAMs
US6304499B1 (en) Integrated dynamic semiconductor memory having redundant units of memory cells, and a method of self-repair
US11901024B2 (en) Method and device for testing memory chip
US8588018B2 (en) Integrated solution for identifying malfunctioning components within memory devices
CN112599178A (zh) Dram测试方法、装置、可读存储介质及电子设备
US9761329B2 (en) Built-in self-test (BIST) circuit and associated BIST method for embedded memories
US7719908B1 (en) Memory having read disturb test mode
US20140071736A1 (en) Testing signal development on a bit line in an sram
US12001305B2 (en) Resource allocation for a memory built-in self-test
CN114582390B (zh) Dram数据存储拓扑的探测方法及探测装置
US20140133253A1 (en) System and Method for Memory Testing
Li et al. Fault modeling and testing of resistive nonvolatile-8T SRAMs
Prince et al. A novel technique for minimisation of March test using read equivalent stress

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
EE01 Entry into force of recordation of patent licensing contract

Application publication date: 20200103

Assignee: Nanjing Low Power Chip Technology Research Institute Co.,Ltd.

Assignor: NANJING University OF POSTS AND TELECOMMUNICATIONS

Contract record no.: X2020980007909

Denomination of invention: A test method of low voltage SRAM write half select fault

Granted publication date: 20201002

License type: Common License

Record date: 20201113

EE01 Entry into force of recordation of patent licensing contract
EE01 Entry into force of recordation of patent licensing contract

Application publication date: 20200103

Assignee: NANJING UNIVERSITY OF POSTS AND TELECOMMUNICATIONS NANTONG INSTITUTE Co.,Ltd.

Assignor: NANJING University OF POSTS AND TELECOMMUNICATIONS

Contract record no.: X2021980011617

Denomination of invention: A test method for write half select fault of low voltage SRAM

Granted publication date: 20201002

License type: Common License

Record date: 20211029

EE01 Entry into force of recordation of patent licensing contract
EC01 Cancellation of recordation of patent licensing contract

Assignee: NANJING UNIVERSITY OF POSTS AND TELECOMMUNICATIONS NANTONG INSTITUTE Co.,Ltd.

Assignor: NANJING University OF POSTS AND TELECOMMUNICATIONS

Contract record no.: X2021980011617

Date of cancellation: 20230904

EC01 Cancellation of recordation of patent licensing contract