CN109376431A - 一种智能茶艺机ai芯片版图设计方法 - Google Patents

一种智能茶艺机ai芯片版图设计方法 Download PDF

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宋玉玺
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Abstract

本发明公开了一种智能茶艺机AI芯片版图设计方法。主要包括：A.首先规划布局布线设计的原则和方向，减少布线面积，对门级网表进行时序收敛性检查；B.将集成电路模块看作遗传算法中的初始种群，以布局面积为优化目标对智能茶艺机AI芯片进行布局设计；C.利用路径试探搜索来确定元件之间的连线，通过启发式迭代算法对智能茶艺机AI芯片进行布线设计；D.通过智能茶艺机AI芯片版图多块划分降低电路布图的复杂性，完成智能茶艺机AI芯片版图设计。该方法具有较好的交互性和合理性，运用自适应迭代策略，减少设计的重复性和降低复杂性，布线速度快，布局合理，走线归整有序。

Description

一种智能茶艺机AI芯片版图设计方法
技术领域
本发明涉及一种智能茶艺机AI芯片版图设计方法，属于集成电路设计、数学、物理领域。
背景技术
随着智能家居的发展，智能茶艺机受到越来越多喜欢饮茶人士的喜爱。智能茶艺机可以智能定制，数据化调配，智能温控，自动上水，洗杯，消毒等，这些功能全是由内部人工智能芯片所控制，因此，如何设计一款集成电路版图良好的芯片显得尤为重要。随着集成电路工艺制造复杂的多层结构和元器件多样性发展，一些集成电路达不到设计要求。现有的集成电路版图设计计算复杂度高、难度较大，布线速度较慢且面积大，使得芯片的面积较大，交互性差。
发明内容
为解决上述问题，本发明的目的在于提供一种具有较好的交互性和合理性的智能茶艺机AI芯片版图设计方法，运用自适应迭代策略，减少设计的重复性和降低复杂性，布线速度快，布局合理，走线归整有序。
本发明解决其问题所采用的技术方案，包括以下步骤：
A.首先规划布局布线设计的原则和方向，减少布线面积，对门级网表进行时序收敛性检查；
B.将集成电路模块看作遗传算法中的初始种群，以布局面积为优化目标对智能茶艺机AI芯片进行布局设计；
C.利用路径试探搜索来确定元件之间的连线，通过启发式迭代算法对智能茶艺机AI芯片进行布线设计；
D.通过智能茶艺机AI芯片版图多块划分降低电路布图的复杂性，完成智能茶艺机AI芯片版图设计。
本发明的有益效果是：
在集成电路版图设计难度越来越大的情况下，本发明具有较好的交互性和合理性，运用自适应迭代策略，减少设计的重复性和降低复杂性，布线速度快，布局合理，走线归整有序。
附图说明
图1一种智能茶艺机AI芯片版图设计方法的整体流程图。
图2智能茶艺机AI芯片布局设计流程图。
图3布线设计结构图。
具体实施方式
参照图1至图3，本发明所述的方法包括以下步骤：
A.首先规划布局布线设计的原则和方向，减少布线面积，对门级网表进行时序收敛性检查；
智能茶艺机AI芯片中所含的基本元素有元件和连线，连线面积占比很大，因此需要提前规划布线的原则和方向，减少布线面积，从而减少芯片的大小。在布局前对输入门级网表进行时序收敛性检查，从而判定门级网表能否与布局布线设计流程连续收敛。若差别较大，则需对门级网表进行分析并优化，否则将影响后面的布局布线设计。
①门级网表检查：利用用户的时间约束文件，无布局布线干扰的检查门级网表的时序信息；
②网表优化：利用优化工具实现门级网表对布局布线的连续时序传递。
B.将集成电路模块看作遗传算法中的初始种群，以布局面积为优化目标对智能茶艺机AI芯片进行布局设计(如图2)；
(1)通过布局确定模块的形状和大小，模块的排序和形状都包含在二进制编码方式中，用编码字符组成的数字串表示染色体，模块集合表示种群。模块长度和宽度的值域的份数a与染色体串长b的关系为：
2b-1＜a＜2b-1
将布局面积S(x)的最小化设为目标函数，各模块长宽分别为Li,Wi，则布局面积为
其中，n是模块的个数。则布局面积的适应度函数为：
(2)选择适应值最大的染色体作为最优染色体，保持种群多样性；对每一对配对的个体进行交叉，产生两个新的个体；通过变异来控制新基因的含量，调整个体编码的部分基因值，使个体逼近最优解，提高局部搜索能力。将整个布局区域看作一个坐标系区域，原点为左下角，从原点开始放置第一个模块，第一行放置模块按照从左到右的顺序，若第一行的最后一个模块超过边界，则不能放置在第一行。第二行放置不按照从左到右的顺序，而是将模块放置到使整体布局高度最小的边界线上，若所有模块放置完成，则运算结束；否则将按照选择、交叉、变异生成新一代染色体，按照上述方法重新放置，直至将所有模块都放置完成。
C.利用路径试探搜索来确定元件之间的连线，通过启发式迭代算法对智能茶艺机AI芯片进行布线设计；
设立起点到某节点x最短路径的实际代价为s(x)，节点x到目标节点最短路径的估计代价为v(x)，则估价函数为：
f(x)＝s(x)+ω*v(x)
其中，ω是一个正数权值，突出搜索的广度优先性。比较初始节点s与节点x的估价函数值，若x的函数值较小，则为父节点；否则无解。若x是目标节点，则利用x到s的回溯指针求出最短路径；否则计算x的后继节点的估价函数值，按照从小到大的顺序形成路径，从而对智能茶艺机AI芯片进行布线设计(如图3)。
D.通过智能茶艺机AI芯片版图多块划分降低电路布图的复杂性，完成智能茶艺机AI芯片版图设计。
(1)构造初始划分，选取两个规模相同的划分子集的任意元件移动到对方子集中，从而达到改善增益值最大化，然后选取下一对子集移动元件，直至所有子集都进行了元件移动。计算每个元件向对方子集移动后产生的移动增益：
其中，sij是子集N1中的节点ni与子集N2中的节点nj的连线代价。将累计移动增益最大的一组子集的元件进行移动，以当前的划分作为下次迭代的初始划分。不断迭代，从而找到全局最优划分。
(2)元件由原子集移动到目标子集后，划分需在电路总容量之间，不能超过容量范围。若划分后各子集容量基本相同，则划分是平衡的。元件移动后，需要更新邻点的增益。当移动任何一组元件产生的增益不大于0时，结束迭代。从而降低智能茶艺机AI芯片版图的设计复杂性。
综上所述，便完成了本发明所述的一种智能茶艺机AI芯片版图设计方法。该方法具有较好的交互性和合理性，运用自适应迭代策略，减少设计的重复性和降低复杂性，布线速度快，布局合理，走线归整有序。

Claims (3)

1.一种智能茶艺机AI芯片版图设计方法，其特征在于：对智能茶艺机AI芯片进行自动布局、自动布线、自动划分。所述方法包括以下步骤：
A.首先规划布局布线设计的原则和方向，减少布线面积，对门级网表进行时序收敛性检查；
B.将集成电路模块看作遗传算法中的初始种群，以布局面积为优化目标对智能茶艺机AI芯片进行布局设计；
C.利用路径试探搜索来确定元件之间的连线，通过启发式迭代算法对智能茶艺机AI芯片进行布线设计；
D.通过智能茶艺机AI芯片版图多块划分降低电路布图的复杂性，完成智能茶艺机AI芯片版图设计。
2.根据权利要求1所述的一种智能茶艺机AI芯片版图设计方法，其特征在于：所述步骤B包括：模块长度和宽度的值域的份数a与染色体串长b的关系为：2b-1＜a＜2b-1。
3.根据权利要求1所述的一种智能茶艺机AI芯片版图设计方法，其特征在于：所述步骤C包括：若x是目标节点，则利用x到s的回溯指针求出最短路径；否则计算x的后继节点的估价函数值，按照从小到大的顺序形成路径。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5838581A (en) * 1995-09-29 1998-11-17 Nec Corporation Layout system for logic circuit
US6099582A (en) * 1997-02-24 2000-08-08 Fujitsu Limited Automatic revision of semiconductor device layout for solving contradiction
CN105574245A (zh) * 2015-12-11 2016-05-11 中国航空工业集团公司西安航空计算技术研究所 高效率模拟电路版图设计流程方法
CN106777439A (zh) * 2015-11-24 2017-05-31 中国航空工业第六八研究所 一种基于ip硬核的数字芯片版图设计方法
CN106971041A (zh) * 2017-03-31 2017-07-21 福州大学 一种用于求解vlsi不可二划分版图规划设计方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5838581A (en) * 1995-09-29 1998-11-17 Nec Corporation Layout system for logic circuit
US6099582A (en) * 1997-02-24 2000-08-08 Fujitsu Limited Automatic revision of semiconductor device layout for solving contradiction
CN106777439A (zh) * 2015-11-24 2017-05-31 中国航空工业第六八研究所 一种基于ip硬核的数字芯片版图设计方法
CN105574245A (zh) * 2015-12-11 2016-05-11 中国航空工业集团公司西安航空计算技术研究所 高效率模拟电路版图设计流程方法
CN106971041A (zh) * 2017-03-31 2017-07-21 福州大学 一种用于求解vlsi不可二划分版图规划设计方法

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
蔡龙 等: "一种基于遗传算法的SPI后端布局设计算法研究与实现", 《遥测遥控》 *
韩力英: "集成电路中版图处理及互连线优化技术的研究", 《中国博士学位论文全文数据库-信息科技辑(月刊)》 *

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