CN105373668A - 芯片版图设计方法 - Google Patents

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Abstract

本发明公开了一种芯片版图设计方法，包括如下步骤：步骤一、进行逻辑综合形成门级网表文件，逻辑综合包括如下分步骤：进行功能模块的划分；根据功能模块的不同选择对应的标准单元库；进行逻辑综合形成各功能模块对应的模块网表；对各模块网表进行集成形成逻辑集成项目网表；步骤二、根据各模块网表分别制作出对应的模块版图，产生各功能模块对应的Liberty模型和LEF文件；步骤三、由各功能模块对应的Liberty模型和LEF文件以及标准单元库作为项目版图设计的输入文件，根据逻辑集成项目网表制作出整个芯片数字电路的版图。本发明能实现在单芯片中集成多套标准单元库，提高单一芯片的性能。

Description

芯片版图设计方法
技术领域
本发明涉及一种半导体集成电路制造领域的方法，特别是涉及一种芯片版图设计方法。
背景技术
如图1所示，是现有芯片版图设计方法的流程图；首先进行标记101所对应的逻辑设计，通过逻辑设计形成芯片数字电路的原理图，逻辑设计的芯片数字电路的原理图芯片一般采用行为级描述如寄存器(RTL)级描述。然后进行标记102所对应的逻辑综合步骤，逻辑综合步骤用于将RTL级描述的芯片数字电路转换成门级网表描述的电路，门级网表描述中需要采用标准单元库1，标准单元库1是和实际生产中的工艺相关的数据库，通过将标准单元库1中的实际的逻辑单元映射到RTL级描述的电路，实现原理图到和实际工艺相关的电路的转换。之后进行标记103所对应的版图设计，通常采用自动版图设计工具根据门级网表进行自动布局布线制作出版图。版图设计完成之后进行标记104所对应的tapeout即下线步骤，tapeout步骤中最终形成GDSII格式文件，将GDSII格式文件提交给制造工厂(Foundry)后就可以开始流片生产。
由图1可以看出，现有芯片版图设计方法受单元高度和绕线规则限制，同一芯片中只能用一套标准单元库。其中标准单元库会按照速度、功耗、面积等方面进行分类的，对速度要求较高的会选择相对应的一套标准单元库进行生产，以使得最终生产的数字电路速度较快；同理，对功耗要求较高的会选择相对应的一套标准单元库进行生产，以使得最终生产的数字电路功耗降低。同时，不同标准单元库所对应的生产工艺是相同的，但是由于单元库设计之初就需要考虑功耗、面积等因素，并制定出不同单元高度和绕线规则，所以现有方法中不同的标准单元库不能互相混用。
但是随着芯片设计复杂程度不断增加，由于单套标准单元库在应用上有其局限性，仅采用单套标准单元库已不能满足单一芯片的高性能设计要求。如对于复杂的芯片，芯片中会有部分电路对速度要求较高，而另外一部分电路对功耗要求较高，以及其它电路部分对面积要求较高，由于现有方法中受单元高度和绕线规则限制，同一芯片中只能用一套标准单元库，所以当采用的标准单元库满足了部分电路的速度要求时，则无法满足其它部分电路对功耗和面积等方面的要求，所以现有方法无法实现同时提高整个芯片电路的各部分电路的性能。
发明内容
本发明所要解决的技术问题是提供一种芯片版图设计方法，能实现在单芯片中集成多套标准单元库，提高单一芯片的性能。
为解决上述技术问题，本发明提供的芯片版图设计方法用于实现在单芯片中集成多套标准单元库，逻辑设计形成芯片数字电路的原理图，在逻辑设计完成之后包括如下步骤：
步骤一、进行逻辑综合形成门级网表文件；所述逻辑综合包括如下分步骤：
步骤11、对逻辑设计的芯片数字电路进行功能模块的划分。
步骤12、根据功能模块的不同选择对应的标准单元库。
步骤13、分别根据对应的标准单元库对各所述功能模块进行逻辑综合形成各所述功能模块对应的模块网表。
步骤14、对各所述功能模块对应的模块网表进行集成形成整个芯片数字电路的逻辑集成项目网表。
步骤二、根据步骤一形成的各所述模块网表分别制作出各所述功能模块所对应的模块版图；从各所述模块版图中分别产生各所述功能模块对应的Liberty模型和LEF文件。
步骤三、由步骤二中产生的各所述功能模块对应的Liberty模型和LEF文件以及步骤一中选定的各所述功能模块的标准单元库作为项目版图设计的输入文件，根据所述逻辑集成项目网表制作出整个芯片数字电路的版图，该整个芯片数字电路的版图集成了多套标准单元库。
进一步的改进是，步骤11中根据面积、速度和功耗的要求不同将所述芯片数字电路划分成多个相应的所述功能模块；步骤12中根据各所述功能模块的对面积、速度和功耗的要求不同选择对应的所述标准单元库。
进一步的改进是，步骤二中采用自动版图设计工具根据各所述模块网表进行自动布局布线分别制作出各所述功能模块所对应的模块版图。
进一步的改进是，步骤二通过执行模型产生脚本从各所述模块版图中分别产生各所述功能模块对应的Liberty模型和LEF文件。
进一步的改进是，步骤三中采用自动版图设计工具根据所述逻辑集成项目网表进行自动布局布线制作出整个芯片数字电路的版图。
本发明通过在逻辑设计之后对电路按照功能进行分块，在逻辑综合过程中分别得到各功能模块的模块网表和整个芯片数字电路的逻辑集成项目网表，通过版图设计步骤中将模块网表转换为对应的模块版图，之后在模块版图中提取出各功能模块对应的Liberty模型和LEF文件，之后将各功能模块对应的Liberty模型和LEF文件和各标准单元库作为输入能够将逻辑集成项目网表转换成整个芯片数字电路的版图，从而能实现在单芯片中集成多套标准单元库，由于能够根据功能模块的性能需要选择对应的标准单元库，所以本发明能够同时提供芯片的各部分电路所要求的性能，所以本发明最终能提高单一芯片的性能。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有芯片版图设计方法的流程图；
图2是本发明实施例芯片版图设计方法的流程图；
图3-图6是本发明实施例各步骤的示意图。
具体实施方式
如图2所示，是本发明实施例芯片版图设计方法的流程图；本发明实施例芯片版图设计方法用于实现在单芯片中集成多套标准单元库；首先，标记201所对应的逻辑设计步骤中形成芯片数字电路的原理图，在逻辑设计完成之后包括如下步骤：
步骤一、进行标记202所对应的逻辑综合步骤，用于形成门级网表文件；如图3所示，所述逻辑综合包括如下分步骤：
步骤11、对逻辑设计的芯片数字电路进行功能模块的划分，如图2中的标记204所对应的分块处理所示。本步骤中，能根据面积、速度和功耗的要求不同将所述芯片数字电路划分成多个相应的所述功能模块，图3中共示意出了3个模块，分别为标记2a对应的模块A、标记2b对应的模块B和标记2c对应的其它模块，其中模块A的性能要求高速，模块B的性能要求低功耗。
步骤12、根据功能模块的不同选择对应的标准单元库。本步骤中，主要根据各所述功能模块的对面积、速度和功耗的要求不同选择对应的所述标准单元库，以使得对各功能模块的性能都分别得到优化。
图3中，模块A选择了高速标准单元库1a中的liberty模型11a，liberty模型是指逻辑综合时需要调用的时序模型。而标准单元库则是指包含有标准单元LEF物理库(standardcellLEFlibrary)和liberty模型等数据库；其中LEF是物理库交换格式文件(Libraryexchangeformat，LEF)，是版图提取格式文件，在版图设计时需要调用的数据库，主要定义了标准单元模块的物理信息，如单元面积大小，几何形状，布线层等物理信息。
步骤13、分别根据对应的标准单元库对各所述功能模块进行逻辑综合形成各所述功能模块对应的模块网表，如模块A对应的模块A网表3a、模块B对应的模块B网表3b和其它模块对应的其它模块网表3c。
步骤14、对各所述功能模块对应的模块网表进行集成形成整个芯片数字电路的逻辑集成项目网表4。
步骤二、如图4所示，进行标记203a所对应的版图设计，该步版图设计中，根据步骤一形成的各所述模块网表分别制作出各所述功能模块所对应的模块版图。较佳为，本步骤中，采用自动版图设计工具根据各所述模块网表进行自动布局布线分别制作出各所述功能模块所对应的模块版图。其中，自动版图设计工具能够为SOC-Encounter，SOC-Encounter为Cadence公司自动布局布线工具。
然后，从各所述模块版图中分别产生各所述功能模块对应的Liberty模型和LEF文件，如标记4a对应的模块A的liberty模型和LEF，标记4b对应的模块B的liberty模型和LEF，标记4c对应的其它模块的liberty模型和LEF。
各模块的liberty模型和LEF能通过程序产生，如图5所示，通过执行模型产生脚本如标记206所示的步骤从各所述模块版图中分别产生各所述功能模块对应的Liberty模型和LEF文件。
步骤三、如图6所示，进行标记203b所对应的版图设计，由步骤二中产生的各所述功能模块对应的Liberty模型和LEF文件如标记4a、4b和4c所示以及步骤一中选定的各所述功能模块的标准单元库如标记1a、1b和1c所示作为项目版图设计的输入文件，根据所述逻辑集成项目网表制作出整个芯片数字电路的版图，该整个芯片数字电路的版图集成了多套标准单元库。较佳为，本步骤中，采用自动版图设计工具根据所述逻辑集成项目网表进行自动布局布线制作出整个芯片数字电路的版图。
由上述步骤可知，本发明实施例中，标记204所示的分块处理分别结合到标记202所对应的的逻辑综合和标记203所对应的版图设计中，逻辑综合得到各功能模块对应的模块网表和整个芯片数字电路的逻辑集成项目网表4；而标记203a对应的版图设计中得到了模块网表对应的模块版图，标记203b对应的版图设计中得到了整个芯片数字电路的版图。版图设计完成之后进行标记205对应的TAPEOUT步骤，即形成GDSII格式文件并将GDSII格式文件提交给制造工厂。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (5)

1.一种芯片版图设计方法，其特征在于，用于实现在单芯片中集成多套标准单元库，逻辑设计形成芯片数字电路的原理图，在逻辑设计完成之后包括如下步骤：
步骤一、进行逻辑综合形成门级网表文件；所述逻辑综合包括如下分步骤：
步骤11、对逻辑设计的芯片数字电路进行功能模块的划分；
步骤12、根据功能模块的不同选择对应的标准单元库；
步骤13、分别根据对应的标准单元库对各所述功能模块进行逻辑综合形成各所述功能模块对应的模块网表；
步骤14、对各所述功能模块对应的模块网表进行集成形成整个芯片数字电路的逻辑集成项目网表；
步骤二、根据步骤一形成的各所述模块网表分别制作出各所述功能模块所对应的模块版图；从各所述模块版图中分别产生各所述功能模块对应的Liberty模型和LEF文件；
步骤三、由步骤二中产生的各所述功能模块对应的Liberty模型和LEF文件以及步骤一中选定的各所述功能模块的标准单元库作为项目版图设计的输入文件，根据所述逻辑集成项目网表制作出整个芯片数字电路的版图，该整个芯片数字电路的版图集成了多套标准单元库。
2.如权利要求1所述的芯片版图设计方法，其特征在于：步骤11中根据面积、速度和功耗的要求不同将所述芯片数字电路划分成多个相应的所述功能模块；步骤12中根据各所述功能模块的对面积、速度和功耗的要求不同选择对应的所述标准单元库。
3.如权利要求1所述的芯片版图设计方法，其特征在于：步骤二中采用自动版图设计工具根据各所述模块网表进行自动布局布线分别制作出各所述功能模块所对应的模块版图。
4.如权利要求1或3所述的芯片版图设计方法，其特征在于：步骤二通过执行模型产生脚本从各所述模块版图中分别产生各所述功能模块对应的Liberty模型和LEF文件。
5.如权利要求1所述的芯片版图设计方法，其特征在于：步骤三中采用自动版图设计工具根据所述逻辑集成项目网表进行自动布局布线制作出整个芯片数字电路的版图。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109299503A (zh) * 2018-08-14 2019-02-01 珠海市微半导体有限公司 一种基于布线阻塞的lef文件的生成方法
CN111079362A (zh) * 2019-12-18 2020-04-28 京微齐力(北京)科技有限公司 一种利用层次化信息的并行综合算法
CN111142013A (zh) * 2019-12-31 2020-05-12 无锡市同飞科技有限公司 基于max7000系列cpld逻辑还原方法
CN117313651A (zh) * 2023-11-30 2023-12-29 沐曦集成电路(上海)有限公司 芯片功能特征设置方法、电子设备和介质
CN117592401A (zh) * 2023-11-14 2024-02-23 广芯微电子（广州）股份有限公司 一种基于设计交换格式文件的数据传递方法及装置
CN117933156A (zh) * 2024-03-25 2024-04-26 沐曦科技(成都)有限公司 基于门级网表的毛刺功耗优化方法、电子设备和介质
CN117933156B (zh) * 2024-03-25 2024-05-31 沐曦科技(成都)有限公司 基于门级网表的毛刺功耗优化方法、电子设备和介质

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102591997A (zh) * 2011-01-05 2012-07-18 上海华虹Nec电子有限公司 多电压芯片设计的版图和原理图一致性比较方法
CN102819625A (zh) * 2011-06-10 2012-12-12 上海华虹集成电路有限责任公司 一种数模复用io管脚结构的设计方法
CN104731994A (zh) * 2013-12-23 2015-06-24 上海华虹宏力半导体制造有限公司 非标准单元库原理图网表生成方法
US20150205901A1 (en) * 2014-01-22 2015-07-23 Samsung Electronics Co., Ltd. Layout design system for generating layout design of semiconductor device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102591997A (zh) * 2011-01-05 2012-07-18 上海华虹Nec电子有限公司 多电压芯片设计的版图和原理图一致性比较方法
CN102819625A (zh) * 2011-06-10 2012-12-12 上海华虹集成电路有限责任公司 一种数模复用io管脚结构的设计方法
CN104731994A (zh) * 2013-12-23 2015-06-24 上海华虹宏力半导体制造有限公司 非标准单元库原理图网表生成方法
US20150205901A1 (en) * 2014-01-22 2015-07-23 Samsung Electronics Co., Ltd. Layout design system for generating layout design of semiconductor device

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
丁夏: "蓝牙芯片的综合实现与验证", 《中国优秀硕士学位论文全文数据库 信息科技辑》 *

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109299503A (zh) * 2018-08-14 2019-02-01 珠海市微半导体有限公司 一种基于布线阻塞的lef文件的生成方法
CN109299503B (zh) * 2018-08-14 2023-02-17 珠海一微半导体股份有限公司 一种基于布线阻塞的lef文件的生成方法
CN111079362A (zh) * 2019-12-18 2020-04-28 京微齐力(北京)科技有限公司 一种利用层次化信息的并行综合算法
CN111142013A (zh) * 2019-12-31 2020-05-12 无锡市同飞科技有限公司 基于max7000系列cpld逻辑还原方法
CN111142013B (zh) * 2019-12-31 2021-12-07 无锡市同飞科技有限公司 基于max7000系列cpld逻辑还原方法
CN117592401A (zh) * 2023-11-14 2024-02-23 广芯微电子（广州）股份有限公司 一种基于设计交换格式文件的数据传递方法及装置
CN117313651A (zh) * 2023-11-30 2023-12-29 沐曦集成电路(上海)有限公司 芯片功能特征设置方法、电子设备和介质
CN117313651B (zh) * 2023-11-30 2024-02-09 沐曦集成电路(上海)有限公司 芯片功能特征设置方法、电子设备和介质
CN117933156A (zh) * 2024-03-25 2024-04-26 沐曦科技(成都)有限公司 基于门级网表的毛刺功耗优化方法、电子设备和介质
CN117933156B (zh) * 2024-03-25 2024-05-31 沐曦科技(成都)有限公司 基于门级网表的毛刺功耗优化方法、电子设备和介质

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