CN117933156B - 基于门级网表的毛刺功耗优化方法、电子设备和介质 - Google Patents
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Abstract
本发明涉及芯片技术领域，尤其涉及一种基于门级网表的毛刺功耗优化方法、电子设备和介质，方法包括：步骤S1、基于芯片设计的门级网表获取目标电路结构集合{A1,A2,…,An,…,AN}；步骤S2、构建每一An对应的标准单元库文件Bn，将Bn存储至标准单元库中；步骤S3、调用所述标准单元库，基于Bn生成对应的标准单元Cn，将所述芯片设计的门级网表中的An替换为Cn，Cn与An具有相同的输入和输出，且Cn与An所实现的逻辑功能相同。本发明减小了芯片设计中组合逻辑结构的毛刺功耗。
Description
技术领域
本发明涉及芯片技术领域，尤其涉及一种基于门级网表的毛刺功耗优化方法、电子设备和介质。
背景技术
在数字电路中，由于信号传输的延迟和逻辑门的响应时间等因素，可能会出现瞬时的电压波动，这些波动被称为“glitch”。通过对glitch进行分析，可以得到电路的功耗信息。通过优化毛刺功耗（Glitch Power）可以降低电路的动态功耗，提高电路的性能和可靠性。在芯片设计中，有组合逻辑电路的地方就会产生毛刺功耗。通常情况下，数据路径越长，组合逻辑越复杂，毛刺功耗越大。但是，现有的电子设计自动化（Electronic DesignAutomation，简称EDA）软件无法对毛刺功耗进行优化。由此可知，如何优化芯片设计中组合逻辑结构，减小毛刺功耗成为亟待解决的技术问题。
发明内容
本发明目的在于，提供一种基于门级网表的毛刺功耗优化方法、电子设备和介质，减小了芯片设计中组合逻辑结构的毛刺功耗。
根据本发明第一方面，提供了一种基于门级网表的毛刺功耗优化方法，包括：
步骤S1、基于芯片设计的门级网表获取目标电路结构集合{A1,A2,…,An,…,AN}，其中，An为第n个目标电路结构，n的取值范围为1到N，N为目标电路结构的总数，An包括至少两个串联连接的标准单元，目标电路结构为芯片设计中复用度位于前N的电路结构；
步骤S2、构建每一An对应的标准单元库文件Bn，将Bn存储至标准单元库中；
步骤S3、调用所述标准单元库，基于Bn生成对应的标准单元Cn，将所述芯片设计的门级网表中的An替换为Cn，Cn与An具有相同的输入和输出，且Cn与An所实现的逻辑功能相同。
根据本发明第二方面，提供一种电子设备，包括：至少一个处理器；以及，与所述至少一个处理器通信连接的存储器；其中，所述存储器存储有可被所述至少一个处理器执行的指令，所述指令被设置为用于执行本发明第一方面所述的方法。
根据本发明第三方面，提供一种计算机可读存储介质，存储有计算机可执行指令，所述计算机指令用于执行本发明第一方面所述的方法。
本发明与现有技术相比具有明显的优点和有益效果。借由上述技术方案，本发明提供的一种基于门级网表的毛刺功耗优化方法、电子设备和介质可达到相当的技术进步性及实用性，并具有产业上的广泛利用价值，其至少具有以下有益效果：
本发明通过获取芯片设计的门级网表中高复用度的目标电路结构，为每一目标电路结构构建对应的标准单元，再将芯片设计的门级网表中的目标电路结构替换为对应的标准单元，优化了芯片设计中组合逻辑结构，减小了芯片设计中组合逻辑结构的毛刺功耗，从而减小了芯片的动态功耗。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的基于门级网表的毛刺功耗优化方法流程图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明实施例提供了一种基于门级网表的毛刺功耗优化方法，如图1所示，包括：
步骤S1、基于芯片设计的门级网表获取目标电路结构集合{A1,A2,…,An,…,AN}，其中，An为第n个目标电路结构，n的取值范围为1到N，N为目标电路结构的总数，An包括至少两个串联连接的标准单元，目标电路结构为芯片设计中复用度位于前N的电路结构。
其中，芯片设计可以为数字芯片设计、数模混合芯片设计等类型的芯片。作为示例，芯片设计具体可以为图形处理器(Graphics Processing Unit，简称GPU)芯片、通信芯片等类型的芯片设计。芯片设计中的REG2REG 路径、IN2REG路径、REG2OUT路径、IN2OUT路径等包含组合逻辑的电路结构均会存毛刺功耗，目标电路结构为芯片设计中组合逻辑电路结构中的一部分，或者某一个整个的组合逻辑电路结构。REG2REG 路径、IN2REG路径、REG2OUT路径、IN2OUT路径均为现有的路径结构类型，在此不再一一赘述。
步骤S2、构建每一An对应的标准单元库文件Bn，将Bn存储至标准单元库中。
其中，标准单元库文件用于生成标准单元，可以理解的是，直接采用现有的生成标准文件库文件的方式来构建每一An对应的标准单元库文件Bn即可，在此不再赘述。
作为一种实施例，标准单元库文件Bn包括Cn对应的图像显示标准文件（GDSII）、Cn对应的物理库交换格式文件（LEF）和Cn对应的时序库文件（Liberty），图像显示标准文件包括版图层次信息、形状信息和位置信息，可以用于寄生参数提取、功耗分析、电压降分析等。物理库交换格式文件为用于自动布局布线的物理库文件，时序库文件为用于综合和时序分析的库文件。
步骤S3、调用所述标准单元库，基于Bn生成对应的标准单元Cn，将所述芯片设计的门级网表中的An替换为Cn，Cn与An具有相同的输入和输出，且Cn与An所实现的逻辑功能相同。
需要说明的是，发送端触发器和接收端触发器之间连接的组合逻辑结构，在传输数据的过程中，互相连接的两个标准单元在传输数据的过程中均会出现毛刺功耗。本发明通过将高复用度的目标电路结构替换为对应的标准单元，能够极大的减小组合逻辑结构中的毛刺功耗。
芯片设计很庞大，以REG2REG path为例，不同的REG2REG path类型会存在多个不同的电路结构，不同的REG2REG path类型的电路结构对应的组合逻辑结构可能也不相同，构建标准单元库文件、以及替换电路结构的过程也需要花费成本，不可能将每一个组合逻辑结构均替换为一个组合逻辑结构，因此，如何选择门级网表中合理能够替换为标准单元的目标电路结构也极为关键，本发明实施例提出了两种选择目标电路结构的方式。
方式一、
作为一种实施例，所述步骤S1包括：
步骤S11、遍历所述芯片设计的门级网表，获取每一待检索电路结构对应的预设参数信息{R1,R2,…,Rm,…,RM}，其中，Rm为第m个电路结构对应的预设参数信息，m的取值范围为1到M，M为待检索电路结构的数量，待检索电路结构至少包括两个串联连接的标准单元，Rm=（R1m,R2m,R3m），R1m为第m个待检索电路结构中包含的标准单元数量，R2m为第m个待检索电路结构在所述芯片设计的门级网表中的出现次数，R3m为第m个待检索电路结构对应的时钟频率。
其中，步骤S11具体可以采用图算法等来实现，通过步骤S11可以获取到每一种可能的电路结构组合包含的标准单元数量以及在所述芯片设计的门级网表中的出现次数。
步骤S12、获取每一Rm对应的综合权重值Wm:
Wm=a×R1m+b×R2m+c×R3m
其中，a为预设的标准单元数量权重系数，b为预设的出现次数权重系数，c为预设的时钟频率权重系数。
需要说明的是，a、b、c的值可以根据具体应用需求来设置。通过计算综合权重可以从包含的标准单元数量以及在所述芯片设计的门级网表中的出现次数两个维度综合选择目标电路结构。
步骤S13、将所有Wm按照从大到小的顺序进行排序，将综合权重值排在前N个的待检索电路结构组成的集合确定为目标电路结构集合{A1,A2,…,An,…,AN}。
其中，N的取值根据具体应用需求和所述芯片设计的类型来设值。例如，对于GPU芯片，可以将N设置为2，由于具有GPU芯片的高复用性的特征，通过替换综合权重值排在2位的待检索电路结构，便可从整体上替换大量的电路结构，极大程度的减小毛刺功耗，从而减小了芯片设计的功耗。
方式二、
所述步骤S1包括：
步骤X11、获取候选电路结构集合{D1,D2,…,Dk,…,DK}，其中，Dk为第k个候选电路结构，k的取值范围为1到K，K为候选电路结构的总数，候选电路结构为芯片设计中预设的高频出现的电路结构，K>M。
需要说明的是，在设计芯片设计时，对于高复用的电路结构是可以预先获知的，因此，可以将预先获知的高复用的电路结构设置为候选电路结构，直接从候选电路结构中选择目标电路结构，从而缩小查找范围。候选电路结构具体可为复用度超过预设复用阈值的电路结构。
步骤X12、检索所述芯片设计的门级网表，获取每一Dk在所述芯片设计的门级网表中出现的数量Ek。
步骤X13、将所有Ek按照从大到小的顺序进行排序，将Ek排在前N个的候选电路结构组成的集合确定为目标电路结构集合{A1,A2,…,An,…,AN}。
所述芯片设计的门级网表可以为任意阶段的门级网表，但需要说明的是，步骤S1和步骤S3中的门级网表为同一阶段的门级网表。
作为一种实施例，所述芯片设计的门级网表为经过逻辑综合生成的门级网表，所述步骤S1中基于经过逻辑综合生成的门级网表获取目标电路结构集合{A1,A2,…,An,…,AN}，步骤S3进行替换时，可以通过在芯片设计的RTL（Register Transfer Level）代码中进行替换，重新综合生成替换后的门级网表，所述步骤S3包括：
步骤S31、遍历芯片设计的RTL代码，获取每一An对应的RTL代码段Fn。
步骤S32、调用所述标准单元库，基于每一Bn生成Cn对应的门级网表。
步骤S33、将芯片设计的RTL代码中的每一Fn替换为Cn对应的门级网表。
步骤S34、所有的Fn全部替换完成后，基于替换后的芯片设计的RTL代码重新执行逻辑综合，生成替换后的门级网表。
通过步骤S31-步骤S34，在芯片设计的RTL代码中替换每一An对应的RTL代码段Fn，重新进行逻辑综合，在逻辑综合过程中，可以进一步进行逻辑优化，从而能够在芯片设计更早期的阶段获取高质量的门级网表。
作为另一种实施例，所述芯片设计的门级网表为经过物理布局布线优化后的门级网表，需要说明的是，本示例中，所述步骤S1中基于经过物理布局布线优化后的门级网表获取目标电路结构集合{A1,A2,…,An,…,AN}，所述步骤S3包括：
步骤X31、遍历所述芯片设计的门级网表，获取每一An对应的逻辑连接关系信息。
步骤X32、调用所述标准单元库，基于每一Bn生成Cn对应的Cn。
步骤X33、基于每一An对应的逻辑连接关系信息，将所述芯片设计的门级网表中的每一An替换为对应的Cn，基于布局布线工具对Cn进行设计规则检查（DRC-Design RuleCheck），若均检查通过，则生成替换后的门级网表。
其中，步骤X33通过对Cn进行设计规则检查，保证版图没有设计规程违反。
通过步骤X31-步骤X33能够实现直接在经过物理布局布线优化后的门级网表对目标电路结构的替换，无需重新修改芯片设计的RTL代码，能够节省芯片设计的项目执行时间。
需要说明的是，一些示例性实施例被描述成作为流程图描绘的处理或方法。虽然流程图将各步骤描述成顺序的处理，但是其中的许多步骤可以被并行地、并发地或者同时实施。此外，各步骤的顺序可以被重新安排。当其操作完成时处理可以被终止，但是还可以具有未包括在附图中的附加步骤。处理可以对应于方法、函数、规程、子例程、子程序等等。
本发明实施例还提供一种电子设备，包括：至少一个处理器；以及，与所述至少一个处理器通信连接的存储器；其中，所述存储器存储有可被所述至少一个处理器执行的指令，所述指令被设置为用于执行本发明实施例所述的方法。
本发明实施例还提供一种计算机可读存储介质，存储有计算机可执行指令，所述计算机指令用于执行本发明实施例所述的方法。
本发明实施例通过获取芯片设计的门级网表中高复用度的目标电路结构，为每一目标电路结构构建对应的标准单元，再将芯片设计的门级网表中的目标电路结构替换为对应的标准单元，优化了芯片设计中组合逻辑结构，减小了芯片设计中组合逻辑结构的毛刺功耗，从而减小了芯片的动态功耗芯片的动态功耗。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明,任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内,当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例,但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。
Claims (8)
1.一种基于门级网表的毛刺功耗优化方法，其特征在于，包括：
步骤S1、基于芯片设计的门级网表获取目标电路结构集合{A1,A2,…,An,…,AN}，其中，An为第n个目标电路结构，n的取值范围为1到N，N为目标电路结构的总数，An包括至少两个串联连接的标准单元，目标电路结构为芯片设计中复用度位于前N的电路结构；
步骤S2、构建每一An对应的标准单元库文件Bn，将Bn存储至标准单元库中；
步骤S3、调用所述标准单元库，基于Bn生成对应的标准单元Cn，将所述芯片设计的门级网表中的An替换为Cn，Cn与An具有相同的输入和输出，且Cn与An所实现的逻辑功能相同；
所述步骤S1包括：
步骤S11、遍历所述芯片设计的门级网表，获取每一待检索电路结构对应的预设参数信息{R1,R2,…,Rm,…,RM}，其中，Rm为第m个电路结构对应的预设参数信息，m的取值范围为1到M，M为待检索电路结构的数量，待检索电路结构至少包括两个串联连接的标准单元，Rm=（R1m,R2m,R3m），R1m为第m个待检索电路结构中包含的标准单元数量，R2m为第m个待检索电路结构在所述芯片设计的门级网表中的出现次数，R3m为第m个待检索电路结构对应的时钟频率；
步骤S12、获取每一Rm对应的综合权重值Wm:
Wm=a×R1m+b×R2m+c×R3m
其中，a为预设的标准单元数量权重系数，b为预设的出现次数权重系数，c为预设的时钟频率权重系数；
步骤S13、将所有Wm按照从大到小的顺序进行排序，将综合权重值排在前N个的待检索电路结构组成的集合确定为目标电路结构集合{A1,A2,…,An,…,AN}；
或者，所述步骤S1包括：
步骤X11、获取候选电路结构集合{D1,D2,…,Dk,…,DK}，其中，Dk为第k个候选电路结构，k的取值范围为1到K，K为候选电路结构的总数，候选电路结构为芯片设计中预设的高频出现的电路结构，K>M；
步骤X12、检索所述芯片设计的门级网表，获取每一Dk在所述芯片设计的门级网表中出现的数量Ek；
步骤X13、将所有Ek按照从大到小的顺序进行排序，将Ek排在前N个的候选电路结构组成的集合确定为目标电路结构集合{A1,A2,…,An,…,AN}。
2.根据权利要求1所述的方法，其特征在于，
标准单元库文件Bn包括Cn对应的图像显示标准文件、Cn对应的物理库交换格式文件和Cn对应的时序库文件，图像显示标准文件包括版图层次信息、形状信息和位置信息，物理库交换格式文件为用于自动布局布线的物理库文件，时序库文件为用于综合和时序分析的库文件。
3.根据权利要求1所述的方法，其特征在于，
所述芯片设计的门级网表为经过逻辑综合生成的门级网表。
4.根据权利要求3所述的方法，其特征在于，
所述步骤S3包括：
步骤S31、遍历芯片设计的RTL代码，获取每一An对应的RTL代码段Fn；
步骤S32、调用所述标准单元库，基于每一Bn生成Cn对应的门级网表；
步骤S33、将芯片设计的RTL代码中的每一Fn替换为Cn对应的门级网表；
步骤S34、所有的Fn全部替换完成后，基于替换后的芯片设计的RTL代码重新执行逻辑综合，生成替换后的门级网表。
5.根据权利要求1所述的方法，其特征在于，
所述芯片设计的门级网表为经过物理布局布线优化后的门级网表。
6.根据权利要求5所述的方法，其特征在于，
所述步骤S3包括：
步骤X31、遍历所述芯片设计的门级网表，获取每一An对应的逻辑连接关系信息；
步骤X32、调用所述标准单元库，基于每一Bn生成Cn对应的Cn；
步骤X33、基于每一An对应的逻辑连接关系信息，将所述芯片设计的门级网表中的每一An替换为对应的Cn，基于布局布线工具对Cn进行设计规则检查，若均检查通过，则生成替换后的门级网表。
7.一种电子设备，其特征在于，包括：
至少一个处理器；
以及，与所述至少一个处理器通信连接的存储器；
其中，所述存储器存储有可被所述至少一个处理器执行的指令，所述指令被设置为用于执行前述权利要求1-6任一项所述的方法。
8.一种计算机可读存储介质，其特征在于，存储有计算机可执行指令，所述计算机可执行指令用于执行前述权利要求1-6中任一项所述的方法。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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