CN109918735A - 一种电路级单粒子效应敏感路径的搜索方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 29
- 239000002245 particle Substances 0.000 title claims abstract description 23
- 230000000694 effects Effects 0.000 title claims abstract description 11
- 206010070834 Sensitisation Diseases 0.000 claims abstract description 18
- 230000008313 sensitization Effects 0.000 claims abstract description 18
- 238000004458 analytical method Methods 0.000 claims abstract description 15
- 230000001052 transient effect Effects 0.000 claims abstract description 11
- 230000008569 process Effects 0.000 claims abstract description 8
- 230000006870 function Effects 0.000 claims abstract description 6
- 230000001235 sensitizing effect Effects 0.000 claims description 11
- 230000004907 flux Effects 0.000 claims description 6
- 238000004088 simulation Methods 0.000 claims description 5
- 235000013599 spices Nutrition 0.000 claims description 5
- 238000007619 statistical method Methods 0.000 claims description 5
- 230000000873 masking effect Effects 0.000 claims description 4
- 230000005611 electricity Effects 0.000 claims description 3
- 238000002347 injection Methods 0.000 claims description 3
- 239000007924 injection Substances 0.000 claims description 3
- 230000001020 rhythmical effect Effects 0.000 claims description 3
- 235000006508 Nelumbo nucifera Nutrition 0.000 claims description 2
- 240000002853 Nelumbo nucifera Species 0.000 claims description 2
- 235000006510 Nelumbo pentapetala Nutrition 0.000 claims description 2
- 230000008859 change Effects 0.000 abstract description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000007781 pre-processing Methods 0.000 description 2
- 230000009471 action Effects 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000012512 characterization method Methods 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000005764 inhibitory process Effects 0.000 description 1
- 230000002045 lasting effect Effects 0.000 description 1
- 230000000644 propagated effect Effects 0.000 description 1
- 230000000191 radiation effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000003014 reinforcing effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
一种电路级单粒子效应敏感路径的搜索方法。本发明提供一种电路级单粒子敏感路径搜索方法，该方法包括标准单元预处理环节、基于标准单元库文件、网表分析环节、电路功能仿真环节、软错误率计算环节以及统计和分析环节，其中软错误率计算环节根据电路功能仿真环节得到的值变转储文件逐周期查找网表分析环节得到的敏化条件表，确定不同逻辑门到触发器之间的敏化路径，当敏化条件成立时，相应计算SET产生及捕获概率，进而计算得到每个逻辑门在其每条路径上的软错误率。本发明能够在芯片设计的早期阶段(综合过程之后)评估系统软错误率情况，分析和计算电路中不同组合路径、不同逻辑门的单粒子瞬态易损性以及对系统整体的影响程度，从而可以有选择性地加固更敏感的单元。
Description
技术领域
本发明属于辐射效应仿真领域，涉及一种电路级的单粒子效应敏感路径的搜索方法。
背景技术
随着半导体工艺特征尺寸的持续减小和器件工作频率不断提高，组合电路中的单粒子瞬态(SET)引发的软错误数不断上升，有逐渐超过存储元件的趋势。进入纳米工艺节点后，SET成为单粒子效应的(SEE)的主导因素。
针对组合逻辑电路加固的一种方法是，通过调整器件尺寸增大SET产生的临界电荷，降低SET的发生概率。较大的器件尺寸也意味着较大的节点电容，当瞬态脉冲在逻辑门之间传播时逻辑门的滤波作用同时有所增强。因此增大器件尺寸是一种有效的抑制SET手段。然而，如果同时增大电路中所有的逻辑门，将带来严重的面积开销和性能损失。
发明内容
为了实现电路面积和软错误率之间的折衷，有选择性地加固更敏感的单元，本发明提供一种电路级单粒子敏感路径搜索方法。
本发明的方案如下：
该电路级单粒子效应敏感路径的搜索方法，包括：
标准单元预处理环节，基于标准单元库文件，获得每个逻辑门的敏感区域面积，并通过Spice仿真获得每个逻辑门的临界电荷；
网表分析环节，读取电路综合后的门级网表，分析电路结构，找到所有组合路径，并建立任意逻辑门到任意触发器的敏化条件表；
电路功能仿真环节，根据系统外部输入激励，在设定的时长(多个周期)内对被测电路进行仿真，记录被测电路每个时刻各逻辑门和触发器的逻辑状态，得到值变转储(VCD)文件；
软错误率计算环节，根据电路功能仿真环节得到的值变转储(VCD)文件逐周期查找网表分析环节得到的敏化条件表，确定不同逻辑门到触发器之间的敏化路径，当敏化条件成立时，相应计算SET产生概率和SET捕获概率，进而计算得到每个逻辑门在其每条路径上的软错误率；其中，SET产生概率的计算因子包括标准单元预处理环节得到的敏感区域面积和临界电荷；最后记录所述设定的时长内所有周期的软错误率；
统计和分析环节，根据每个逻辑门在其每条路径上的软错误率，统计分析得出用户所需的信息。
进一步的，所述标准单元预处理环节，具体是：读取标准单元库提供的版图文件，识别每个逻辑门的敏感区域，得到敏感区域面积；并对每个逻辑门的电路进行Spice仿真，选择敏感节点注入基于双指数故障电流源，仿真得到单粒子瞬态的临界电荷。
进一步的，所述网表分析环节，具体是：首先统计门级网表的资源信息，得到构成电路的逻辑门、触发器、输入端口和输出端口数量以及互联关系；然后根据触发器划分得到电路中的所有组合路径，即组合路径的终点和起点均为触发器，组合路径内不包含时序元件；最后通过分析组合路径的逻辑表达式，得到各节点的敏化条件，最终建立任意逻辑门到任意触发器的敏化条件表。
进一步的，所述每个逻辑门在其每条路径上的软错误率的具体计算过程是：
按照公式(1)计算SET产生概率：
其中，Flux代表环境中的粒子通量，单位cm-2s-1；K是与工艺无关的系数；A代表敏感区域面积，单位cm2；Qs代表电荷收集效率，单位fC；R(Q)为单位时间内粒子入射产生电荷量大于Q的次数，取Q等于逻辑门的临界电荷Qcrit，公式即表征SET的产生概率；
按照公式(2)计算SET捕获概率：
Pcapture＝(WSET-Tlatc)/T (2)
其中，WSET为SET脉冲宽度；Tlatch为触发器锁存窗口宽度，等于触发器建立时间和保持时间之和；T为时钟周期；
以逻辑门N产生的SET被触发器D捕获的概率来表征软错误率，记为PN，D；
若当前周期内逻辑门N到触发器D之间存在敏化路径，并忽略电气掩蔽效应，则
PN，D＝R(Qcirt)·Pcapture (3)
若当前周期内逻辑门N到触发器D之间不存在敏化路径，则PN，D＝0。
进一步的，所述统计和分析环节可具体得出以下信息：
对组合路径内所有节点的软错误率求和得到该组合路径的软错误率；
对所有组合路径内同一逻辑门的软错误率求和得到该逻辑门的软错误率；
所有组合路径的软错误率之和作为电路整体的软错误率；
统计仿真时长内的所有周期，得出最敏感的组合路径或逻辑门，同时得到软错误在不同逻辑门中的分布。
本发明具有以下有益效果：
本发明针对数字芯片中的组合路径，分析单粒子瞬态的产生、传播和捕获过程，计算不同路径上的敏感性，能够在芯片设计的早期阶段(综合过程之后)评估系统软错误率情况，分析和计算电路中不同组合路径、不同逻辑门的单粒子瞬态易损性以及对系统整体的影响程度，从而可以有选择性地加固更敏感的单元，实现电路面积和软错误率之间的折衷。
附图说明
图1为本发明的敏感路径搜索系统结构框图。
图2为一个组合逻辑路径实例。
图3为软错误率在逻辑门中的分布图。
具体实施方式
下面结合附图，对本发明的单粒子敏感路径搜索方法作进一步详述。
如图1所示，单粒子敏感路径搜索包括标准单元预处理模块、网表分析模块、软错误率计算模块、统计分析和报告模块。
标准单元预处理模块读取标准单元库提供的版图文件(.gds文件)，识别每个单元(即逻辑门，也即后文所称节点)的敏感区域，得到敏感区域面积A；并对各单元的电路进行Spice仿真，选择敏感节点注入基于双指数故障电流源，仿真得到单粒子瞬态的临界电荷Qcrit。
网表分析模块以Design Compiler综合后得到的门级网表文件为输入，分析电路的拓扑结构，得到所有组合路径信息。具体来说，首先统计电路网表的资源信息，得到构成电路的逻辑门、触发器、输入端口和输出端口数量和互联关系。然后根据触发器划分得到电路中的所有组合路径，即组合路径的终点(输出端)和起点(输入端)均为触发器，组合路径内不包含时序元件。如图2所示的电路实例，从触发器d1/Q端到d2/D端构成一条组合路径，该组合路径由n1、na1、a1和no1等4个逻辑门构成，组合逻辑的输出端连接到触发器d2。根据路径上逻辑门的连接关系，得到该路径的逻辑表达式：
d2/D＝～(～IN&d1/Q)&～(d1/Q|d2/Q) (1)
组合逻辑路径上的每个逻辑门都有可能受到单粒子攻击而产生瞬态脉冲，该脉冲向后级传播的过程中受到逻辑掩蔽效应影响，仅当该节点至路径终点之间存在敏化路径时，瞬态脉冲才能够输出。通过分析路径的逻辑表达式，得到各节点的敏化条件。分析电路中的所有组合逻辑路径，建立任意逻辑门到任意触发器的敏化条件表。以下表1为图2中组合逻辑对应的敏化条件表。
表1
| 输出节点 | 起始节点 | 敏化条件 |
| d2 | IN | / |
| d2 | d1 | ～IN |
| d2 | d2 | ～d1 |
| d2 | n1 | / |
| d2 | nal | ～d1&～d2 |
| d2 | nol | IN，～d1 |
| d2 | a1 | 1 |
软错误率计算模块以功能仿真过程中的值变转储(VCD)文件为输入，获得任意时刻各触发器的逻辑值。逐周期查找上述敏化条件表，带入各节点的逻辑值计算，当敏化条件成立时，当前逻辑门与当前触发器之间存在敏化路径，此时考虑单粒子瞬态的产生和捕获概率，计算软错误率。
SET产生概率采用Hazucha提出的模型表征，如公式(1)所示：
其中，Flux代表环境中的粒子通量，单位cm-2s-1；K是与工艺无关的系数；A代表敏感区域面积，单位cm2；Qs代表电荷收集效率，单位fC，依赖于工艺和工作条件等因素，可以通过实验结果推到得出；R(Q)为单位时间内粒子入射产生电荷量大于Q的次数。取Q等于逻辑门的临界电荷Qcrit，该公式可以表征SET的产生概率。
SET捕获概率由公式(2)给出：
Pcapture＝(WSET-Tlatc)/T (2)
其中，WSET为SET脉冲宽度；Tlatch为触发器锁存窗口宽度，等于触发器建立时间和保持时间之和；T为时钟周期。
节点N到触发器D的软错误率(假设当前周期内节点N到D之间存在敏化路径，并忽略电气掩蔽效应)得到：
PN，D＝R(Qcirt)·Pcapture (3)
其中，PN，D代表节点N产生的SET被触发器D捕获的概率，若当前周期N到D之间不存在敏化路径，PN，D＝0。软错误率计算模块得到仿真时间内所有周期的软错误率情况，并记录在文件中，供统计分析和报告模块使用。
统计分析和报告模块，根据前述步骤的计算结果，结合电路资源统计(主要是指构成电路的逻辑门和触发器等，以及每种门的数量等)，给出用户所需的信息，包括：1)分别以逻辑门和组合路径为单位的软错误发生次数。2)电路整体的软错误率。3)报告最敏感的组合路径和逻辑门。4)软错误在不同逻辑门中的分布。具体计算方式为：对组合路径内所有节点的软错误率求和得到路径软错误率；对所有组合路径内同一逻辑门的软错误求和得到该逻辑门的软错误率。统计仿真时长内的所有周期，得出最敏感的组合路径或逻辑门，同时得到了软错误在不同逻辑门中的分布。然后对目标电路所有组合路径软错误之和作为电路整体的软错误率从而为选择性SET加固提供依据。
Claims (5)
1.一种电路级单粒子效应敏感路径的搜索方法，其特征在于，包括：
标准单元预处理环节，基于标准单元库文件，获得每个逻辑门的敏感区域面积，并通过Spice仿真获得每个逻辑门的临界电荷；
网表分析环节，读取电路综合后的门级网表，分析电路结构，找到所有组合路径，并建立任意逻辑门到任意触发器的敏化条件表；
电路功能仿真环节，根据系统外部输入激励，在设定的时长内对被测电路进行仿真，记录被测电路每个时刻各逻辑门和触发器的逻辑状态，得到值变转储文件；
软错误率计算环节，根据电路功能仿真环节得到的值变转储文件逐周期查找网表分析环节得到的敏化条件表，确定不同逻辑门到触发器之间的敏化路径，当敏化条件成立时，相应计算SET产生概率和SET捕获概率，进而计算得到每个逻辑门在其每条路径上的软错误率；其中，SET产生概率的计算因子包括标准单元预处理环节得到的敏感区域面积和临界电荷；最后记录所述设定的时长内所有周期的软错误率；
统计和分析环节，根据每个逻辑门在其每条路径上的软错误率，统计分析得出用户所需的信息。
2.根据权利要求1所述的电路级单粒子效应敏感路径的搜索方法，其特征在于，所述标准单元预处理环节，具体是：读取标准单元库提供的版图文件，识别每个逻辑门的敏感区域，得到敏感区域面积；并对每个逻辑门的电路进行Spice仿真，选择敏感节点注入基于双指数故障电流源，仿真得到单粒子瞬态的临界电荷。
3.根据权利要求1所述的电路级单粒子效应敏感路径的搜索方法，其特征在于，所述网表分析环节，具体是：首先统计门级网表的资源信息，得到构成电路的逻辑门、触发器、输入端口和输出端口数量以及互联关系；然后根据触发器划分得到电路中的所有组合路径，即组合路径的终点和起点均为触发器，组合路径内不包含时序元件；最后通过分析组合路径的逻辑表达式，得到各节点的敏化条件，最终建立任意逻辑门到任意触发器的敏化条件表。
4.根据权利要求1所述的电路级单粒子效应敏感路径的搜索方法，其特征在于，所述每个逻辑门在其每条路径上的软错误率的具体计算过程是：
按照公式(1)计算SET产生概率：
其中，Flux代表环境中的粒子通量，单位cm-2s-1；K是与工艺无关的系数；A代表敏感区域面积，单位cm2；Qs代表电荷收集效率，单位fC；R(Q)为单位时间内粒子入射产生电荷量大于Q的次数，取Q等于逻辑门的临界电荷Qcrit，公式即表征SET的产生概率；
按照公式(2)计算SET捕获概率：
Pcapture＝(WSET-Tlatch)/T (2)
其中，WSET为SET脉冲宽度；Tlatch为触发器锁存窗口宽度，等于触发器建立时间和保持时间之和；T为时钟周期；
以逻辑门N产生的SET被触发器D捕获的概率来表征软错误率，记为PN,D；
若当前周期内逻辑门N到触发器D之间存在敏化路径，并忽略电气掩蔽效应，则
PN,D＝R(Qcirt)·Pcapture (3)
若当前周期内逻辑门N到触发器D之间不存在敏化路径，则PN,D＝0。
5.根据权利要求1所述的电路级单粒子效应敏感路径的搜索方法，其特征在于，所述统计和分析环节具体得出以下信息：
对组合路径内所有节点的软错误率求和得到该组合路径的软错误率；
对所有组合路径内同一逻辑门的软错误率求和得到该逻辑门的软错误率；
所有组合路径的软错误率之和作为电路整体的软错误率；
统计仿真时长内的所有周期，得出最敏感的组合路径或逻辑门，同时得到软错误在不同逻辑门中的分布。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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