CN113723040A - 一种数字模拟混合电路中数字版图布局的方法及其装置 - Google Patents

Abstract

本发明公开了一种数字模拟混合电路中数字版图布局的方法及其装置，该方法包括：根据获取的设计网表和所用工艺的设计规则，分别确定引脚宽度值最大的逻辑单元和最小版图走线设计规则，并对该逻辑单元添加保护环，构建第一标准单元；根据所述第一标准单元和最小版图走线设计规则，对设计网表上记录的逻辑单元添加保护环，创建标准单元库；根据待布局的数字模拟混合电路中的各数字模块，调用标准单元库，构建版图模块，完成对数字模拟混合电路中的数字版图进行布局。本发明能对标准单元库调取数字模拟混合电路中所需标准单元，构建版图模块，提交至顶层版图设计师进行规划芯片布局，解决了版图设计上的反复迭代，从而降低芯片设计效率的问题。

Description

一种数字模拟混合电路中数字版图布局的方法及其装置

技术领域

本发明属于数字模拟混合电路设计领域，特别涉及一种数模混合电路中数字版图布局的方法及其装置。

背景技术

在所有设计到模拟信号和数字信号处理的电路中，模数、数模转换都是必不可少的组成部分，这就造就了模拟信号转数字信号(ADC)、数字信号转模拟信号(DAC)的地位，任何系统都离不开它，现在的系统几乎都是数字与模拟混合信号系统，而且不同的应用场景需要选用不同的ADC与DAC。随着市场需求越来越大，ADC和DAC芯片研发周期的长短，尤其是设计实现方法，大大地影响到其市场的占有率。因此，如何能够快速完成其数字版图布局(Layout)，减少面积，缩短研发周期尤为重要，而这其中数字部分版图的布局有着举足轻重的地位，能快速地确定数字部分版图布局，并且面积小，占用绕线资源不多，能够让整个数字模拟混合电路版图的顶层TOP版图工程师更好地去规划和完成芯片版图。

现阶段，Layout版图工程师直接根据电路原理图导出相应的电子元器件，然后根据电路原理图和结合工艺生产规则去进行器件的布局和连线。但这种方法不利于多位版图工程师协同工作，对于数字模拟混合电路中一些可能会被重复用到的逻辑单元，如INV(反向器)、NAND(与非门)等，版图工程师也不能很好的处理，使得这些逻辑单元不能够很好的被重复调用，这样会增加版图设计上的反复迭代，影响芯片的设计周期，从而降低芯片设计的效率。

发明内容

本发明所要解决的技术问题在于，提供一种数字模拟混合电路中数字版图布局的方法及装置，能减少版图设计上标准单元的反复迭代，提高芯片的设计效率。

为了解决上述技术问题，本发明提供了一种数字模拟混合电路中数字版图布局的方法，具体为：

根据获取的设计网表和所用工艺的设计规则，分别确定引脚宽度值最大的逻辑单元和最小版图走线设计规则，并在所述引脚宽度值最大的逻辑单元上添加保护环，构建第一标准单元；其中，所述设计网表中记录了多个逻辑单元、每个逻辑单元的设计参数和设计规则；

根据所述第一标准单元的版图高度和所述最小版图走线设计规则，对所述设计网表上记录的逻辑单元添加保护环，创建标准单元库；

获取待布局的数字模拟混合电路，并根据所述待布局的数字模拟混合电路中的各数字模块，调用所述标准单元库，构建版图模块，继而根据构建的版图模块，对数字模拟混合电路中数字版图进行布局。

进一步地，所述根据获取的设计网表，确定引脚宽度值最大的逻辑单元，具体为：

从设计网表中提取逻辑单元类型，并分别对比各个逻辑单元中的PMOS管和NMOS管的引脚宽度值，得到PMOS管和NMOS管的引脚宽度值最大的逻辑单元。

进一步地，所述在所述引脚宽度值最大的逻辑单元上添加保护环，构建第一标准单元，具体为：

在所述引脚宽度值最大的逻辑单元中的PMOS管和NMOS管上下两侧添加保护环，并基于满足所述最小版图走线设计规则，对添加保护环后的引脚宽度值最大的逻辑单元进行版图布局布线，构建所述第一标准单元。

进一步地，所述根据所述第一标准单元的版图高度和所述最小版图走线设计规则，对所述设计网表上记录的逻辑单元添加保护环，创建标准单元库，具体为：

在设计网表上记录的每个逻辑单元中的PMOS管和NMOS管上下两侧添加保护环，并基于第一标准单元的版图高度和最小版图走线设计规则，对添加保护环后的每个逻辑单元进行版图布局布线，分别构建各逻辑单元对应的标准单元，组成标准单元库。

进一步地，所述获取待布局的数字模拟混合电路，并根据所述待布局的数字模拟混合电路中的各数字模块，调用所述标准单元库，构建版图模块，具体为：

获取并分析数字模拟混合电路中的构建各数字模块所需的标准单元，在标准单元库中调用所述各数字模块所需的标准单元进行拼接，完成各个版图模块的构建。

进一步地，所述根据构建的版图模块，对数字模拟混合电路中数字版图进行布局，具体为：

将构建的版图模块提交至顶层版图，进行版图模块的布局和连线，从而完成对数字模拟混合电路中数字版图的布局。

同时，本发明还提供了一种数字模拟混合电路中数字版图布局的装置，包括：第一标准单元模块、标准单元库建立模块和数模分析布局模块；

其中，所述第一标准单元模块用于根据获取的设计网表和所用工艺的设计规则，分别确定引脚宽度值最大的逻辑单元和最小版图走线设计规则，并在所述引脚宽度值最大的逻辑单元上添加保护环，构建第一标准单元；

所述标准单元库建立模块用于根据所述第一标准单元的版图高度和所述最小版图走线设计规则，对所述设计网表上记录的逻辑单元添加保护环，创建标准单元库；

所述数模分析布局模块用于获取待布局的数字模拟混合电路，并根据所述待布局的数字模拟混合电路中的各数字模块，调用所述标准单元库，构建版图模块，继而根据构建的版图模块，对数字模拟混合电路中数字版图进行布局。

进一步地，所述根据获取的设计网表，确定引脚宽度值最大的逻辑单元和最小版图走线设计规则，并在所述引脚宽度值最大的逻辑单元上添加保护环，构建第一标准单元，具体为：

从设计网表中提取逻辑单元类型，并分别对比各个逻辑单元中的PMOS管和NMOS管的引脚宽度值，得到PMOS管和NMOS管的引脚宽度值最大的逻辑单元；在所述引脚宽度值最大的逻辑单元中的PMOS管和NMOS管上下两侧添加保护环，并基于满足所述最小版图走线设计规则，对添加保护环后的引脚宽度值最大的逻辑单元进行版图布局布线，构建所述第一标准单元。

进一步地，所述根据所述第一标准单元的版图高度和所述最小版图走线设计规则，对所述设计网表上记录的逻辑单元添加保护环，创建标准单元库，具体为：

在设计网表上记录的每个逻辑单元中的PMOS管和NMOS管上下两侧添加保护环，并基于第一标准单元的版图高度和最小版图走线设计规则，对添加保护环后的每个逻辑单元进行版图布局布线，分别构建各逻辑单元对应的标准单元，组成标准单元库。

进一步地，所述获取待布局的数字模拟混合电路，并根据所述待布局的数字模拟混合电路中的各数字模块，调用所述标准单元库，构建版图模块，继而根据构建的版图模块，对数字模拟混合电路中数字版图进行布局，具体为：

获取并分析数字模拟混合电路中的构建各数字模块所需的标准单元，在标准单元库中调用所述各数字模块所需的标准单元进行拼接，完成各个版图模块的构建；将构建的版图模块提交至顶层版图，进行版图模块的布局和连线，从而完成对数字模拟混合电路中数字版图的布局。

实施本申请实施例，具有如下的有益效果：

本发明能够通过根据逻辑单元以及最小版图走线设计规则，对逻辑单元添加保护环后，建立标准单元库，能够更好地重复调用数字模拟混合电路版图中涉及的标准单元，加快数字部分版图的布局，并且本发明提供的双边保护环涉及方法能更好的预防闩锁效应；创建好标准单元库能够更快更好的构建数字模块，提交到顶层TOP版图设计师能够更好的规划芯片布局，减少了版图涉及上的反复迭代，提高芯片设计效率，缩短了芯片流片时间。

附图说明

图1是本发明实施例中一种数模混合电路中数字版图布局的方法的步骤流程图；

图2是本发明实施例中各个版图图层及形状含义的示意图；

图3是本发明实施例中添加保护环结构的示意图；

图4是本发明实施例中保护环的两种类型的示意图；

图5是本发明实施例中标准单元以NWELL为界线进行拼接的示意图；

图6是本发明实施例中标准单元以保护环的Active层为边界进行拼接的示意图；

图7是本发明实施例中标准单元以连线M2金属层2之间的最小间距为边界进行拼接的示意图；

图8是本发明实施例中若干个标准单元构建的版图模块进行的数字版图布局的示意图；

图9是本发明实施例中一种本发明实施例中一种数模混合电路中数字版图布局的装置的结构图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下将结合本发明中的附图，对本发明实施例中的技术方案进行进一步详细说明。显然，此所描述的实施例仅是本发明一部分实施例，而不是全部实施例，并不用于限定本发明。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所用其他实施例，都属于本发明保护的范围。

请参阅图1，其是本发明实施例提供的一种数模混合电路中数字版图布局的方法，具体为以下步骤：

S101：根据获取的设计网表和所用工艺的设计规则，分别确定引脚宽度值最大的逻辑单元和最小版图走线设计规则，并在所述引脚宽度值最大的逻辑单元上添加保护环，构建第一标准单元；其中，设计网表中记录了多个逻辑单元、每个逻辑单元的设计参数和设计规则。

进一步地，步骤S101中根据获取的设计网表，确定引脚宽度值最大的逻辑单元，具体为：从设计网表中提取逻辑单元类型，并分别对比各个逻辑单元中的PMOS管和NMOS管的引脚宽度值，得到PMOS管和NMOS管的引脚宽度值最大的逻辑单元。

在本实施例中，使用以逻辑单元的名称为关键词从设计网表中提取逻辑单元类型，其中逻辑单元类型包括但不限于INV(反相器)、NAND2(二输入与门)、OR3(三输入或门)和Tgate(T门逻辑)。逻辑单元的各个版图图层及形状的含义如图2示。

在本实施例中，请参阅图2，NW为NWell衬底层，OD为Active层，PO为Ploy氧化层，PP为Pplus扩散层，NP为Nplus扩散层，CO为Active层和Metal1之间的通孔或Ploy层和Metal1之间的通孔，M1为Metal1金属层1，VIA1为M1和M2之间的通孔，M2为Metal2金属层2。

在本实施例中，逻辑单元的设计参数包括但不限于：管脚宽度值、输入端、栅长度、水平垂直PIN脚格点间距和最小单元间距；设计规则包括但不限于：走线设计规则、安全间距规则、通孔设计规则和文字设计规则。最小版图走线设计规则属于按最小走线和最小安全间距进行版图设计的规则。

在本实施例中，对比逻辑单元中PMOS管和NMOS管的引脚宽度值，所有逻辑单元PMOS管的引脚宽度值是一致的，NMOS管属Tgate的引脚宽度值最大。

进一步地，在步骤S101中引脚宽度值最大的逻辑单元上添加保护环，构建第一标准单元，具体为：在所述引脚宽度值最大的逻辑单元中的PMOS管和NMOS管上下两侧添加保护环，并基于满足所述最小版图走线设计规则，对添加保护环后的引脚宽度值最大的逻辑单元进行版图布局布线，构建所述第一标准单元。

优选地，在本实施例中，参考图3，对Tgate逻辑单元中的PMOS管和NMOS管上下两侧添加保护环，基于各个掩膜层满足最小版图走线设计规则的情况下，完成Tgate逻辑单元版图布局布线，建立Tgate所属的第一标准单元。

其中，保护环有两种类型，请参阅图4，一种是能够为PMOS管实现收集空穴的保护环301，由NWell衬底、Active层、Ploy氧化层、Nplus扩散孔、contact通孔和Metal金属层形成；二是能够为NMOS管实现收集电子的保护环302，由Active层、Ploy氧化层、Pplus扩散层、contact通孔和Metal金属层形成。

S102：根据所述第一标准单元的版图高度和所述最小版图走线设计规则，对所述设计网表上记录的逻辑单元添加保护环，创建标准单元库。

进一步地，在步骤S102中根据所述第一标准单元的版图高度和所述最小版图走线设计规则，对设计网表上记录的逻辑单元添加保护环，创建标准单元库，具体为：在设计网表上记录的每个逻辑单元中的PMOS管和NMOS管上下两侧添加保护环，并基于第一标准单元的版图高度和最小版图走线设计规则，对添加保护环后的每个逻辑单元进行版图布局布线，分别构建各逻辑单元对应的标准单元，组成标准单元库。

优选地，在本实施例中，基于第一标准单元的版图高度和最小版图走线设计规则，对设计网表中记录的INV、NAND2、OR3等逻辑单元进行版图布局布线，这里要求INV、NAND2、OR3等逻辑单元进行布局布线后对应其所属的INV、NAND2、OR3等标准单元的版图高度和本实施例第一标准单元(即Tgate标准单元)版图高度完全一致，且都要按照最小版图走线设计规则进行布局布线，构建出INV、NAND2、OR3等逻辑单元对应的INV、NAND2、OR3等标准单元，并把构建的标准单元存储于标准单元库中。

S103：获取待布局的数字模拟混合电路，并根据所述待布局的数字模拟混合电路中的各数字模块，调用所述标准单元库，构建版图模块，继而根据构建的版图模块，对数字模拟混合电路中数字版图进行布局。

进一步地，所述获取待布局的数字模拟混合电路，并根据所述待布局的数字模拟混合电路中的各数字模块，调用所述标准单元库，构建版图模块，具体为：获取并分析数字模拟混合电路中的构建各数字模块所需的标准单元，在标准单元库中调用各数字模块所需的标准单元进行拼接，完成各个版图模块的构建。

优选地，在本实施例中，根据待布局的数字模拟混合电路，分析待布局的数字模拟混合电路中的各数字模块，并根据此数字模块调用标准单元库中将要应用到的INV标准单元和Tgate标准单元，以同一版图高度的INV标准单元和Tgate标准单元进行拼接，构建版图模块。其中，一共有三种标准单元拼接方式。

第一种拼接方式，请参阅图5(左为INV，右为Tgate)，根据标准单元之间的NWell为界线，对标准单元进行拼接，随后补齐图层M1层、Active层，构建版图模块。其中，该种方法应用于待布局的数字模拟混合电路中的各数字模块纵向连线资源紧张的情况。

第二种拼接方式，请参阅图6(左为INV，右为Tgate)，根据标准单元保护环的Active层为边界，对标准单元进行拼接，构建版图模块。其中，该种方法应用于待布局的数字模拟混合电路中的各数字模块连线资源不紧张且避免拼接后引起不必要的版图走线设计规则错误的情况，能够避免保护环中各个图层出现版图走线设计规则错误，特别是contact通孔错位而引起的各种版图走线设计规则错误。

第三种拼接方式，请参阅图7(左为INV，右为Tgate)，根据标准单元以连线M2金属层2之间的最小间距为边界进行拼接，即以两个标准单元用到的两处不同点或者信号的金属层之间最小的间距进行拼接，构建版图模块。其中，该种方法应用于待布局的数字模拟混合电路中的各数字模块连线资源不紧张且整个数字模拟混合电路芯片设计要求的面积尽可能小的情况。

在另外一实施例中，多个标准单元进行版图模块拼接布局。当版图模块摆成M×1(M代表列数，1代表1行标准单元以进行布局拼接)的情况时，电源网络(VDD/VSS)就会直接规划好2条VSS和2条VDD；当版图模块摆成M×N(M代表列数，N代表行数)的情况时，将VDD或VSS进行翻转拼接，降低版图高度，形成的电源网络请参考图8，这样的布局形成的电源网络会比常规标准单元拼接布局后的版图模块的电源网络更强，最终根据数字模拟混合电路原理图完成连线，完成物理验证。

进一步地，所述根据构建的版图模块，对数字模拟混合电路中数字版图进行布局，具体为：将构建的版图模块提交至顶层版图，进行版图模块的布局和连线，从而完成对数字模拟混合电路中数字版图的布局。

在本实施例中，数字模拟混合电路中数字版图的布局和连线通过提交版图模块数据到TOP顶层版图，进行版图模块的布局和连线，并且根据TOP顶层版图进行微调版图模块，例如一些PIN引脚的位置，从而实现数字模拟混合电路中数字版图的布局和连线。

进一步地，本发明还提供了一种数字模拟混合电路中数字版图布局的装置，请参考图9，包括：第一标准单元模块901、标准单元库建立模块902和数模分析布局模块903。

第一标准单元模块901用于从设计网表中提取逻辑单元类型，并分别对比各个逻辑单元中的PMOS管和NMOS管的引脚宽度值，得到PMOS管和NMOS管的引脚宽度值最大的逻辑单元；在所述引脚宽度值最大的逻辑单元中的PMOS管和NMOS管上下两侧添加保护环，并基于满足最小版图走线设计规则，对添加保护环后的引脚宽度值最大的逻辑单元进行版图布局布线，构建第一标准单元。

在本实施例中，使用以逻辑单元的名称为关键词从设计网表中提取逻辑单元类型INV(反相器)、NAND2(二输入与非门)、OR3(三输入或门)和Tgate(T门逻辑)，并分别对比各个逻辑单元中的PMOS管和NMOS管的引脚宽度值，得到PMOS管和NMOS管的引脚宽度值最大的逻辑单元Tgate，在逻辑单元Tgate中的PMOS管和NMOS管上下两侧添加保护环，并基于满足最小版图走线设计规则，构建Tgate标准单元，即第一标准单元。

标准单元建立模块902用于在设计网表上记录的每个逻辑单元中的PMOS管和NMOS管上下两侧添加保护环，并基于第一标准单元的版图高度和最小版图走线设计规则，对添加保护环后的每个逻辑单元进行版图布局布线，分别构建各逻辑单元对应的标准单元，组成标准单元库。

在本实施例中，从设计网表上记录的INV、NAND2和OR3逻辑单元中的PMOS管和NMOS管上下两侧添加保护环，并基于Tgate标准单元的版图高度和最小版图走线设计规则，对INV、NAND2和OR3逻辑单元进行版图布局布线，构建INV、NAND2和OR3标准单元，组成标准单元库。

数模分析布局模块903用于获取并分析数字模拟混合电路中的构建各数字模块所需的标准单元，在标准单元库中调用各数字模块所需的标准单元进行拼接，完成各个版图模块的构建；将构建的版图模块提交至顶层版图，进行版图模块的布局和连线，从而完成对数字模拟混合电路中数字版图的布局。

在本实施例中，获取并分析数字模拟混合电路中的一个数字模块所需的标准单元，标准单元库中调用Tgate标准单元和INV标准单元，并对Tgate标准单元和INV标准单元进行拼接，完成该数字模块对应的版图模块构建。将构建好的各个版图模块提交至顶层版图，进行版图模块的布局和连线，从而完成对数字模拟混合电路中数字版图的布局。

实施本发明实施例，具有如下效果：

本发明实施例能够更好地将数字模拟混合电路的版图布局进行区分，使得不同的TOP顶层版图工程师能够更好地协同工作，由一个版图工程师统一设计管理整个数字模拟混合芯片中的标准单元库，其他有需要用到这些标准单元的版图工程师可以灵活调用标准单元库，同时还提出了一种标准单元双边保护环的版图布局设计方法，能够更好地重复调用数字模拟混合电路版图中涉及的标准单元所拼接的版图模块，加快数字版图布局，此外这样实现的版图模块版图布局有着更强的电源网络，进而有着更强地供电能力，并且能够较好地预防闩锁效应。相比于现有技术，本发明实施例的数字版图布局方法能让顶层版图工程师更好地规划芯片布局，减少版图设计上标准单元的反复迭代设计，提高芯片的设计效率，缩短芯片流片时间。

以上是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也视为本发明的保护范围。

Claims (10)

1.一种数字模拟混合电路中数字版图布局的方法，其特征在于，包括：

根据获取的设计网表和所用工艺的设计规则，分别确定引脚宽度值最大的逻辑单元和最小版图走线设计规则，并在所述引脚宽度值最大的逻辑单元上添加保护环，构建第一标准单元；其中，所述设计网表中记录了多个逻辑单元、每个逻辑单元的设计参数和设计规则；

根据所述第一标准单元的版图高度和所述最小版图走线设计规则，对所述设计网表上记录的逻辑单元添加保护环，创建标准单元库；

获取待布局的数字模拟混合电路，并根据所述待布局的数字模拟混合电路中的各数字模块，调用所述标准单元库，构建版图模块，继而根据构建的版图模块，对数字模拟混合电路中数字版图进行布局。

2.如权利要求1所述的一种数字模拟混合电路中数字版图布局的方法，其特征在于，所述根据获取的设计网表，确定引脚宽度值最大的逻辑单元，具体为：

从设计网表中提取逻辑单元类型，并分别对比各个逻辑单元中的PMOS管和NMOS管的引脚宽度值，得到PMOS管和NMOS管的引脚宽度值最大的逻辑单元。

3.如权利要求2所述的一种数字模拟混合电路中数字版图布局的方法，其特征在于，所述在所述引脚宽度值最大的逻辑单元上添加保护环，构建第一标准单元，具体为：

在所述引脚宽度值最大的逻辑单元中的PMOS管和NMOS管上下两侧添加保护环，并基于满足所述最小版图走线设计规则，对添加保护环后的引脚宽度值最大的逻辑单元进行版图布局布线，构建所述第一标准单元。

4.如权利要求3所述的一种数字模拟混合电路中数字版图布局的方法，其特征在于，所述根据所述第一标准单元的版图高度和所述最小版图走线设计规则，对所述设计网表上记录的逻辑单元添加保护环，创建标准单元库，具体为：

在设计网表上记录的每个逻辑单元中的PMOS管和NMOS管上下两侧添加保护环，并基于第一标准单元的版图高度和最小版图走线设计规则，对添加保护环后的每个逻辑单元进行版图布局布线，分别构建各逻辑单元对应的标准单元，组成标准单元库。

5.如权利要求1至4任意一项所述的一种数字模拟混合电路中数字版图布局的方法，其特征在于，所述获取待布局的数字模拟混合电路，并根据所述待布局的数字模拟混合电路中的各数字模块，调用所述标准单元库，构建版图模块，具体为：

获取并分析数字模拟混合电路中的构建各数字模块所需的标准单元，在标准单元库中调用所述各数字模块所需的标准单元进行拼接，完成各个版图模块的构建。

6.如权利要求5所述的一种数字模拟混合电路中数字版图布局的方法，其特征在于，所述根据构建的版图模块，对数字模拟混合电路中数字版图进行布局，具体为：

将构建的版图模块提交至顶层版图，进行版图模块的布局和连线，从而完成对数字模拟混合电路中数字版图的布局。

7.一种数字模拟混合电路中数字版图布局的装置，其特征在于，包括：第一标准单元模块、标准单元库建立模块和数模分析布局模块；

其中，所述第一标准单元模块用于根据获取的设计网表和所用工艺的设计规则，分别确定引脚宽度值最大的逻辑单元和最小版图走线设计规则，并在所述引脚宽度值最大的逻辑单元上添加保护环，构建第一标准单元；

所述标准单元库建立模块用于根据所述第一标准单元的版图高度和所述最小版图走线设计规则，对所述设计网表上记录的逻辑单元添加保护环，创建标准单元库；

所述数模分析布局模块用于获取待布局的数字模拟混合电路，并根据所述待布局的数字模拟混合电路中的各数字模块，调用所述标准单元库，构建版图模块，继而根据构建的版图模块，对数字模拟混合电路中数字版图进行布局。

8.如权利要求7所述的一种数字模拟混合电路中数字版图布局的装置，其特征在于，所述根据获取的设计网表和所用工艺的设计规则，分别确定引脚宽度值最大的逻辑单元和最小版图走线设计规则，并在所述引脚宽度值最大的逻辑单元上添加保护环，构建第一标准单元，具体为：

从设计网表中提取逻辑单元类型，并分别对比各个逻辑单元中的PMOS管和NMOS管的引脚宽度值，得到PMOS管和NMOS管的引脚宽度值最大的逻辑单元；在所述引脚宽度值最大的逻辑单元中的PMOS管和NMOS管上下两侧添加保护环，并基于满足所述最小版图走线设计规则，对添加保护环后的引脚宽度值最大的逻辑单元进行版图布局布线，构建所述第一标准单元。

9.如权利要求7所述的一种数字模拟混合电路中数字版图布局的装置，其特征在于，所述根据所述第一标准单元的版图高度和所述最小版图走线设计规则，对所述设计网表上记录的逻辑单元添加保护环，创建标准单元库，具体为：

在设计网表上记录的每个逻辑单元中的PMOS管和NMOS管上下两侧添加保护环，并基于第一标准单元的版图高度和最小版图走线设计规则，对添加保护环后的每个逻辑单元进行版图布局布线，分别构建各逻辑单元对应的标准单元，组成标准单元库。

10.如权利要求7所述的一种数字混合模拟电路中数字版图布局的装置，其特征在于，所述获取待布局的数字模拟混合电路，并根据所述待布局的数字模拟混合电路中的各数字模块，调用所述标准单元库，构建版图模块，继而根据构建的版图模块，对数字模拟混合电路中数字版图进行布局，具体为：

获取并分析数字模拟混合电路中的构建各数字模块所需的标准单元，在标准单元库中调用所述各数字模块所需的标准单元进行拼接，完成各个版图模块的构建；将构建的版图模块提交至顶层版图，进行版图模块的布局和连线，从而完成对数字模拟混合电路中数字版图的布局。

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