CN108509725A - 可定制逻辑器件版图和网表的自动生成方法 - Google Patents
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Abstract
本发明公开了一种可定制逻辑器件版图和网表的自动生成方法,包括:版图生成方法,包含:对子模块版图资源进行处理,将GDS II文件格式转换为CIF格式,形成CIF文件;依据用户指定的芯片资源排列信息,计算出边界值,进行相应模块的布局操作,实现用户指定的规模扩展;以及实现用户指定的规模扩展后,对子模块的CIF文件进行编写,生成CIF格式的新的版图信息;以及网表的生成方法,包含:将描述模块的网表进行分析处理,提取出该网表的顶层的模块的各个端口的信息,建立数据库;以及根据模块中的端口连接规则对提取出的端口信息进行处理,生成所有行、列的网表。该方法支持用户的个性化定制、操作简单、速度快、可批量处理、可扩展性强。
Description
技术领域
本公开属于可编程逻辑器件领域的硬件设计领域,涉及一种可定制逻辑器件版图和网表的自动生成方法。
背景技术
集成电路技术的发展和现场可编程门阵列(FPGA)的出现,为用户提供了系统可编程或可重配置的能力,用户可通过改变配置信息的方式实现所需逻辑功能,而不必依赖由芯片制造商设计和制造的专用芯片。FPGA自诞生二十多年来,已从电子设计的外围器件逐渐演变为数字系统的核心,在互联网、通信、图像处理、汽车电子、航空航天和现代军事装备等诸多领域都得到了广泛的应用。
随着FPGA的规模越来越大,数字系统设计越来越复杂,将系统中的每个模块都从头开始设计是十分繁琐的,而且会大大延长设计周期,甚至增加系统的不稳定因素。在硬件设计上,FPGA的设计分为前端设计和后端设计,其中后端设计大概会占据其开发时间的70%的工作量,需要50-200个人一年的工作时间。
传统的FPGA后端流程最终产生版图文件和电路的结构信息,版图文件便于流片,结构信息便于我们的电子设计自动化EDA工具设计。整体的结果都依赖于前端的电路设计,并且不支持用户的定制,可扩展性比较差,需要花费大量的重复时间,不利于迅速抢占市场,另外FPGA EDA工具需要根据每一次芯片版本而重新设计,也会耽误大量的时间。
因此,有必要提出一种版图和网表的生成方法,支持用户的个性化定制,并且操作简单、速度快、可批量处理、可扩展性强,有助于减少后端版图人员的大量工作量,方便软件工程师进行结构分析,便于芯片快速上市、抢占市场。
发明内容
(一)要解决的技术问题
本公开提供了一种可定制逻辑器件版图和网表的自动生成方法,以至少部分解决以上所提出的技术问题。
(二)技术方案
根据本公开的一个方面,提供了一种可定制逻辑器件版图和网表的自动生成方法,包括:版图生成方法,包含:对子模块版图资源进行处理,将GDS II文件格式转换为CIF格式,形成CIF文件存储子模块版图资源中各个模块的信息;依据用户指定的芯片资源排列信息,计算出边界值,进行相应模块的布局操作,实现用户指定的规模扩展;以及实现用户指定的规模扩展后,对子模块的CIF文件进行编写,生成CIF格式的新的版图信息;以及网表的生成方法,包含:将描述模块的网表进行分析处理,提取出该网表的顶层的模块的各个端口的信息,建立数据库;以及根据模块中的端口连接规则对提取出的端口信息进行处理,生成所有行、列的网表。
在本公开的一些实施例中,版图生成方法还包含:对CIF格式的新的版图信息进行解析,生成相应的GDS II版图文件。
在本公开的一些实施例中,网表的生成方法还包含:调用WriteNetlist模块,打印出生成的网表。
在本公开的一些实施例中,依据用户指定的芯片资源排列信息,计算出边界值,进行相应模块的布局操作,实现用户指定的规模扩展的步骤,包括:依据用户指定的芯片资源排列信息,计算出左边界、右边界、上边界、下边界,然后分别计算出左右移动的偏移量和上下移动的偏移量,对CIF文件进行用户指定的增加、删除、或修改,调用相应的程序模块进行重新布局,建立相应的数据库,实现用户指定的规模扩展。
在本公开的一些实施例中,对子模块的CIF文件进行编写,生成CIF格式的新的版图信息的步骤,包括:调用CIF文件的各行进行处理,跳过注释行,对Layer层的数据信息进行编写,通过重新定义单元的编号,增加顶层单元信息,生成CIF格式的新的版图信息。
在本公开的一些实施例中,将描述模块的网表进行分析处理,提取出该网表的顶层的模块的各个端口的信息,建立数据库的步骤,包括:调用PartionModules函数,对顶层模块中的单元文件进行分割,然后调用gettopcell模块,取得顶层的模块的各个端口信息,建立数据库。
在本公开的一些实施例中,端口连接规则为:端口的名字相同时表示连接。
在本公开的一些实施例中,CIF文件里存储的各个模块的信息包含各模块中的各单元的信息,该信息包括如下语法信息:DS:单元打开命令,由DS启动后,执行DF命令以前的所有单元;9:定义单元名,CIF文件可同时包含有单个设计单元或多个设计单元;L:定义层名,CIF文件中层名是专有的,且与掩膜生产相对应;C:系统调用命令,调用其他单元对其进行平移、旋转、镜像等操作;DF:结束单元命令;E:整个文件结束命令。
在本公开的一些实施例中,对子模块版图资源进行处理之前,预留出IP核的位置。
在本公开的一些实施例中,子模块版图资源为如下资源中的一种或几种:单款芯片资源、以及不同芯片的子模块。
(三)有益效果
从上述技术方案可以看出,本公开提供的可定制逻辑器件版图和网表的自动生成方法,具有以下有益效果:
在版图部分,通过对子模块版图资源进行分析处理,将不易读取的GDA II文件格式转换到容易识别的CIF文件格式;然后依据用户指定的芯片资源排列信息计算出对应的边界值,进行相应模块的布局操作;将CIF文件进行对应的语法处理,生成详尽的版图信息;最后将数据格式从CIF格式转回为GDA II格式;在网表部分,提取出网表的顶层的模块的各个端口(Port)的信息,建立数据库,相当于把结构看成“黑盒子”,只关注外部的Port信息,利用用户的指定信息,对网表进行快速扩展;该方法支持用户的个性化定制,并且操作简单、速度快、可批量处理、可扩展性强,有助于减少后端版图人员的大量工作量,方便软件工程师进行结构分析,便于芯片快速上市、抢占市场。
附图说明
图1为根据本公开一实施例所示的可定制逻辑器件版图和网表的自动生成方法的流程图。
图2为根据本公开一实施例所示的可定制逻辑器件版图的自动生成过程流程图。
图3为根据本公开一实施例所示的可编程逻辑块BLK的基本结构图。
图4为根据本公开一实施例所示的按照图2所示流程处理可编程逻辑块BLK后指定4X4的结构生成的顶层CIF文件的内容结果图。
图5为根据本公开一实施例所示的留出IP核位置的芯片结构的示意图。
图6为根据本公开一实施例所示的基于Tile级的网表的黑盒子结构示意图。
图7为根据本公开一实施例所示的网表的自动生成过程流程图。
图8为根据本公开一实施例所示的一个Tile的连接规则示意图。
图9为根据本公开一实施例所示的基于Tile的FPGA网表坐标分布以及Port连接规则的示意图。
图10为根据本公开一实施例所示的以BLK为例,用户指定规模为4X64,生成相应的具体网表的部分信息示意图。
具体实施方式
本公开提供了一种可定制逻辑器件版图和网表的自动生成方法,该方法支持用户的个性化定制,并且操作简单、速度快、可批量处理、可扩展性强,有助于减少后端版图人员的大量工作量,方便软件工程师进行结构分析,便于芯片快速上市、抢占市场。
为使本公开的目的、技术方案和优点更加清楚明白,以下结合具体实施例,并参照附图,对本公开进一步详细说明。
在本公开的第一个示例性实施例中,提供了一种可定制逻辑器件版图和网表的自动生成方法。
图1为根据本公开一实施例所示的可定制逻辑器件版图和网表的自动生成方法的流程图。图2为根据本公开一实施例所示的可定制逻辑器件版图的自动生成过程流程图。图7为根据本公开一实施例所示的网表的自动生成过程流程图。
参照图1、图2和图7所示,本公开的可定制逻辑器件版图和网表的自动生成方法,包括:版图生成过程和版图对应的网表生成过程;
在版图生成过程中,通过分析基于Tile的FPGA结构,可以发现主流的结构都是由几类大量相同可编程模块组成,完成这些模块的版图拼接是FPGA版图设计的主要内容。我们把这些模块称为Tile,可以发现这些组成子模块的结构重复性很高,构成子模块的基本单元结构也较为单一。因此基于FPGA结构中有大量可编程逻辑资源,他们的结构都是类似的,于是结合图1和图2所示,版图生成过程,包括:
步骤S102:对子模块版图资源进行处理,将GDS II文件格式转换为CIF格式,形成CIF文件存储子模块版图资源中各个模块的信息;
其中,GDS II文件格式和CIF文件格式均为集成电路描述电路版图的通用格式,CIF文件格式是用户可识别的信息,GDS II文件格式是集成电路版图设计中最常用的图形数据语言文件格式。
本实施例中,参照图2所示,输入子模块版图资源的GDS II文件,调用GDStoCIF模块,读入相应的GDS II文件头号,准确的处理各种数据单元,包括长方形、多边形、以及一些线、单元调用、各种其他元素等,准确的形成相应的CIF文件。
该CIF文件里存储的就是模块的各个单元的信息。该信息包括如下语法信息:
DS:单元打开命令,由DS启动后,执行DF命令以前的所有单元;
9:定义单元名,CIF文件可同时包含有单个设计单元或多个设计单元Cell name;
L:定义层名,CIF文件中层名是专有的,且与掩膜生产相对应,Layer name;
C:系统调用命令,调用其他单元对其进行平移、旋转、镜像等操作;
DF:结束单元命令;
E:整个文件结束命令。
步骤S104:依据用户指定的芯片资源排列信息,计算出边界值,进行相应模块的布局操作,实现用户指定的规模扩展;
该步骤S104中,当用户指定了相应的单元层和Layer层之后,需要通过数据的计算得到边界值,即找出左边界、右边界、上边界、下边界,然后分别计算出左右移动的偏移量和上下移动的偏移量,进行相应模块的布局操作,实现用户指定的规模扩展。
本实施例中,参照图2所示,依据用户指定的芯片资源排列信息,通过数据的计算得到边界值,即找出左边界、右边界、上边界、下边界,然后分别计算出左右移动的偏移量和上下移动的偏移量,对步骤S102建立的数据库进行用户指定的增加、删除、或修改,建立相应模块的布局操作,即调用相应的程序模块进行重新布局,建立相应的数据库;
步骤S106:实现用户指定的规模扩展后,对子模块的CIF文件进行编写,生成CIF格式的新的版图信息;
实现了用户指定的规模扩展,在数据结构中有了这个数据后,对子模块的CIF文件进行编写,先把子模块的CIF文件以相应的语法形式处理,跳过注释行或者重新定义单元的编号,再增加顶层单元信息,每一行将之前步骤S104中处理得到的数据信息,进行打印编写。
本实施例中,参照图2所示,在实现了用户指定的规模扩展后,在数据结构中有了用户指定的数据,然后调用CIF文件的各行进行处理,跳过注释行,对Layer层的数据信息进行编写,通过重新定义单元的编号,增加顶层单元信息,生成CIF格式的新的版图信息;
步骤S108:对CIF格式的新的版图信息进行解析,生成相应的GDS II版图文件;
本步骤S108中,解析CIF格式的新的版图信息,即新的CIF文件,建立与之相对应的GDS II的层名,准确处理其中的一些单元模块,最终产生用户定制后自动生成的GDS II文件。
本实施例中,参照图2所示,对生成的新的CIF文件进行解析,调用CIFtoGDS模块,建立相应的数据库,存储对应的信息;然后调用GDS write模块生成GDS II文件。
下面以可编程的逻辑块BLK为例来说明采用本公开的可定制逻辑器件版图和网表的自动生成方法来根据用户的个性化定制生成版图的结果。
BLK作为芯核阵列的基本构建块,由逻辑阵列块(Logic Array Block,LAB)、可编程互连模块组成。其中LAB根据用户需要用来实现不同的逻辑功能,可编程互联模块包括三个部分:
(1)开关盒(SW,Switch Box),实现互连通道之间的连接以及LAB中输出与通道的连接;
(2)连接盒(CB,Connection Box),实现互连通道与局部互联线的的连接;
(3)互联模块(Interconnect Module,IM),实现局部互联线以及LAB的反馈输出与LAB输入的连接。
图3为根据本公开一实施例所示的可编程逻辑块BLK的基本结构图。
参照图3所示,可编程逻辑块BLK在设计上采用SW+LCB(Left CB)+IM+LAB+RCB(Right CB)的结构,在连接关系上主要表现在将CB分为左右两个,分别放在LAB的两侧,左边CB连接自身水平通道和自身垂直通道,右边CB连接自身水平通道和来自右边BLK的垂直通道。
图4为根据本公开一实施例所示的按照图2所示流程处理可编程逻辑块BLK后指定4X4的结构生成的顶层CIF文件的内容结果图。
采用步骤S102~步骤S108所示的流程,用户指定该可编程逻辑块BLK为4X4的结构,生成的顶层CIF文件的内容参照图4所示,可见:根据用户指定的芯片资源排列信息,利用该方法便可以实现定制化的版图生成。
图5为根据本公开一实施例所示的留出IP核位置的芯片结构的示意图。
需要说明的是,在版图的生成过程中,也可以预留出IP核的位置,然后进行其余操作,留出IP核位置的芯片结构如图10所示。
下面来介绍对应版图的网表自动生成的过程。
基于Tile级的网表产生FPGA层次的网表。为了可以自动产生版图对应的网表,必须清楚的明白FPGA版图的网表所代表的各种各样的结构。举例来说,电路的网表主要反映电路的连接关系和电路的属性,其他类型结构的网表代表其他结构的连接关系和结构的属性。为了实现版图的自动化生成,并简化工作量,将描述Tile的网表进行分析处理,通过PartionModules函数和gettopcell函数,提取出该网表的顶层的模块的各个端口(Port)的信息,建立数据库,相当于把结构看成“黑盒子”,仅关注外部的Port信息,于是结合图1和图6所示,版图对应的网表的自动生成过程,包括:
步骤S202:将描述Tile的网表(Netlist)进行分析处理,提取出该网表的顶层的模块的各个端口(Port)的信息,建立数据库;
图5为根据本公开一实施例所示的基于Tile级的网表的黑盒子结构示意图。
参照图5所示,将版图中各个模块的结构视为“黑盒子”,提取出该网表的顶层的模块的各个端口(Port)的信息,建立数据库;
本实施例中,参照图6所示,将描述Tile的网表(Netlist)进行分析处理,对应解析文件,提取出该网表的顶层的模块的各个端口(Port)的信息,建立数据库的过程,包括:调用PartionModules函数,对顶层Model中的Cell文件进行分割,然后调用gettopcell模块,取得顶层层次的模块的各端口(Port)信息。在一实例的子模块的Netlist中,找到最顶层层次的网表,为网表的最后一个单元模块,以“SUBCKT”字符串开头。
步骤S204:根据Tile中的端口Port连接规则对提取出的Port信息进行处理,生成所有行、列的网表;
图7为根据本公开一实施例所示的一个Tile的连接规则示意图。图8为根据本公开一实施例所示的基于Tile的FPGA网表坐标分布以及Port连接规则的示意图。
下面结合图7和图8来说明如何根据定义的Port连接规则对提取出来的Port信息进行处理,生成所有行、列的网表的过程。
首先根据用户输入的一列芯片的高度产生一列芯片的网表信息,包括这一列Top_tile、middle_tile、bottom_tile三部分,具体的是指根据Tile中的端口Port连接规则对提取出来的Port信息进行处理,其中,连接规则部分如图7所示,Port的名称可以根据Tile的电路进行适应性修改。
本实施例中,端口Port连接规则为:Port的名字相同时表示连接,因此,当程序遍历到哪个坐标位置的Tile的Port名字时,会根据连接规则进行两两模块之间的连接关系判定并进行对应处理,如图8所示,(x,y+1)坐标的Tile其左边Port的名称改为(x,y)坐标Tile右边的Port名;(x+1,y)坐标Tile下边的Port名改为(x,y)坐标Tile的上边的Port名。
基于上面的规则,先生成一列NY的Tile的网表,再生成所有行的NX的网表。
步骤S206:调用WriteNetlist模块,打印出相应的网表;
在所有行、列的网表生成之后,调用WriteNetlist模块,打印出相应的网表。
下面以上述根据用户的个性化定制的可编程逻辑块BLK生成4X4的版图为实验对象,来验证采用本公开的可定制逻辑器件版图和网表的自动生成方法自动生成对应版图的网表的结果。
图9为根据本公开一实施例所示的以BLK为例,用户指定规模为4X64,生成相应的具体网表的部分信息示意图。参照图9所示,用户指定网表的输出规模为:4X64,利用本公开的可定制逻辑器件版图和网表的自动生成方法,可以自动输出该BLK 4X4的版图对应的网表信息。
至此,已经结合附图对本公开实施例进行了详细描述。需要说明的是,在附图或说明书正文中,未绘示或描述的实现方式,均为所属技术领域中普通技术人员所知的形式,并未进行详细说明。此外,上述对各模块和方法的定义并不仅限于实施例中提到的各种具体结构、形状或方式,本领域普通技术人员可对其进行简单地更改或替换,例如:
(1)可定制逻辑器件版图和网表的自动生成方法的输入文件不局限于单款芯片资源,可以针对不同的芯片的子模块。例如将本公开中的BLK模块换成存储器(M4K),或者数字信号处理(DSP)等;
(2)实现方式不仅局限于实施例子中子模块为BLK_4X4的顶层层次,可以简单换成不同层级的实现,例如一个BLK可以由比它小一级层次的其他的模块按照此拼接方法而成;
(3)最终打印出来的网表形式,可以是不同的数据格式,只需要之前的子模块的网表信息约定好格式就可以,能够识别并提取所需的信息即可。
依据以上描述,本领域技术人员应当对本公开的可定制逻辑器件版图和网表的自动生成方法有了清楚的认识。
综上所述,本公开提供了一种可定制逻辑器件版图和网表的自动生成方法,在版图部分,通过对子模块版图资源进行分析处理,将不易读取的GDA II文件格式转换到容易识别的CIF文件格式;然后依据用户指定的芯片资源排列信息计算出对应的边界值,进行相应模块的布局操作;将CIF文件进行对应的语法处理,生成详尽的版图信息;最后将数据格式从CIF格式转回为GDA II格式;在网表部分,提取出网表的顶层的模块的各个端口(Port)的信息,建立数据库,相当于把结构看成“黑盒子”,只关注外部的Port信息,利用用户的指定信息,对网表进行快速扩展;该方法支持用户的个性化定制,并且操作简单、速度快、可批量处理、可扩展性强,有助于减少后端版图人员的大量工作量,方便软件工程师进行结构分析,便于芯片快速上市、抢占市场。
以上所述的具体实施例,对本公开的目的、技术方案和有益效果进行了进一步详细说明,所应理解的是,以上所述仅为本公开的具体实施例而已,并不用于限制本公开,凡在本公开的精神和原则之内,所做的任何修改、等同替换、改进等,均应包含在本公开的保护范围之内。
Claims (10)
1.一种可定制逻辑器件版图和网表的自动生成方法,包括:
版图生成方法,包含:
对子模块版图资源进行处理,将GDS II文件格式转换为CIF格式,形成CIF文件存储子模块版图资源中各个模块的信息;
依据用户指定的芯片资源排列信息,计算出边界值,进行相应模块的布局操作,实现用户指定的规模扩展;以及
实现用户指定的规模扩展后,对子模块的CIF文件进行编写,生成CIF格式的新的版图信息;以及
网表的生成方法,包含:
将描述模块的网表进行分析处理,提取出该网表的顶层的模块的各个端口的信息,建立数据库;以及
根据模块中的端口连接规则对提取出的端口信息进行处理,生成所有行、列的网表。
2.根据权利要求1所述的自动生成方法,其中,所述版图生成方法还包含:
对CIF格式的新的版图信息进行解析,生成相应的GDS II版图文件。
3.根据权利要求1所述的自动生成方法,其中,所述网表的生成方法还包含:
调用WriteNetlist模块,打印出生成的网表。
4.根据权利要求1所述的自动生成方法,其中,所述依据用户指定的芯片资源排列信息,计算出边界值,进行相应模块的布局操作,实现用户指定的规模扩展的步骤,包括:
依据用户指定的芯片资源排列信息,计算出左边界、右边界、上边界、下边界,然后分别计算出左右移动的偏移量和上下移动的偏移量,对CIF文件进行用户指定的增加、删除、或修改,调用相应的程序模块进行重新布局,建立相应的数据库,实现用户指定的规模扩展。
5.根据权利要求1所述的自动生成方法,其中,所述对子模块的CIF文件进行编写,生成CIF格式的新的版图信息的步骤,包括:
调用CIF文件的各行进行处理,跳过注释行,对Layer层的数据信息进行编写,通过重新定义单元的编号,增加顶层单元信息,生成CIF格式的新的版图信息。
6.根据权利要求1所述的自动生成方法,其中,所述将描述模块的网表进行分析处理,提取出该网表的顶层的模块的各个端口的信息,建立数据库的步骤,包括:
调用PartionModules函数,对顶层模块中的单元文件进行分割,然后调用gettopcell模块,取得顶层的模块的各个端口信息,建立数据库。
7.根据权利要求1所述的自动生成方法,其中,所述端口连接规则为:端口的名字相同时表示连接。
8.根据权利要求1所述的自动生成方法,其中,所述CIF文件里存储的各个模块的信息包含各模块中的各单元的信息,该信息包括如下语法信息:
DS:单元打开命令,由DS启动后,执行DF命令以前的所有单元;
9:定义单元名,CIF文件可同时包含有单个设计单元或多个设计单元;
L:定义层名,CIF文件中层名是专有的,且与掩膜生产相对应;
C:系统调用命令,调用其他单元对其进行平移、旋转、镜像等操作;
DF:结束单元命令;
E:整个文件结束命令。
9.根据权利要求1所述的自动生成方法,其中,所述对子模块版图资源进行处理之前,预留出IP核的位置。
10.根据权利要求1至9任一项所述的自动生成方法,其中,所述子模块版图资源为如下资源中的一种或几种:单款芯片资源、以及不同芯片的子模块。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201810286588.XA CN108509725B (zh) | 2018-04-02 | 2018-04-02 | 可定制逻辑器件版图和网表的自动生成方法 |
Applications Claiming Priority (1)
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Publication Number | Publication Date |
---|---|
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Family
ID=63379671
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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Country Status (1)
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