CN111753476A - 一种基于fpga的asic快速定制方法 - Google Patents

Abstract

本发明公开了一种基于FPGA的ASIC快速定制方法，涉及ASIC技术领域，该方法基于FPGA架构对其进行层次化优化设计、内部配置RAM固化以及上电启动优化得到优化后的第一版图数据文件，依据符合用户定制需求的码流文件与第一版图数据文件中的端口信息得到码流解析文件，再依据码流解析文件对第一版图数据文件修改实现版图打孔操作最终完成定制ASIC；这种以FPGA原形为母片快速定制ASIC的做法，可以大大缩短了电路研制周期和TTM时间，且定制得到的ASIC与母片源于统一的体系结构和工具，实现起来更灵活，可实现灵活优化和改进。

Description

一种基于FPGA的ASIC快速定制方法

技术领域

本发明涉及ASIC技术领域，尤其是一种基于FPGA的ASIC快速定制方法。

背景技术

随着电子设备中集成电路的广泛应用和微电子技术的发展，设计与制造集成电路的任务已经不完全由半导体厂商和小规模集成电路厂商来承担，系统设计工程师们更愿意自己设计专用集成电路(ASIC)芯片，而且随着计算复杂性的增加，ASIC的TTM(Time ToMarket)和灵活性要求越来越高，因此如何快速定制ASIC使其设计开发周期尽可能短成为目前的重点研究方向。

发明内容

本发明人针对上述问题及技术需求，提出了一种基于FPGA的ASIC快速定制方法，本发明的技术方案如下：

一种基于FPGA的ASIC快速定制方法，该方法包括：

获取FPGA母片以及码流文件，码流文件包括与ASIC的定制需求对应的配置码流；

通过优化版图对FPGA母片的配置RAM进行固化并保持输入输出数据关系不变，以及对FPGA母片的上电启动过程进行优化得到优化后的上电启动过程，优化后的上电启动过程快于FPGA母片的上电启动过程；

完成版图的优化过程后导出优化后的第一版图数据文件，第一版图数据文件中包括各个配置端口的端口信息，端口信息包括配置端口的端口名及对应的端口坐标，端口坐标包括配置端口的配置值为1时对应的孔坐标以及配置值为0时对应的孔坐标；

根据第一版图数据文件中包含的各个配置端口的端口信息以及码流文件生成码流解析文件，码流解析文件包括各个配置端口的端口信息及其对应的期望配置值；

根据码流解析文件在第一版图数据文件中增加各个配置端口的打孔数据得到第二版图数据文件，打孔数据包括配置端口与其期望配置值对应的孔坐标，打孔数据用于指示版图打孔位置使得配置端口获取相应的期望配置值；

根据第二版图数据文件得到符合定制需求的ASIC，得到的ASIC的功能与FPGA母片配上配置码流的功能相同。

其进一步的技术方案为，对FPGA母片的配置RAM进行固化并保持输入输出数据关系不变，包括：

将配置RAM中位线端口所在的MOS管的另一端作为输入端口，输入端口直接与锁存器结构相关联，将锁存器结构替换为反相器并保留锁存器结构除输入端口之外的另一端作为输出端口，从而保持输入输出数据关系不变。

其进一步的技术方案为，配置端口的配置值为1时对应的孔坐标为输入端口与金属层的高电平金属引线的交点位置坐标，配置端口的配置值为0时对应的孔坐标为输入端口与金属层的低电平金属引线的交点位置坐标。

其进一步的技术方案为，对FPGA母片的上电启动过程进行优化得到优化后的上电启动过程，包括：跳过FPGA母片的上电启动过程中的配置过程得到优化后的上电启动过程，FPGA母片的上电启动过程依次包括：器件上电、上电检测、清空配置内存、检测INIT信号是否拉高、载入配置文件、CRC校验、启动序列，配置过程包括清空配置内存、载入配置文件以及CRC校验。

其进一步的技术方案为，对FPGA母片的上电启动过程进行优化并跳过上电启动过程中的配置过程，包括：

将INIT信号与DONE信号直接相连并跳过FPGA母片的上电启动过程中的配置过程，得到优化后的上电启动过程；FPGA母片的上电启动过程依次包括：器件上电、上电检测、清空配置内存、检测INIT信号是否拉高、载入配置文件、CRC校验、启动序列；优化后的上电启动过程依次包括：器件上电、上电检测、完成BRAM和FIFO的初始化、检测INIT信号是否拉高、启动序列。

其进一步的技术方案为，该方法还包括：

通过优化版图对FPGA母片的电源域进行优化增加若干个钳高电路和若干个钳低电路，每个钳高电路对应金属层的一条高电平金属引线，钳高电路连接在电源和地之间并连接对应的高电平金属引线；每个钳低电路对应金属层的一条低电平金属引线，钳低电路连接在电源和地之间并连接至对应的低电平金属引线。

其进一步的技术方案为，在版图的优化过程中，版图数据与电路设计同步进行。

其进一步的技术方案为，钳高电路包括第一PMOS管和第一NMOS管，第一PMOS管的源极连接电源、漏极连接至高电平金属引线、栅极连接第一NMOS管的漏极和栅极，第一NMOS管的源极接地。

其进一步的技术方案为，钳低电路包括第二PMOS管和第二NMOS管，第二PMOS管的源极连接电源，第二PMOS管的漏极与栅极相连并连接至第二NMOS管的栅极，第二NMOS管的源极接地、漏极连接至低电平金属引线。

其进一步的技术方案为，各个配置端口的端口名均不相同且按照层次化方式进行命名，端口名包括配置端口在若干个层次中的信息。

其进一步的技术方案为，端口名包括配置端口对应的column信息、字线信息和位线信息。

其进一步的技术方案为，根据码流解析文件在第一版图数据文件中增加各个配置端口的打孔数据得到第二版图数据文件，包括：

按照第一版图数据文件的数据格式解析得到第一版图数据文件中各个数据对象的内容，数据对象至少包括Sref对象；

在解析得到的各个数据对象的内容中添加包括打孔数据的Sref对象，并按照第二版图数据文件的数据格式生成第二版图数据文件。

本发明的有益技术效果是：

本申请公开了一种基于FPGA的ASIC快速定制方法，该方法基于FPGA架构对其进行层次化优化设计、内部配置RAM固化、上电启动优化以及电源域优化得到优化后的第一版图数据文件，依据符合用户定制需求的码流文件与上述第一版图数据文件中的端口信息得到码流解析文件，再依据码流解析文件对第一版图数据文件修改实现版图打孔操作最终完成定制ASIC。该方法以FPGA原形为母片快速定制ASIC，无需建立基本单元库，建立HDL/Verilog描述，因此在实现过程中，大大缩短了电路研制周期、研制成本、TTM(Time ToMarket)时间，且定制得到的ASIC与母片源于统一的体系结构和工具，实现起来更灵活，可实现灵活优化和改进。

附图说明

图1是本申请公开的ASIC快速定制方法的流程图。

图2是配置RAM固化前后对比示意图。

图3是立体结构中输入端口与高、低电平金属引线的相交和打孔示意图。

图4是平面结构中输入端口与高、低电平金属引线的相交示意图以及钳高电路和钳低电路的电路图。

图5是配置端口层次化命名示意图。

图6是上电启动过程优化前后对比示意图。

图7是优化后的全局信号时序图。

图8是码流文件和第一版图数据文件生成码流解析文件的实例示意图。

具体实施方式

下面结合附图对本发明的具体实施方式做进一步说明。

本申请公开了一种基于FPGA的ASIC快速定制方法，该方法包括如下步骤，请参考图1所示的流程图。

步骤S1，获取FPGA母片以及码流文件。FPGA母片包含时钟架构、配置RAM和各个IP核等。码流文件包括与ASIC的定制需求对应的配置码流。

步骤S2，通过优化版图对FPGA母片的配置RAM进行固化并保持输入输出数据关系不变，固化后无锁存和读写功能，也即将原具有读写存储功能的六管配置RAM固化为简单的反相器，具体的：请参考图2，将配置RAM中位线端口BL所在的MOS管的另一端作为输入端口Q，输入端口Q直接与锁存器结构相关联，将锁存器结构替换为反相器并保留锁存器结构除输入端口Q之外的另一端作为输出端口QN，从而保持输入输出数据关系不变。

请参考图3，配置RAM位于金属层Metal3层，金属层Metal2层布设有高电平金属引线(图3以“1”表示)和低电平金属引线(图3以“0”表示)，输入端口Q与高电平金属引线和低电平金属引线在垂直方向形成有两个交点位置分别为Coordinate1和Coordinate2，请参考图4的相交示意图。输入端口Q与高电平金属引线的交点位置Coordinate1的坐标即为配置端口的配置值为1时对应的孔坐标，输入端口Q与低电平金属引线的交点位置Coordinate2的坐标即为配置端口的配置值为0时对应的孔坐标。后续根据孔坐标需要在其中一个交点位置处选择性打孔使得输入端口Q获取到相应的配置值。比如当需要获取配置值1时，在输入端口Q与高电平金属引线的交点位置Coordinate1的孔坐标处打孔形成via2即可。

在该步骤中，保证时钟架构完整，配置端口按照统一命名规则按照层次化方式进行命名且各个配置端口的端口名均不相同，端口名包括配置端口在若干个层次中的信息，这种命名方式可以很好的引导母片配置RAM的具体位置，由于命名规则的统一，从端口名中可以得到原配置RAM所在位置的信息，在完成后续解析码流过程中起到了重要作用。本申请提供了一种命名方式为C*_WL*_BL<*>，其中*的具体取值与配置端口在该层次中的信息对应，由此端口名包括配置端口对应的column信息(C*)、字线信息(WL*)和位线信息(BL<*>)。端口命名示意图请参图5。

步骤S3，通过优化版图对FPGA母片的上电启动过程进行优化得到优化后的上电启动过程，优化后的上电启动过程快于FPGA母片的上电启动过程。请参图6，FPGA母片的上电启动过程依次包括：器件上电(Power Up)、上电检测(检测是否满足VCCO＞1.0V)、清空配置内存(Keep Clearing Configuration Memory)、检测INIT信号是否拉高(检测是否满足INIT High？)、载入配置文件(Load Configuration Data Frames)、CRC校验、启动序列(Start-up Sequence)。

由于本申请对配置RAM进行固化，因此可以跳过其中的配置过程，也即可以跳过清空配置内存、载入配置文件和CRC校验这些步骤，因此本申请通过跳过FPGA母片的上电启动过程中的配置过程以得到优化后的上电启动过程。而为了保留一些特殊功能，比BRAM和FIFO等等，因此需要将这一过程涉及到的RAM保留原来架构，结构在但配置方法固化了，所以上电启动过程中还需要对这些保留的特殊功能进行初始化。所以得到优化后的上电启动过程；优化后的上电启动过程依次包括：器件上电(Power Up)、上电检测(检测是否满足VCCO＞1.0V)、完成BRAM和FIFO的初始化(Achieving BRAM，FIFO initialization)、检测INIT信号是否拉高(检测是否满足INIT High？)、启动序列(Start-up Sequence)。优化后的上电启动过程步骤更少、更加简洁快速。并且改进内部全局INIT和DONE信号连接关系，将INIT信号与DONE信号直接相连，改进优化后的全局信号时序图如图7所示，DONE信号由0到1过程说明启动过程完成。

除此之外，本申请还对电源域进行了优化，对电源域增加了若干个钳高电路(TIEHIGH)和若干个钳低电路(TIE LOW)，每个钳高电路对应金属层的一条高电平金属引线，钳高电路连接在电源和地之间并连接对应的高电平金属引线。每个钳低电路对应金属层的一条低电平金属引线，钳低电路连接在电源和地之间并连接至对应的低电平金属引线。如上图4所示，钳高电路包括第一PMOS管P1和第一NMOS管N1，第一PMOS管P1的源极连接电源、漏极连接至对应的高电平金属引线、栅极连接第一NMOS管N1的漏极和栅极，第一NMOS管N1的源极接地。钳低电路包括第二PMOS管P2和第二NMOS管N2，第二PMOS管P2的源极连接电源，第二PMOS管P2的漏极与栅极相连并连接至第二NMOS管N2的栅极，第二NMOS管N2的源极接地、漏极连接至对应的低电平金属引线。TIE HIGH结构和TIE LOW结构可以增强电源驱动能力、防止漏电。

在该步骤中，版图的优化过程版图数据与电路设计同步进行，从而可以大大缩短研发周期与上市周期。

步骤S4，完成版图的优化过程后导出优化后的第一版图数据文件，第一版图数据文件中包括各个配置端口的端口信息，端口信息包括配置端口的端口名及对应的端口坐标，端口坐标包括配置端口的配置值为1时对应的孔坐标以及配置值为0时对应的孔坐标。配置端口的配置值为1时对应的孔坐标为输入端口与金属层的高电平金属引线的交点位置Coordinate1坐标，配置端口的配置值为0时对应的孔坐标为输入端口与金属层的低电平金属引线的交点位置Coordinate2坐标。比如端口信息可以示例性表示为C0_WL0_BL<0>((19866.13 1584.29))，其中，C0_WL0_BL<0>表示端口名，((19866.13 1584.29))表示端口坐标且包括两个孔坐标。

步骤S5，根据第一版图数据文件中包含的各个配置端口的端口信息以及码流文件生成码流解析文件，码流解析文件包括各个配置端口的端口信息及其对应的期望配置值。比如对于上述举例的端口信息，得到的码流解析文件中的相应内容可以表示为C0_WL0_BL<0>1((19866.13 1584.29))，相对于端口信息多了该配置端口对应的期望配置值1。具体的根据第一版图数据文件和码流文件生成码流解析文件的示例请参考图8。

步骤S6，根据码流解析文件在第一版图数据文件中增加各个配置端口的打孔数据得到第二版图数据文件，间接完成版图打孔操作，打孔数据包括配置端口与其期望配置值对应的孔坐标，打孔数据用于指示版图打孔位置使得配置端口获取相应的期望配置值。

版图数据文件通常为GDSII格式，其具有通用固定的数据格式，本申请在第一版图数据文件中增加打孔数据得到第二版图数据文件时，首先按照版图数据文件的数据格式解析得到第一版图数据文件中各个数据对象的内容，常见的数据对象根据关键词包括Boundary对象、Path对象、Sref对象、Aref对象、Text对象等等。根据打孔数据在其中添加新的数据对象，通常是添加包含孔坐标的Sref对象。添加完数据对象后，按照版图数据文件的数据格式遍历所有的数据对象生成第二版图数据文件。

步骤S7，根据第二版图数据文件即能最终得到符合定制需求的ASIC，得到的ASIC的功能与FPGA母片配上配置码流的功能相同，而且与母片具有统一的体系结构、工具，可实现灵活的设计和系统测试。而且这种利用FPGA架构快速定制ASIC的做法无需建立新的标准单元库，无需编写HDL或Verilog代码实现。利用版图数据文件(GDSII数据)完成一个电路的流片是目前通用做法，本申请不再介绍具体方法。

以上所述的仅是本申请的优选实施方式，本发明不限于以上实施例。可以理解，本领域技术人员在不脱离本发明的精神和构思的前提下直接导出或联想到的其他改进和变化，均应认为包含在本发明的保护范围之内。

Claims (12)

1.一种基于FPGA的ASIC快速定制方法，其特征在于，所述方法包括：

获取FPGA母片以及码流文件，所述码流文件包括与ASIC的定制需求对应的配置码流；

通过优化版图对所述FPGA母片的配置RAM进行固化并保持输入输出数据关系不变，以及对所述FPGA母片的上电启动过程进行优化得到优化后的上电启动过程，所述优化后的上电启动过程快于所述FPGA母片的上电启动过程；

完成版图的优化过程后导出优化后的第一版图数据文件，所述第一版图数据文件中包括各个配置端口的端口信息，所述端口信息包括所述配置端口的端口名及对应的端口坐标，所述端口坐标包括所述配置端口的配置值为1时对应的孔坐标以及配置值为0时对应的孔坐标；

根据所述第一版图数据文件中包含的各个配置端口的端口信息以及所述码流文件生成码流解析文件，所述码流解析文件包括各个配置端口的端口信息及其对应的期望配置值；

根据所述码流解析文件在所述第一版图数据文件中增加各个配置端口的打孔数据得到第二版图数据文件，所述打孔数据包括所述配置端口与其期望配置值对应的孔坐标，所述打孔数据用于指示版图打孔位置使得所述配置端口获取相应的期望配置值；

根据所述第二版图数据文件得到符合所述定制需求的ASIC，得到的所述ASIC的功能与所述FPGA母片配上所述配置码流的功能相同。

2.根据权利要求1所述的方法，其特征在于，所述对所述FPGA母片的配置RAM进行固化并保持输入输出数据关系不变，包括：

将所述配置RAM中位线端口所在的MOS管的另一端作为输入端口，所述输入端口直接与锁存器结构相关联，将所述锁存器结构替换为反相器并保留所述锁存器结构除所述输入端口之外的另一端作为输出端口，从而保持输入输出数据关系不变。

3.根据权利要求2所述的方法，其特征在于，所述配置端口的配置值为1时对应的孔坐标为所述输入端口与金属层的高电平金属引线的交点位置坐标，所述配置端口的配置值为0时对应的孔坐标为所述输入端口与金属层的低电平金属引线的交点位置坐标。

4.根据权利要求1所述的方法，其特征在于，所述优化后的上电启动过程依次包括：器件上电、上电检测、完成BRAM和FIFO的初始化、检测INIT信号是否拉高、启动序列。

5.根据权利要求4所述的方法，其特征在于，所述对FPGA母片的上电启动过程进行优化得到优化后的上电启动过程，包括：跳过所述FPGA母片的上电启动过程中的配置过程得到优化后的所述上电启动过程，所述FPGA母片的上电启动过程依次包括：器件上电、上电检测、清空配置内存、检测INIT信号是否拉高、载入配置文件、CRC校验、启动序列，所述配置过程包括清空配置内存、载入配置文件以及CRC校验。

6.根据权利要求1所述的方法，其特征在于，所述方法还包括：

通过优化版图对所述FPGA母片的电源域进行优化增加若干个钳高电路和若干个钳低电路，每个所述钳高电路对应金属层的一条高电平金属引线，所述钳高电路连接在电源和地之间并连接对应的高电平金属引线；每个所述钳低电路对应金属层的一条低电平金属引线，所述钳低电路连接在电源和地之间并连接至对应的低电平金属引线。

7.根据权利要求6所述的方法，其特征在于，

在版图的优化过程中，版图数据与电路设计同步进行。

8.根据权利要求6所述的方法，其特征在于，

所述钳高电路包括第一PMOS管和第一NMOS管，所述第一PMOS管的源极连接电源、漏极连接至所述高电平金属引线、栅极连接所述第一NMOS管的漏极和栅极，所述第一NMOS管的源极接地。

9.根据权利要求7所述的方法，其特征在于，

所述钳低电路包括第二PMOS管和第二NMOS管，所述第二PMOS管的源极连接电源，所述第二PMOS管的漏极与栅极相连并连接至所述第二NMOS管的栅极，所述第二NMOS管的源极接地、漏极连接至所述低电平金属引线。

10.根据权利要求1所述的方法，其特征在于，

各个所述配置端口的端口名均不相同且按照层次化方式进行命名，所述端口名包括所述配置端口在若干个层次中的信息。

11.根据权利要求10所述的方法，其特征在于，

所述端口名包括所述配置端口对应的column信息、字线信息和位线信息。

12.根据权利要求1所述的方法，其特征在于，所述根据所述码流解析文件在所述第一版图数据文件中增加各个配置端口的打孔数据得到第二版图数据文件，包括：

按照所述第一版图数据文件的数据格式解析得到第一版图数据文件中各个数据对象的内容，所述数据对象至少包括Sref对象；

在解析得到的各个数据对象的内容中添加包括所述打孔数据的Sref对象，并按照所述第二版图数据文件的数据格式生成所述第二版图数据文件。

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