JP5808858B2

JP5808858B2 - 検知回路

Info

Publication number: JP5808858B2
Application number: JP2014519211A
Authority: JP
Inventors: ソン−オク・ジュン; ジス・キム; キュンホ・リュ; ジュン・ピル・キム; スン・エイチ・カン
Original assignee: クアルコム，インコーポレイテッド
Priority date: 2011-06-30
Filing date: 2012-07-01
Publication date: 2015-11-10
Anticipated expiration: 2032-07-01
Also published as: EP2727111A1; CN103620684A; CN103620684B; US20130003447A1; US8531902B2; KR20140033216A; WO2013003833A1; JP2014523602A; KR101613179B1; EP2727111B1

Description

本開示は概して、検知回路に関する。

技術の進歩によって、コンピューティングデバイスはより小型にかつより高性能になっている。たとえば、現在、小型で、軽量で、ユーザが簡単に持ち運べる、携帯式のワイヤレス電話、携帯情報端末(PDA)、およびページングデバイスなどの、ワイヤレスコンピューティングデバイスを含む、様々な携帯式の個人向けコンピューティングデバイスが存在する。より具体的には、セルラー電話やインターネットプロトコル(IP)電話などの携帯式のワイヤレス電話は、ボイスおよびデータパケットを、ワイヤレスネットワークを介して通信することができる。さらに、多くのそのようなワイヤレス電話には、内部に他の種類のデバイスが組み込まれている。たとえば、ワイヤレス電話は、デジタルスチルカメラ、デジタルビデオカメラ、デジタルレコーダ、およびオーディオファイルプレーヤも含み得る。

不揮発性メモリ技術の進歩には、磁気ランダムアクセスメモリ(MRAM)などの抵抗ベースのメモリが含まれる。MRAM技術は、磁気トンネル接合(MTJ)およびアクセストランジスタを含むメモリセルを使用し得る。検知増幅器は、メモリセルのアレイ内の1つまたは複数のセルに結合され得る。検知増幅器は、メモリ要素が高抵抗値を有するか、または低抵抗値を有するかを判定するために抵抗ベースのメモリ要素を通して電流を流すことによって抵抗ベースのメモリ要素に記憶されたデータを「読み取る」ことができる。検知増幅器は、抵抗値を判定する際、抵抗ベースのメモリ要素を通る電流による電圧を、基準電圧と比較して差分を得ることができ、検知増幅器は、比較された差分を増幅することができる。しかしながら、メモリデバイスは、より小さくなり、プロセス変動の影響は増大し、それにより、データを正確に読み取る難しさが増大する。

検知回路は、負荷pチャネル金属酸化物半導体電界効果トランジスタ(PMOS)に印加されるゲート電圧を制御するためのNAND回路を含む。NAND回路の第1の入力部は、制御電圧に応答する。NAND回路の第2の入力部は、負荷PMOSのソースに結合する。また、負荷PMOSのソースは、電流帰還バイアス型PMOS(degeneration PMOS)の出力部に結合する。負荷PMOSの出力部は、検知動作中に抵抗ベースのメモリ要素に印加された電圧をクランプするように構成されたクランプトランジスタに結合する。電流帰還バイアス型PMOSを利用することにより、また負荷PMOSのゲート電圧を制御するためのNAND回路を使用することにより、出力抵抗値および検知回路の検知マージンを向上させることができる。

特定の実施形態では、回路は、第1の電流帰還バイアス型PMOSトランジスタ、負荷PMOSトランジスタ、およびクランプトランジスタを含む。クランプトランジスタは、検知動作中、抵抗ベースのメモリ要素に印加された電圧をクランプするように構成される。負荷PMOSトランジスタのゲートは、制御信号に応答する第1の入力部および負荷PMOSトランジスタの端子に結合する第2の入力部を有するNAND回路の出力によって制御される。

別の特定の実施形態では、方法は、NAND回路の出力によって、負荷PMOSトランジスタに印加されるゲート電圧を制御するステップを含む。NAND回路は、制御信号に応答する第1の入力部、および負荷PMOSトランジスタの端子に結合する第2の入力部を有する。さらに、負荷PMOSトランジスタの端子は、第1のPMOSトランジスタの出力部に結合する。本方法は、第2の制御信号に応答して、ブーストトランジスタを介して電流をクランプトランジスタに供給するステップをさらに含む。クランプトランジスタへの電流は、検知動作中に遮断される。

検知回路の開示する実施形態のうちの少なくとも1つによって提供される具体的な利点には、電流帰還バイアス型PMOSを利用せず、検知動作中にNAND回路によって負荷PMOSのゲート電圧を制御しない検知回路と比較して、出力抵抗値の向上、検知マージンの向上、およびプロセス変動許容差の増加のうちの1つまたは複数を達成することが含まれる。

本開示の他の態様、利点、および特徴は、以下のセクション、すなわち、図面の簡単な説明、発明を実施するための形態、および特許請求の範囲を含む、本出願全体の検討後に明らかになろう。

検知回路の第1の例示的な実施形態の図である。検知回路の第2の例示的な実施形態の図である。検知回路の第3の例示的な実施形態の図である。様々なタイプの検知回路の第1の検知マージン(sense margin)、第2の検知マージン、および検知時間のシミュレーション結果を示すグラフである。検知回路の動作の方法の例示的な実施形態の流れ図である。 NAND回路の出力によって制御されるゲートを有する負荷PMOSを含む電子デバイスの例示的な実施形態の図である。 NAND回路の出力によって制御されるゲートを有する負荷PMOSを含む集積回路デバイスを製造する方法の例示的な実施形態の図である。

図1を参照すると、検知回路の第1の例示的な実施形態の図が開示され、全体が100と表示される。検知回路100は、メモリアレイ111に結合する検知増幅器101を含む。メモリアレイ111は、図示したメモリセル112などの複数のメモリセルを含む。メモリアレイ111は、例示的な例として、磁気抵抗ランダムアクセスメモリ(MRAM)、相変化ランダムアクセスメモリ(PRAM)、またはスピントルクトランスファーMRAM(STT-MRAM)であってもよい。

検知増幅器101は、電流帰還バイアス型PMOSトランジスタ102、負荷PMOSトランジスタ104、NAND回路106、ブーストPMOSトランジスタ108、およびクランプトランジスタ110を含む。検知増幅器101は、電源130および出力ノード152をさらに含む。

負荷PMOSトランジスタ104のゲート118は、NAND回路106の出力120によって制御される。NAND回路106は、制御信号122(REと標示)に応答する第1の入力部121と、負荷PMOSトランジスタ104の端子に結合する第2の入力部123とを含む。特定の実施形態では、NAND回路106の第2の入力部123は、負荷PMOSトランジスタ104のソース端子103に応答する。この構成では、ソース端子103を介した負荷PMOSトランジスタ104からのフィードバックループは、NAND回路106の第2の入力部123に与えられる。

ブーストPMOSトランジスタ108は、電源130によって給電され、ゲートにおいて第2の制御信号128(Boostと標示)によって制御される。ブーストPMOSトランジスタ108は、電源130と、クランプトランジスタ110の第1の端子126との間に結合する。特定の実施形態では、第1の端子126は、クランプトランジスタ110のドレイン端子である。

クランプトランジスタ110は、検知動作中、抵抗ベースのメモリ要素に印加された電圧をクランプするように構成される。抵抗ベースのメモリ要素は、論理値「1」に対応する第1の抵抗値、および論理値「0」に対応する第2の抵抗値を有するデバイスである。抵抗ベースのメモリ要素の一例は、磁気トンネル接合(MTJ)デバイスである。クランプトランジスタ110は、メモリアレイ111内のメモリセル112に印加された電圧をクランプするように構成される。特定の実施形態では、クランプトランジスタ110は、NMOSトランジスタである。

ブーストPMOSトランジスタ108のゲートにおいて受け取られるブースト信号128などの第2の制御信号に応答して、ブーストPMOSトランジスタ108は、検知動作の前に出力ノード152をプリチャージし、電流をクランプトランジスタ110に供給するように構成され得る。検知動作は、メモリ読取り中に起こり得る。

負荷PMOSトランジスタ104は、ゲート電圧に応答して負荷を提供するための手段を提供するが、ゲート電圧は、第1の入力部121および第2の入力部123を含むNAND回路106の出力120を介して制御される。第2の入力部123は、負荷PMOSトランジスタ104のソース端子103にフィードバック構成で結合する。

検知回路100は、検知動作中、抵抗ベースのメモリ要素に印加される電圧をクランプするための手段を提供するクランプトランジスタ110を含む装置内に含まれ得る。特定の実施形態では、抵抗ベースのメモリ要素は、MTJ素子、またはMTJ素子を含むメモリセルである。特定の例示的な実施形態では、クランプするための手段は、負荷を提供するための手段に結合する。たとえば、クランプトランジスタ110は、図1に示すように、負荷PMOSトランジスタ104に結合する。

検知回路100は、半導体ダイ内に統合され得る。半導体ダイは、集積回路または同様の半導体デバイス内に含まれ得る。そのような半導体デバイスは、多くの電子デバイス内に組み込まれ得る。たとえば、半導体ダイを含み得る電子デバイスは、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定位置データユニット、およびコンピュータからなる群から選択することができ、図1に示す回路要素のいずれかが統合され得る。たとえば、負荷PMOSトランジスタ104およびクランプNMOSトランジスタ110は、電子デバイス内に組み込まれた集積回路内のトランジスタであってもよい。

図1に示す回路構成は、有利なことに、プロセス変動および他の環境要因などの態様による電流変動を補償し得る。たとえば、負荷PMOSトランジスタ104におけるドレイン電流が増加するとき、負荷PMOSトランジスタ104のソース電圧は、第1のPMOS102により減少する。さらに、負荷PMOS104のソース端子103からNAND回路106の第2の入力部123へのフィードバック経路により、負荷PMOSトランジスタ104のゲート電圧は増加し、負荷PMOSトランジスタ104のソース・ゲート間電圧(V_SG)は減少する。具体的には、NAND回路106は、負荷PMOSトランジスタ104のソース端子103に応答し、増加したドレイン電流に応答して負荷PMOSトランジスタ104のゲート電圧が増加する一方で、負荷PMOSトランジスタ104のソース・ゲート間電圧V_SGが減少するようにフィードバック経路を提供する。したがって、受け取られる電流の増加量は、有利なことに、説明したように、フィードバック構成および回路構造によって抑制される。

電流の変化を抑制することに加えて、検知回路100は、プロセス変動または回路に対する他の環境的影響に応答して、減少した出力電圧変動も与える。たとえば、負荷PMOSトランジスタ104は、フィードバック経路およびNAND回路106に少なくとも部分的に起因して、より大きい出力抵抗値を有する。フィードバック構成が負荷PMOSトランジスタ104の出力抵抗値を増加させるので、検知マージンが向上する。さらに、検知増幅器101内のブーストPMOSトランジスタ108は、ブースト信号128に応答して与えられる、ブーストPMOSトランジスタ108からの電流により検知増幅器101の検知時間を改善する。したがって、検知マージンと検知時間の両方が改善される。したがって、検知回路100は、電流帰還バイアス型PMOS102を利用することにより、またフィードバック経路およびNAND回路106によって負荷PMOS104のゲート電圧を制御することにより検知マージンを改善し、さらにブーストPMOSトランジスタ108を用いて検知時間を低減させる。

図2を参照すると、検知回路の第2の例示的な実施形態の図が開示され、全体が200と表示される。検知回路200は、検知増幅器回路およびメモリアレイを含む。メモリアレイは、抵抗ベースのメモリ要素212を有する少なくとも1つのメモリセルを含む。抵抗ベースのメモリ要素212は、磁気トンネル接合(MTJ)部214およびアクセスNMOSトランジスタ216を含む。

検知増幅器回路は、電源230、電流帰還バイアス型PMOSトランジスタ202、負荷PMOSトランジスタ204、NAND回路206、NOR回路207、出力ノード(Vdata)252、およびクランプNMOSトランジスタ210を含む。検知増幅器回路は、プリチャージNMOSトランジスタ240、および検知増幅器回路を抵抗ベースのメモリ要素212に結合するマルチプレクサ(MUX)トランジスタ217をさらに含む。

負荷PMOSトランジスタ204は、NAND回路206の出力220に応答するゲート218を有する。NAND回路206は、第1の制御信号222に応答する第1の入力部221を含む。NAND回路206は、負荷PMOSトランジスタ204の端子に応答する第2の入力部223をさらに含む。特定の実施形態では、NAND回路206の第2の入力部223は、負荷PMOSトランジスタ204のソース端子203に応答する。NAND回路206の出力220は、負荷PMOSトランジスタ204のゲート218を駆動する。負荷PMOSトランジスタ204のドレイン端子は、出力ノード252に結合し、電圧データを第2の検知増幅器(図示せず)に与える。

クランプNMOSトランジスタ210は、NOR回路207からの出力241に応答するゲート209を含む。クランプNMOSトランジスタ210は、検知動作中、抵抗ベースのメモリ要素212に印加された電圧をクランプするように構成される。

NOR回路207は、第2の制御信号に応答する第1の入力部231と、クランプNMOSトランジスタ210のソース端子227に結合する、フィードバック入力に応答する第2の入力部233とを含む。また、NOR回路207のフィードバック入力は、MUXトランジスタ217のドレイン端子に結合する。

特定の実施形態では、第2の制御信号は、REと標示された第1の制御信号の反転である。たとえば、第1の制御信号は、REと標示され、反転制御信号は、

と標示される。

プリチャージNMOSトランジスタ240は、第2の制御信号

に応答し、MUXトランジスタ217の出力部に結合する。プリチャージNMOSトランジスタ240は、ノード213をプリチャージするように構成される。動作中、MUXトランジスタ217がオンに切り替わる(たとえば、ビット線が選択される)とき、検知回路200の出力電圧は、最初は、0ボルト(たとえば、プリチャージビット線レベル)まで急激に降下し、第1の制御信号REが高になるのに応答してビット線が負荷PMOSトランジスタ204によりチャージされた後、増加する。

図3を参照すると、検知回路の第3の例示的な実施形態の図が開示され、全体が300と表示される。検知回路300は、図1の検知回路100および図2の検知回路200の多くの特徴を含む。さらに、検知回路300は、第1の電圧(Vdata)352に応答する出力段を含む。出力段は、第1の入力として第1の電圧Vdata352を含み、第2の入力として第2の基準電圧(Vref)354を含む、検知増幅器350を含む。特定の実施形態では、第2の電圧354は、検知回路300と同様の構造を有する別の検知回路から導出される電圧である。検知増幅器350の出力は、以下でさらに詳細に説明するように、検知回路300の検知出力の指示を与える出力電圧(Vout)356を含む。

検知回路300の他の回路要素は、図1の検知回路100および図2の検知回路200の対応する要素と構造が同様であり、これらと同様に動作する。たとえば、検知回路300は、電流帰還バイアス型PMOSトランジスタ302、負荷PMOSトランジスタ304、NAND回路306、ブーストPMOSトランジスタ308、クランプNMOSトランジスタ310、NOR回路307、マルチプレクサ(MUX)NMOSトランジスタ317、プリチャージNMOSトランジスタ340、および抵抗ベースのメモリ要素312を含む。抵抗ベースのメモリ要素312は、磁気トンネル接合(MTJ)部314およびアクセスNMOSトランジスタ316を含む。

負荷PMOSトランジスタ304は、NAND回路306の出力320に応答するゲート318を有する。NAND回路306は、制御信号322に応答する第1の入力部321を含み、負荷PMOSトランジスタ304の端子303へのフィードバック接続に応答する第2の入力部323を含む。特定の実施形態では、端子303は、負荷PMOSトランジスタ304のソース端子である。また、ソース端子303は、電圧源330によって次に給電される電流帰還バイアス型PMOSトランジスタ302のドレイン端子に結合され得る。NAND回路306の出力320は、負荷PMOSトランジスタ304のゲート318を駆動する。

クランプNMOSトランジスタ310は、NOR回路307からの出力341に応答するゲート309を含む。クランプNMOSトランジスタ310は、検知動作中、抵抗ベースのメモリ要素312に印加された電圧をクランプするように構成される。

NOR回路307は、第2の制御信号に応答する第1の入力部331を含み、クランプNMOSトランジスタ310の第2の端子327へのフィードバック接続に応答する第2の入力部333を含む。特定の実施形態では、第2の端子327は、クランプNMOSトランジスタ310のソース端子である。

と標示される。

プリチャージNMOSトランジスタ340は、第2の制御信号

に応答し、MUXトランジスタ317の出力部に結合する。プリチャージNMOSトランジスタ340は、ノード313をプリチャージするように構成される。動作中、MUXトランジスタ317がオンに切り替わる(たとえば、ビット線が選択される)とき、検知回路300の出力電圧は、最初は、0ボルト(たとえば、プリチャージビット線レベル)まで急激に降下し、ビット線がチャージされた後、増加する。たとえば、ブーストPMOSトランジスタ308は、出力ノード348をプリチャージし、検知動作の前に電流をクランプトランジスタ310に供給するように構成され、したがって、出力電圧の降下を低減することができる。負荷PMOSトランジスタ304は、第1の制御信号REが高になるとき、オンに切り替わり得る。負荷PMOSトランジスタ304におけるドレイン電流が増加するとき、負荷PMOSトランジスタ304のソース電圧は、電流帰還バイアス型PMOS302により減少する。さらに、負荷PMOS304のソース端子303からNAND回路306の第2の入力部323へのフィードバック経路により、負荷PMOSトランジスタ304のゲート電圧は増加し、負荷PMOSトランジスタ304のソース・ゲート間電圧(V_SG)は減少する。検知動作中、ブーストPMOSトランジスタ308は、ブースト信号328に応答してオフに切り替わるが、それは、検知動作中にブーストPMOSトランジスタ308がオンのままであるとき、検知回路300の出力電圧を増加させることによってブースト電流が検知マージンを低減させるためである。

NAND回路306は、図1のNAND回路106と構造および動作が同様であり、NOR回路307は、図2のNOR回路207と構造および動作が同様である。さらに、プリチャージNMOSトランジスタ340は、図2のプリチャージNMOSトランジスタ240と構造および動作が同様であり、MUXトランジスタ317は、図2のMUXトランジスタ217と構造および動作が同様である。上述のブーストPMOSトランジスタ308、クランプNMOSトランジスタ310、プリチャージNMOSトランジスタ340、負荷PMOSトランジスタ304、および電流帰還バイアス型PMOSトランジスタ302の各々は、本明細書で説明した図1および図2の検知回路100および200内の対応するトランジスタと動作が同様に実行される。

動作中、検知回路300は、2つのプライマリ状態、すなわち、抵抗ベースのメモリ要素312に記憶される論理値1を示す論理状態1、および抵抗ベースのメモリ要素312に記憶される論理値0を示す論理状態0のうちの1つにおいて動作する。たとえば、電圧Vdata352が基準電圧Vref354よりも大きいとき、検知増幅器350は、論理状態1(または、論理状態高)を示す、その出力356における高値を与えることができる。そうでない場合、電圧Vdata352が基準電圧Vref354よりも小さいとき、検知増幅器350は、論理状態0(または、論理状態低)を示す、その出力356における低値を与えることができる。したがって、検知増幅器350によって検出される、電圧Vdata352と基準電圧Vref354との間の相対電圧は、検知回路300の検知出力の指示を与える。したがって、電圧Vdata352と基準電圧Vref354との間の相対差が増加する場合、検知増幅器350に関する論理状態0または1を検出するためのより大きい検知マージンが与えられ得る。したがって、検知回路300は、本明細書で説明する、プロセス変動に対する許容差の増加、検知時間の増加、および検知マージンの増加の利益を含む。

図4を参照すると、第1の検知マージン(ΔV₀)、第2の検知マージン(ΔV₁)、および検知時間に関するシミュレーション結果のグラフ400が、ブーストトランジスタを有しないフィードバック経路を含むNAND回路を有する検知回路のグラフ402と、フィードバック経路を含むNAND回路およびNMOSブーストトランジスタを有する検知回路のグラフ404と、フィードバック経路を含むNAND回路およびPMOSブーストトランジスタを有する検知回路のグラフ406とを含む、様々なタイプの検知回路に関して示されている。検知増幅器マージンなどの信号マージンΔVは、電圧V₁と電圧Vrefとの間の差(ΔV₁)、または電圧Vrefと電圧V₀との間の差(ΔV₀)に対応し得る。テクノロジースケーリング(technology scaling)とともに増加する傾向があるプロセス変動に対処するために、統計的分析が適用され得る。統計的分析は、測定変数ΔV₀およびΔV₁の平均(すなわち、平均値)およびシグマ(すなわち、標準偏差)の値を報告し得る。設計者は、代表統計値としてΔV₀およびΔV₁の(平均値-N*シグマ)をとることができるが、Nの値は、所望の歩留まりを達成するように選択される。信号マージンΔVを改善することにより、メモリデバイスの歩留まりを改善することができる。

たとえば、フィードバック経路を含むNAND回路を有しブーストトランジスタを有しない検知回路は、平均値としてΔV₀=0.246VおよびΔV₁=0.243V、標準偏差値としてΔV₀では0.024VおよびΔV₁では0.024V、ならびに50mVしきい値電圧に対する検知時間=2.893nsを含む。フィードバック経路を含むNAND回路およびNMOSブーストトランジスタを有する検知回路は、平均値としてΔV₀=0.146VおよびΔV₁=0.193V、標準偏差値としてΔV₀では0.017VおよびΔV₁では0.032V、ならびに50mVしきい値電圧に対する検知時間=2.600nsを含む。フィードバック経路を含むNAND回路およびPMOSブーストトランジスタを有する検知回路は、平均値としてΔV₀=0.245VおよびΔV₁=0.242V、標準偏差値としてΔV₀では0.026VおよびΔV₁では0.025V、ならびに50mVしきい値電圧に対する検知時間=0.965nsを含む。

したがって、NMOSブーストトランジスタと、負荷トランジスタのゲート電圧を制御するためのフィードバック経路とを有する検知回路は、検知時間をわずかに低減させるが、ブーストトランジスタを有しない検知回路と比較して検知マージンも劣化させる一方、PMOSブーストトランジスタと、負荷トランジスタのゲート電圧を制御するためのフィードバック経路を含むNAND回路とを有する検知回路は、ブーストトランジスタを有しない検知回路と比較して検知マージンの劣化を伴わずに検知時間を著しく低減させる。フィードバック構成が負荷PMOSトランジスタの出力抵抗値を増加させるので、検知マージンが増加する。さらに、ブーストトランジスタは、検知時間を改善する。

図5を参照すると、検知回路の動作方法の例示的実施形態の流れ図が開示され、全体が500と表示される。本方法は、図1の検知回路100、図2の検知回路200、または図3の検知回路300などの検知回路によって実行され得る。

方法500は、502に示すように、制御信号に応答する第1の入力部および負荷PMOSトランジスタの端子に結合する第2の入力部を有するNAND回路の出力によって負荷PMOSトランジスタに印加されるゲート電圧を制御するステップを含む。たとえば、図1において、負荷PMOSトランジスタ104の端子103は、電流帰還バイアス型PMOSトランジスタ102の出力部に結合する。別の例として、負荷PMOSトランジスタ104に印加されるゲート電圧は、NAND回路106の出力120によって制御され、NAND回路106は、制御信号(RE)に応答する第1の入力部121と、負荷PMOSトランジスタ104の端子103に結合する第2の入力部123とを有する。

本方法は、504において、第2の制御信号に応答してブーストトランジスタを介して電流をクランプトランジスタに供給するステップと、検知動作中にクランプトランジスタへの電流を遮断するステップとをさらに含む。たとえば、ブーストPMOSトランジスタ108は、ブースト信号128に応答して、電流をクランプトランジスタ110に供給することができ、ブーストPMOSトランジスタ108は、検知動作中にクランプトランジスタ110への電流を遮断することができる。

電流帰還バイアス型PMOSを利用することにより、またフィードバック経路およびNAND回路によって負荷PMOSのゲート電圧を制御することにより、検知マージンは、増加し得る。ブーストトランジスタを利用することにより、検知時間を向上させることができる。

図6を参照すると、NAND回路の出力によって制御されるゲートを有する負荷PMOSを含む回路664を含む電子デバイスの特定の例示的な実施形態のブロック図が示され、600と表示される。デバイス600は、携帯情報端末(PDA)、ワイヤレスモバイルデバイス、コンピューティングデバイス、別のタイプのデバイスなどの電子デバイス、またはそれらの任意の組合せであってもよい。デバイス600は、デジタル信号プロセッサ(DSP)などのプロセッサ610を含む。プロセッサ610は、NAND回路の出力によって制御されるゲートを有する負荷PMOSを含む回路664を含み得るメモリ632に結合する。たとえば、回路664は、図1の検知回路100、図2の検知回路200、図3の検知回路300、またはそれらの任意の組合せであってもよい。メモリ632は、回路664の動作を制御するための、本明細書に記載した方法のいずれもプロセッサ610に実施させるのに実行可能であるソフトウェア635などのプロセッサ命令を記憶する非一時的コンピュータ可読媒体であってもよい。たとえば、命令には、制御信号に応答する第1の入力部および負荷pチャネル金属酸化物半導体(PMOS)トランジスタのソースに結合する第2の入力部を有するNAND回路の出力によって負荷PMOSトランジスタに印加されるゲート電圧を制御するための命令を含むことができ、負荷PMOSトランジスタのソースは、電流帰還バイアス型PMOSトランジスタの出力部にさらに結合する。特定の実施形態では、プロセッサ610は、電子デバイス600に統合され得る。

符号器復号器(コーデック)634、ディスプレイコントローラ626、およびワイヤレスコントローラ640が、プロセッサ610に結合する。ディスプレイコントローラ626は、ディスプレイ628に結合する。スピーカー636およびマイクロフォン638がコーデック634に結合し得る。

ワイヤレスコントローラ640が、ワイヤレスアンテナ642に結合し得る。特定の実施形態では、プロセッサ610、ディスプレイコントローラ626、メモリ632、コーデック634、およびワイヤレスコントローラ640は、システムインパッケージデバイスまたはシステムオンチップデバイス622に含まれる。特定の実施形態では、入力デバイス630および電源644が、システムオンチップデバイス622に結合する。さらに、特定の実施形態では、図6に示すように、ディスプレイ628、入力デバイス630、スピーカー636、マイクロフォン604、ワイヤレスアンテナ642、および電源644は、システムオンチップデバイス622の外部にある。しかしながら、ディスプレイ628、入力デバイス630、スピーカー636、マイクロフォン604、ワイヤレスアンテナ642、および電源644の各々は、インターフェースまたはコントローラなどの、システムオンチップデバイス622の構成要素に結合し得る。

図7を参照すると、検知回路(たとえば、図1〜図3に示すように、NAND回路の出力によって制御されるゲートを有する負荷PMOSを含む検知回路)を含む電子デバイスを製造するための製造プロセスの特定の例示的な実施形態のデータフロー図である。

前述の開示されたデバイスおよび機能は、コンピュータ可読媒体に記憶されるコンピュータファイル(たとえば、RTL、GDSII、GERBERなど)になるように設計および構成され得る。そのようなファイルの一部またはすべてが、そのようなファイルに基づいてデバイスを製造する製造担当者に提供され得る。得られる製品は半導体ウエハを含み、このようなウエハは次いで、半導体ダイに切り分けられ、半導体チップにパッケージングされる。次いで、これらのチップが、上述のデバイスで利用される。図7は、電子デバイス製造プロセス700の特定の例示的な実施形態を示す。

物理デバイス情報702が、製造プロセス700において、たとえば研究用コンピュータ706などで受け取られる。物理デバイス情報702は、図1の検知回路100、図2の検知回路200、図3の検知回路300などの半導体デバイス、またはそれらの任意の組合せの少なくとも1つの物理的特性を表す設計情報を含み得る。たとえば、物理デバイス情報702は、研究用コンピュータ706に結合するユーザインターフェース704を介して入力される、物理的パラメータ、材料特性、および構造情報を含み得る。研究用コンピュータ706は、メモリ710などのコンピュータ可読媒体に結合する1つまたは複数のプロセシングコアなどのプロセッサ708を含む。メモリ710は、プロセッサ708に、ファイルフォーマットに適合するように物理デバイス情報702を変換させ、ライブラリファイル712を生成するのに実行可能であるコンピュータ可読命令を記憶することができる。

特定の実施形態では、ライブラリファイル712は、変換された設計情報を含む少なくとも1つのデータファイルを含む。たとえば、ライブラリファイル712は、図1の検知回路100、図2の検知回路200、図3の検知回路300を含む半導体デバイス、またはそれらの任意の組合せのライブラリを含んでもよく、このライブラリは、電子設計オートメーション(EDA)ツール720とともに使用するために提供される。

ライブラリファイル712は、メモリ718に結合する1つまたは複数のプロセシングコアなどのプロセッサ717を含む設計用コンピュータ716において、EDAツール720とともに使用され得る。EDAツール720は、設計用コンピュータ716のユーザが、ライブラリファイル712の検知回路を使用するシステムを設計することができるように、プロセッサ実行可能命令としてメモリ718に記憶され得る。たとえば、設計用コンピュータ716のユーザは、設計用コンピュータ716に結合するユーザインターフェース724を介して、回路設計情報722を入力することができる。回路設計情報722は、図1の検知回路100、図2の検知回路200、図3の検知回路300などの半導体デバイス、またはそれらの任意の組合せの少なくとも1つの物理的特性を表す設計情報を含み得る。例示のために、回路設計の特性には、回路設計における特定の回路の識別および他の要素との関係、位置情報、形状サイズ情報、相互接続情報、または半導体デバイスの物理的特性を表す他の情報が含まれ得る。

設計用コンピュータ716は、回路設計情報722を含む設計情報を、ファイルフォーマットに適合するように変換するように構成され得る。例示のために、ファイルフォーマットには、平面的な幾何形状、テキストラベル、およびグラフィックデータシステム(Graphic Data System)(GDSII)ファイルフォーマットなどの階層的なフォーマットでの回路レイアウトに関する他の情報を表す、データベースのバイナリファイルフォーマットが含まれ得る。設計用コンピュータ716は、図1の検知回路100、図2の検知回路200、図3の検知回路300、またはそれらの任意の組合せを説明する情報を、他の回路または情報に加えて含む、GDSIIファイル726などの変換された設計情報を含むデータファイルを生成するように構成され得る。例示のために、データファイルには、図1の検知回路100、図2の検知回路200、または図3の検知回路300、またはそれらの任意の組合せを含み、内部に追加の電子回路および構成要素をさらに含むシステムオンチップ(SOC)に対応する情報が含まれ得る。

GDSIIファイル726は、図1の検知回路100、図2の検知回路200、図3の検知回路300、またはそれらの任意の組合せを、GDSIIファイル726中の変換された情報に従って製造するために、製作プロセス728において受け取られ得る。たとえば、デバイス製造プロセスは、代表的なマスク732として図示された、フォトリソグラフィ処理に使用されるマスクなどの1つまたは複数のマスクを作成するために、GDSIIファイル726をマスク製造業者730に供給するステップを含み得る。マスク732は、製作プロセス中に、テストされ、代表的なダイ736などのダイに分割され得る1つまたは複数のウエハ734を生成するために使用され得る。ダイ736は、図1の検知回路100、図2の検知回路200、図3の検知回路300などの検知回路、またはそれらの任意の組合せを含む。

ダイ736をパッケージングプロセス738に供給することができ、ダイ736は代表的なパッケージ740に組み込まれる。たとえば、パッケージ740は、システムインパッケージ(SiP)構成などの、単一のダイ736または複数のダイを含み得る。パッケージ740は、電子機器技術評議会(JEDEC)規格などの1つまたは複数の規格または仕様に準拠するように構成され得る。

パッケージ740に関する情報は、たとえばコンピュータ746に記憶されるコンポーネントライブラリを介して、様々な製品設計者に配布され得る。コンピュータ746は、メモリ710に結合する1つまたは複数のプロセシングコアなどのプロセッサ748を含み得る。プリント回路基板(PCB)ツールをメモリ750にプロセッサ実行可能命令として記憶し、ユーザインターフェース744を介してコンピュータ746のユーザから受け取られたPCB設計情報742を処理することができる。PCB設計情報742は、図1の検知回路100、図2の検知回路200、図3の検知回路300などの検知回路、またはそれらの任意の組合せを含む、パッケージ740に対応するパッケージングされた半導体デバイスの、回路基板上での物理的な位置情報を含み得る。

コンピュータ746は、PCB設計情報742を変換して、パッケージングされた半導体デバイスの回路基板上での物理的な位置情報とともに、配線およびビアなどの電気的な接続のレイアウトを含む、データを有するGERBERファイル752などのデータファイルを生成するように構成されてもよく、パッケージングされた半導体デバイスは、検知回路を含むパッケージ740に対応する。他の実施形態では、変換されたPCB設計情報によって生成されたデータファイルは、GERBERフォーマット以外のフォーマットを有してもよい。

GERBERファイル752は、基板組立プロセス754において受け取られ、GERBERファイル752内に記憶される設計情報に従って製造される、代表的なPCB756などのPCBを作成するために使用され得る。たとえば、GERBERファイル752は、PCB生産プロセスの様々なステップを実行するための1つまたは複数の機械にアップロードされ得る。PCB756は、代表的なプリント回路アセンブリ(PCA)758を形成するためにパッケージ740を含む電子構成要素を実装され得る。

PCA758は、製品製造プロセス760において受け取られ、第1の代表的な電子デバイス762および第2の代表的な電子デバイス764などの、1つまたは複数の電子デバイスに統合され得る。例示的、非限定的な例として、第1の代表的な電子デバイス762、第2の代表的な電子デバイス764、またはその両方は、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定位置データユニット、およびコンピュータの群から選択され得る。別の例示的かつ非限定的な例として、電子デバイス762および764の1つまたは複数は、携帯電話、携帯用パーソナル通信システム(PCS)ユニット、携帯情報端末などの持ち運び可能なデータユニット、全地球測位システム(GPS)対応デバイス、ナビゲーションデバイス、メータ読取り機器などの固定位置データユニット、または、データもしくはコンピュータ命令を記憶しもしくは取り出す他の任意のデバイス、あるいはそれらの任意の組合せなどの、遠隔ユニットであってもよい。本開示の実施形態は、メモリおよびオンチップ回路を含む能動的な集積回路を含む、任意のデバイスにおいて適切に利用され得る。

したがって、図1の検知回路100、図2の検知回路200、図3の検知回路300、またはそれらの任意の組合せは、例示的なプロセス700で説明したように、製作され、処理され、電子デバイスに組み込まれ得る。図1〜図3に関して開示される実施形態のうちの1つまたは複数の態様は、ライブラリファイル712、GDSIIファイル726、およびGERBERファイル752内などに、様々な処理段階で含まれてもよく、また、研究用コンピュータ706のメモリ710、設計用コンピュータ716のメモリ718、コンピュータ746のメモリ750、基板組立プロセス754などの様々な段階で使用される1つまたは複数の他のコンピュータまたはプロセッサ(図示せず)のメモリに記憶されてもよく、また、マスク732、ダイ736、パッケージ740、PCA758、プロトタイプ回路もしくはデバイスなどの他の製品(図示せず)、またはそれらの任意の組合せなどの1つまたは複数の他の物理的な実施形態に組み込まれてもよい。物理的なデバイス設計から最終製品までの生産の様々な代表的な段階が示されるが、他の実施形態では、これより少ない段階が使用されてもよく、または追加の段階が含まれてもよい。同様に、プロセス700は、単一のエンティティによって、または、プロセス700の様々な段階を実行する1つもしくは複数のエンティティによって実行されてもよい。

本明細書で開示される実施形態とともに説明される様々な例示的な論理ブロック、構成、モジュール、回路、およびアルゴリズムのステップは、電子的なハードウェア、ハードウェアプロセッサなどの処理デバイスにより実行されるコンピュータソフトウェア、またはこれら両方の組合せとして実装され得ることが、当業者にはさらに理解されよう。様々な例示的な構成要素、ブロック、構成、モジュール、回路、およびステップについて、それらの機能に関して上記に概略的に説明してきた。そのような機能をハードウェアとして実装するか、または実行可能ソフトウェアとして実装するかは、特定の適用例および全体的なシステムに課される設計制約に依存する。当業者は、説明した機能を特定の適用例ごとに様々な方法で実装し得るが、そのような実装の決定は、本開示の範囲からの逸脱を生じるものと解釈すべきではない。

本明細書で開示した実施形態に関連して説明した方法またはアルゴリズムのステップは、直接ハードウェアで具体化されるか、プロセッサによって実行されるソフトウェアモジュールで具体化されるか、またはその2つの組合せで具体化され得る。ソフトウェアモジュールは、ランダムアクセスメモリ(RAM)、磁気抵抗ランダムアクセスメモリ(MRAM)、スピントルクトランスファーMRAM(STT-MRAM)、フラッシュメモリ、読取り専用メモリ(ROM)、プログラム可能読取り専用メモリ(PROM)、消去可能なプログラム可能読取り専用メモリ(EPROM)、電気的に消去可能なプログラム可能読取り専用メモリ(EEPROM)、レジスタ、ハードディスク、取り外し可能ディスク、コンパクトディスク読取り専用メモリ(CD-ROM)などの非一時的記憶媒体、または当技術分野で知られる他の任意の形態の記憶媒体内に存在し得る。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み取り、記憶媒体に情報を書き込むことができるように、プロセッサに結合する。代替として、記憶媒体はプロセッサと一体であってもよい。プロセッサおよび記憶媒体は、特定用途向け集積回路(ASIC)内に存在し得る。ASICは、コンピューティングデバイスまたはユーザ端末内に存在し得る。代替として、プロセッサおよび記憶媒体は、コンピューティングデバイスまたはユーザ端末内に、個別構成要素として存在し得る。

開示された実施形態の上記の説明は、当業者が、開示された実施形態を作成または使用することができるように与えられる。これらの実施形態に対する様々な修正が、当業者には容易に明らかとなり、本明細書で定義される原理は、本開示の範囲から逸脱することなく、他の実施形態に適用され得る。したがって、本開示は、本明細書に示す実施形態に限定されることは意図されず、以下の特許請求の範囲によって定義される、原理および新規の特徴と矛盾しない、可能な最大の範囲を認められるべきである。

100 検知回路
101 検知増幅器
102 電流帰還バイアス型PMOSトランジスタ
103 ソース端子
104 負荷PMOSトランジスタ
106 NAND回路
108 ブーストPMOSトランジスタ
110 クランプトランジスタ
111 メモリアレイ
112 メモリセル
118 ゲート
120 出力
121 第1の入力部
122 制御信号
123 第2の入力部
126 第1の端子
130 電源
152 出力ノード
200 検知回路
203 ソース端子
204 負荷PMOSトランジスタ
202 電流帰還バイアス型PMOSトランジスタ
206 NAND回路
207 NOR回路
209 ゲート
210 クランプNMOSトランジスタ
212 抵抗ベースのメモリ要素
213 ノード
214 磁気トンネル接合(MTJ)部
216 アクセスNMOSトランジスタ
217 マルチプレクサ(MUX)トランジスタ
218 ゲート
220 出力
221 第1の入力部
222 第1の制御信号
223 第2の入力部
227 ソース端子
230 電源
231 第1の入力部
233 第2の入力部
240 プリチャージNMOSトランジスタ
241 出力
252 出力ノード(Vdata)
300 検知回路
302 電流帰還バイアス型PMOS
303 端子
304 負荷PMOSトランジスタ
306 NAND回路
307 NOR回路
308 ブーストPMOSトランジスタ
309 ゲート
310 クランプNMOSトランジスタ
312 抵抗ベースのメモリ要素
313 ノード
314 磁気トンネル接合(MTJ)部
316 アクセスNMOSトランジスタ
317 マルチプレクサ(MUX)NMOSトランジスタ
318 ゲート
320 出力
321 第1の入力部
322 制御信号
323 第2の入力部
327 第2の端子
328 ブースト信号
330 電圧源
331 第1の入力部
333 第2の入力部
340 プリチャージNMOSトランジスタ
341 出力
348 出力ノード
350 検知増幅器
352 電圧Vdata
354 基準電圧Vref
356 出力電圧(Vout)
400 グラフ
402 グラフ
404 グラフ
406 グラフ
600 電子デバイス
610 プロセッサ
622 システムオンチップデバイス
626 ディスプレイコントローラ
628 ディスプレイ
630 入力デバイス
632 メモリ
634 符号器復号器(コーデック)
635 ソフトウェア
636 スピーカー
638 マイクロフォン
640 ワイヤレスコントローラ
642 ワイヤレスアンテナ
644 電源
664 回路
700 電子デバイス製造プロセス
702 物理デバイス情報
704 ユーザインターフェース
706 研究用コンピュータ
708 プロセッサ
710 メモリ
712 ライブラリファイル
716 設計用コンピュータ
717 プロセッサ
718 メモリ
720 EDAツール
722 回路設計情報
724 ユーザインターフェース
726 GDSIIファイル
728 製作プロセス
730 マスク製造業者
732 マスク
734 ウエハ
736 ダイ
738 パッケージングプロセス
740 パッケージ
742 PCB設計情報
744 ユーザインターフェース
746 コンピュータ
748 プロセッサ
750 メモリ
752 GERBERファイル
754 基板組立プロセス
756 PCB
758 PCA
760 製品製造プロセス
762 第1の代表的な電子デバイス
764 第2の代表的な電子デバイス

Claims

回路であって、
電流帰還バイアス型pチャネル金属酸化物半導体(PMOS)トランジスタと、
負荷PMOSトランジスタと、
検知動作中、抵抗ベースのメモリ要素に印加された電圧をクランプするように構成されたクランプトランジスタと
を含み、
前記負荷PMOSトランジスタのゲートは、第１の制御信号に応答する第1の入力部および前記負荷PMOSトランジスタのソース端子に結合する第2の入力部を有するnot-AND(NAND)回路の出力によって制御され、
前記電流帰還バイアス型PMOSトランジスタのソース端子は、電源に結合され、
前記電流帰還バイアス型PMOSトランジスタのドレイン端子は、前記負荷PMOSトランジスタの前記ソース端子に結合され、
前記電流帰還バイアス型PMOSトランジスタのゲート端子には、前記第１の制御信号の反転である第２の制御信号が入力され、
前記負荷PMOSトランジスタのドレイン端子は、前記クランプトランジスタのドレイン端子と出力ノードに結合されている、回路。
前記第2の入力部は、前記電流帰還バイアス型PMOSトランジスタのドレイン電流に応答する、請求項1に記載の回路。
電圧源と前記クランプトランジスタの第1の端子との間に結合するブーストトランジスタをさらに含む、請求項1に記載の回路。
前記クランプトランジスタの前記第1の端子は、ドレイン端子である、請求項3に記載の回路。
前記ブーストトランジスタは、第2の制御信号に応答して、電流を前記クランプトランジスタに供給し、前記検知動作中に前記クランプトランジスタへの前記電流を遮断するように構成される、請求項3に記載の回路。
前記ブーストトランジスタの出力部に結合する入力部を有する検知増幅器をさらに含む、請求項3に記載の回路。
前記クランプトランジスタは、not-OR(NOR)回路の出力に応答するゲートを有し、前記NOR回路は、第2の制御信号に応答する第1の入力部および前記クランプトランジスタの第2の端子に結合する第2の入力部を有する、請求項1に記載の回路。
前記クランプトランジスタの前記第2の端子は、ソース端子である、請求項7に記載の回路。
前記クランプトランジスタは、マルチプレクサ(MUX)nチャネル金属酸化物半導体(NMOS)トランジスタに結合する、請求項1に記載の回路。
プリチャージNMOSトランジスタが、前記MUX NMOSトランジスタの出力部に結合する、請求項9に記載の回路。
前記抵抗ベースのメモリ要素は、メモリセル内のアクセスNMOSトランジスタに直列に結合する磁気トンネル接合(MTJ)素子を含む、請求項1に記載の回路。
少なくとも1つの半導体ダイに統合される請求項1に記載の回路。
第１の制御信号に応答する第1の入力部および負荷pチャネル金属酸化物半導体(PMOS)トランジスタのソース端子に結合する第2の入力部を有するnot-AND(NAND)回路の出力によって前記負荷PMOSトランジスタに印加されるゲート電圧を制御するステップであって、前記負荷PMOSトランジスタの前記ソース端子は、電流帰還バイアス型PMOSトランジスタの出力部にさらに結合され、電流帰還バイアス型PMOSトランジスタのソース端子は、電源に結合され、前記電流帰還バイアス型PMOSトランジスタのゲート端子には、前記第１の制御信号の反転である第３の制御信号が入力され、前記負荷PMOSトランジスタのドレイン端子は、クランプトランジスタのドレイン端子と出力ノードに結合されている、ステップと、
第2の制御信号に応答して、
ブーストトランジスタを介して電流を前記クランプトランジスタに供給するステップと、
検知動作中に前記クランプトランジスタへの前記電流を遮断するステップと
を含む、方法。
前記第2の入力部は、前記電流帰還バイアス型PMOSトランジスタのドレイン電流に応答する、請求項13に記載の方法。
前記ゲート電圧を制御するステップは、電子デバイスに統合されたプロセッサにおいて実行される、請求項13に記載の方法。
制御信号に応答する第1の入力部および負荷を提供するための手段のソース端子に結合する第2の入力部を含む、not-AND(NAND)回路の出力を介して制御されるゲート電圧に応答して負荷を提供するための手段と、
検知動作中に抵抗ベースのメモリ要素に印加された、前記負荷を提供するための前記手段から提供される電圧をクランプするための手段であって、前記負荷を提供するための前記手段のドレイン端子と出力ノードに結合する、クランプするための手段と
を含む、装置。
第2の制御信号に応答して、ブーストトランジスタを介して電流をクランプするための手段に供給するための手段をさらに含む、請求項16に記載の装置。
少なくとも1つの半導体ダイに統合された、請求項16に記載の装置。
提供するための前記手段およびクランプするための前記手段が統合された、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定位置データユニット、およびコンピュータからなる群から選択されるデバイスをさらに含む、請求項16に記載の装置。
第１の制御信号に応答する第1の入力部および負荷pチャネル金属酸化物半導体(PMOS)トランジスタのソース端子に結合する第2の入力部を有するnot-AND(NAND)回路の出力によって前記負荷PMOSトランジスタに印加されるゲート電圧を制御するためのステップであって、前記負荷PMOSトランジスタの前記ソース端子は、電流帰還バイアス型PMOSトランジスタの出力部にさらに結合され、前記電流帰還バイアス型PMOSトランジスタのソース端子は、電源に結合され、前記電流帰還バイアス型PMOSトランジスタのゲート端子には、前記第１の制御信号の反転である第３の制御信号が入力され、前記負荷PMOSトランジスタのドレイン端子は、クランプトランジスタのドレイン端子と出力ノードに結合されている、ステップと、
第2の制御信号に応答して、
ブーストトランジスタを介して電流を前記クランプトランジスタに供給するためのステップと、
検知動作中に前記クランプトランジスタへの前記電流を遮断するためのステップと
を含む、方法。
前記第2の入力部は、前記電流帰還バイアス型PMOSトランジスタのドレイン電流に応答する、請求項20に記載の方法。
制御するための前記ステップ、供給するための前記ステップ、および遮断するための前記ステップは、電子デバイスに統合されたプロセッサによって実行される、請求項20に記載の方法。
プロセッサによって実行可能な命令を記憶するコンピュータ可読記憶媒体であって、前記命令が実行されると前記プロセッサに、
第１の制御信号に応答する第1の入力部および負荷pチャネル金属酸化物半導体(PMOS)トランジスタのソースに結合する第2の入力部を有するnot-AND(NAND)回路の出力によって前記負荷PMOSトランジスタに印加されるゲート電圧を制御させ、
前記負荷PMOSトランジスタの前記ソースは、電流帰還バイアス型PMOSトランジスタの出力部にさらに結合しており、
前記電流帰還バイアス型PMOSトランジスタのソース端子は、電源に結合され、
前記電流帰還バイアス型PMOSトランジスタのゲート端子には、前記第１の制御信号の反転である第２の制御信号が入力され、
前記負荷PMOSトランジスタのドレイン端子は、出力ノードに結合されている、コンピュータ可読記憶媒体。
第2の制御信号に応答して、
ブーストトランジスタを介して電流をクランプトランジスタに供給し、
検知動作中に前記クランプトランジスタへの前記電流を遮断する、前記プロセッサによって実行可能な命令
をさらに含む、請求項23に記載のコンピュータ可読記憶媒体。
前記プロセッサは、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定位置データユニット、およびコンピュータからなる群から選択されるデバイスに統合される、請求項24に記載のコンピュータ可読記憶媒体。
半導体デバイスの少なくとも1つの物理的特性を表す設計情報を受け取るステップであって、前記半導体デバイスが、
電流帰還バイアス型pチャネル金属酸化物半導体(PMOS)トランジスタと、
負荷PMOSトランジスタと、
検知動作中、抵抗ベースのメモリ要素に印加された電圧をクランプするように構成されたクランプトランジスタと
を含み、
前記負荷PMOSトランジスタのゲートは、第１の制御信号に応答する第1の入力部を有し、前記負荷PMOSトランジスタのソースに結合する第2の入力部を有するnot-AND(NAND)回路の出力によって制御される、ステップと、
前記設計情報をファイルフォーマットに適合するように変換するステップと、
前記変換された設計情報を含むデータファイルを生成するステップと
を含み、
前記電流帰還バイアス型PMOSトランジスタのソース端子は、電源に結合され、
前記電流帰還バイアス型PMOSトランジスタのドレイン端子は、前記負荷PMOSトランジスタの前記ソース端子に結合され、
前記電流帰還バイアス型PMOSトランジスタのゲート端子には、前記第１の制御信号の反転である第２の制御信号が入力され、
前記負荷PMOSトランジスタのドレイン端子は、前記クランプトランジスタのドレイン端子と出力ノードに結合されている方法。
前記データファイルは、GDSIIフォーマットを含む、請求項26に記載の方法。
前記データファイルは、GERBERフォーマットを含む、請求項26に記載の方法。
半導体デバイスに対応する設計情報を含むデータファイルを受け取るステップと、
前記設計情報に従って、前記半導体デバイスを製作するステップと
を含み、前記半導体デバイスが、
電流帰還バイアス型pチャネル金属酸化物半導体(PMOS)トランジスタと、
負荷PMOSトランジスタと、
検知動作中、抵抗ベースのメモリ要素に印加された電圧をクランプするように構成されたクランプトランジスタと
を含み、
前記負荷PMOSトランジスタのゲートは、第１の制御信号に応答する第1の入力部および前記負荷PMOSトランジスタのソース端子に結合する第2の入力部を有するnot-AND(NAND)回路の出力によって制御され、
前記電流帰還バイアス型PMOSトランジスタのソース端子は、電源に結合され、
前記電流帰還バイアス型PMOSトランジスタのドレイン端子は、前記負荷PMOSトランジスタの前記ソース端子に結合され、
前記電流帰還バイアス型PMOSトランジスタのゲート端子には、前記第１の制御信号の反転である第２の制御信号が入力され、
前記負荷PMOSトランジスタのドレイン端子は、前記クランプトランジスタのドレイン端子と出力ノードに結合されている、方法。
前記データファイルは、GDSIIフォーマットを有する、請求項29に記載の方法。
前記データファイルは、GERBERフォーマットを有する、請求項29に記載の方法。