JP6199286B2 - 検知回路 - Google Patents

検知回路 Download PDF

Info

Publication number
JP6199286B2
JP6199286B2 JP2014519210A JP2014519210A JP6199286B2 JP 6199286 B2 JP6199286 B2 JP 6199286B2 JP 2014519210 A JP2014519210 A JP 2014519210A JP 2014519210 A JP2014519210 A JP 2014519210A JP 6199286 B2 JP6199286 B2 JP 6199286B2
Authority
JP
Japan
Prior art keywords
transistor
coupled
drain terminal
input
load
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2014519210A
Other languages
English (en)
Other versions
JP2014518431A (ja
Inventor
ソン−オク・ジュン
ジス・キム
キュンホ・リュ
スン・エイチ・カン
Original Assignee
クアルコム，インコーポレイテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by クアルコム，インコーポレイテッド filed Critical クアルコム，インコーポレイテッド
Publication of JP2014518431A publication Critical patent/JP2014518431A/ja
Application granted granted Critical
Publication of JP6199286B2 publication Critical patent/JP6199286B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/067—Single-ended amplifiers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1653—Address circuits or decoders
    • G11C11/1655—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1673—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/002—Isolation gates, i.e. gates coupling bit lines to the sense amplifier

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)

Description

本開示は概して、検知回路に関する。
技術の進歩によって、コンピューティングデバイスはより小型にかつより高性能になっている。たとえば、現在、小型で、軽量で、ユーザが簡単に持ち運べる、携帯式のワイヤレス電話、携帯情報端末(PDA)、およびページングデバイスなどの、ワイヤレスコンピューティングデバイスを含む、様々な携帯式の個人向けコンピューティングデバイスが存在する。より具体的には、セルラー電話やインターネットプロトコル(IP)電話などの携帯式のワイヤレス電話は、ボイスおよびデータパケットを、ワイヤレスネットワークを介して通信することができる。さらに、多くのそのようなワイヤレス電話には、内部に他の種類のデバイスが組み込まれている。たとえば、ワイヤレス電話は、デジタルスチルカメラ、デジタルビデオカメラ、デジタルレコーダ、およびオーディオファイルプレーヤも含み得る。
不揮発性メモリ技術の進歩には、磁気ランダムアクセスメモリ(MRAM)などの抵抗ベースのメモリが含まれる。MRAM技術は、磁気トンネル接合(MTJ)およびアクセストランジスタを含むメモリセルを使用し得る。検知増幅器は、メモリセルのアレイ内の1つまたは複数のセルに結合され得る。検知増幅器は、メモリ要素が高抵抗値を有するか、または低抵抗値を有するかを判定するために抵抗ベースのメモリ要素を通して電流を流すことによって抵抗ベースのメモリ要素に記憶されたデータを「読み取る」ことができる。検知増幅器は、抵抗値を判定する際、抵抗ベースのメモリ要素を通る電流による電圧を、基準電圧と比較して差分を得ることができ、検知増幅器は、比較された差分を増幅することができる。メモリデバイスは、より小さくなるので、プロセス変動の影響は増大し、それにより、データを正確に読み取る難しさが増大する。
検知回路は、負荷pチャネル金属酸化物半導体電界効果トランジスタ(PMOS)に印加されるゲート電圧を制御するための演算増幅器を使用する。演算増幅器が負荷PMOSトランジスタのゲート電圧を制御するので、負荷PMOSトランジスタは、大きい出力抵抗を有し、したがって、データ値間の電圧差を改善し、出力電圧変動を低減する。
検知回路は、負荷pチャネル金属酸化物半導体電界効果トランジスタ(PMOS)に印加されるゲート電圧を制御するための演算増幅器回路を含む。演算増幅器の第1の入力は、制御電圧に応答する。演算増幅器の第2の入力は、負荷PMOSのソース端子に結合され、電流帰還バイアス型PMOSのドレイン端子に結合される。電流帰還バイアス型PMOSを利用することにより、また演算増幅器回路を用いて負荷PMOSのゲート電圧を制御することにより、検知回路の出力抵抗値および検知回路の検知マージンが増加し得る。
特定の実施形態では、回路は、電流帰還バイアス型PMOSトランジスタ、負荷PMOSトランジスタ、およびクランプトランジスタを含む。クランプトランジスタは、検知動作中、抵抗ベースのメモリ要素に印加された電圧をクランプするように構成される。負荷PMOSトランジスタのゲートは、制御電圧に応答する第1の入力と、負荷PMOSトランジスタのソース端子に結合され、電流帰還バイアス型PMOSトランジスタのドレイン端子に結合される第2の入力とを有する演算増幅器の出力によって制御される。
別の特定の実施形態では、方法は、演算増幅器の出力によって、負荷PMOSトランジスタに印加されるゲート電圧を制御するステップを含む。演算増幅器は、制御電圧に応答する第1の入力と、負荷PMOSトランジスタおよび電流帰還バイアス型PMOSトランジスタに結合される第2の入力とを有する。
検知回路の開示する実施形態のうちの少なくとも1つによって提供される具体的な利点には、電流帰還バイアス型PMOSを利用せず、検知動作中に演算増幅器回路によって負荷PMOSのゲート電圧を制御しない検知回路と比較して、出力抵抗値の増加、検知マージンの向上、およびプロセス変動許容差の増加のうちの1つまたは複数を達成することが含まれる。
本開示の他の態様、利点、および特徴は、以下のセクション、すなわち、図面の簡単な説明、発明を実施するための形態、および特許請求の範囲を含む、本出願全体の検討後に明らかになろう。
検知回路の第1の例示的な実施形態の図である。 検知回路の第2の例示的な実施形態の回路図である。 演算増幅器によって制御されるクランプNMOSトランジスタ、および固定されたゲート電圧によって制御される負荷PMOSトランジスタを含む検知回路の負荷曲線を示すグラフである。 第1の演算増幅器によって制御される負荷PMOSトランジスタ、および第2の演算増幅器によって制御されるクランプNMOSトランジスタを含む検知回路の負荷曲線を示すグラフである。 検知回路の動作方法の例示的な実施形態の流れ図である。 演算増幅器回路の出力によって制御されるゲートを有する負荷PMOSを含む電子デバイスの例示的な実施形態の図である。 演算増幅器回路の出力によって制御されるゲートを有する負荷PMOSトランジスタを含む集積回路デバイスを製造する方法の例示的な実施形態の図である。
図1を参照すると、検知回路の第1の例示的な実施形態の図が開示され、全体が100と表示される。検知回路100は、メモリアレイ111に結合される検知増幅器101を含む。メモリアレイ111は、図示したメモリセル112などの複数のメモリセルを含む。メモリアレイ111は、典型的には、複数のメモリセル112を含む。メモリアレイ111は、例示的な例として、磁気抵抗ランダムアクセスメモリ(MRAM)、相変化ランダムアクセスメモリ(PRAM)、またはスピントルクトランスファーMRAM(STT-MRAM)であってもよい。
検知増幅器101は、電流帰還バイアス型PMOSトランジスタ102、負荷PMOSトランジスタ104、およびクランプトランジスタ110を含む。検知増幅器101は、電源130、出力電圧152、第1の演算増幅器回路106、および第2の演算増幅器回路108をさらに含む。
クランプトランジスタ110は、検知動作中、抵抗ベースのメモリ要素に印加された電圧をクランプするように構成される。特定の実施形態では、検知動作は、メモリ読取り中に起こり得る。抵抗ベースのメモリ要素は、論理値「1」に対応する第1の抵抗値、および論理値「0」に対応する第2の抵抗値を有するデバイスである。抵抗ベースのメモリ要素の一例は、磁気トンネル接合(MTJ)デバイスであり、MTJは、メモリセル112内に組み込まれ得る。クランプトランジスタ110は、メモリアレイ111内のメモリセル112に印加された電圧をクランプするように構成される。特定の実施形態では、クランプトランジスタ110は、nチャネル金属酸化物半導体(NMOS)トランジスタである。
負荷PMOSトランジスタ104のゲート118は、第1の演算増幅器回路106の出力120によって制御される。第1の演算増幅器回路106は、制御信号122(Vloadと標示)に応答する第1の入力121と、負荷PMOSトランジスタ104の端子に結合される第2の入力123とを含む。特定の実施形態では、第1の演算増幅器回路106の第2の入力123は、負荷PMOSトランジスタ104のソース端子103に応答する。この構成では、ソース端子103を介した負荷PMOSトランジスタ104からのフィードバックループは、第1の演算増幅器回路106の第2の入力123に与えられる。ソース端子103は、電流帰還バイアス型PMOSトランジスタ102のドレイン端子に結合される。
負荷PMOSトランジスタ104は、ゲート電圧に応答して負荷を提供するための手段を提供するが、ゲート電圧は、第1の入力121および第2の入力123を含む第1の演算増幅器回路106の出力120を介して制御される。
クランプトランジスタ110のゲート124は、第2の演算増幅器回路108の出力109によって制御される。第2の演算増幅器回路108は、第2の制御信号132(Vclampと標示)に応答する第1の入力134と、クランプトランジスタ110の端子に結合される第2の入力136とを有する。特定の実施形態では、第2の演算増幅器回路108の第2の入力136は、クランプトランジスタ110のドレイン端子126に応答する。この構成では、ドレイン端子126を介したクランプトランジスタ110からのフィードバックループは、第2の演算増幅器回路108の第2の入力136に与えられる。
検知回路100は、検知動作中、抵抗ベースのメモリ要素に印加される電圧をクランプするための手段を提供するクランプトランジスタ110を含む装置内に含まれ得る。特定の実施形態では、抵抗ベースのメモリ要素は、MTJ素子、またはMTJ素子を含むメモリセルである。特定の例示的な実施形態では、クランプするための手段は、負荷を提供するための手段に結合される。たとえば、クランプトランジスタ110は、図1に示すように、負荷PMOSトランジスタ104に結合される。
検知回路100は、半導体ダイ内に統合され得る。半導体ダイは、集積回路または同様のタイプの半導体デバイス内に含まれ得る。そのような半導体デバイスは、多くの電子デバイス内に組み込まれ得る。たとえば、半導体ダイを含み得る電子デバイスは、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定位置データユニット、およびコンピュータからなる群から選択することができ、図1に示す回路要素のいずれかが統合され得る。たとえば、負荷PMOSトランジスタ104およびクランプトランジスタ110は、電子デバイス内に組み込まれた集積回路内のトランジスタであってもよい。
特定の実施形態では、検知回路100は、2つのプライマリ状態、すなわち、論理データ値1がメモリセル112に記憶されることを示す論理状態1、および論理データ値0がメモリセル112に記憶されることを示す論理状態0のうちの1つにおいて動作し得る。検知回路100は、メモリセル112に記憶されたデータ値と、メモリセル112の抵抗値に基づく基準電圧(図示せず)との間の電圧差を検知する。特定の実施形態では、基準電圧は、検知回路100と同様の構造を有する別の検知回路から導出される電圧である。電圧差(たとえば、出力電圧152と基準電圧との間の差)は、検知増幅器(図示せず)に与えられる。電圧差を増加させる(たとえば、検知マージンを増加させる)ことにより、メモリセル112に記憶されるデータ値(たとえば、0または1)が、より正確に読み取られ得る。
図1に示す回路構成は、有利なことに、プロセス変動および他の環境要因などの態様による電圧変動を補償し得る。負荷PMOSトランジスタ104のゲート電圧を制御するために、演算増幅器106、電流帰還バイアス型PMOSトランジスタ102、およびフィードバック経路を使用することにより、負荷PMOSトランジスタ104の出力抵抗値は大きくなる。負荷PMOSトランジスタ104が大きい出力抵抗値を有するので、電圧差を増加させることができ、プロセス変動および他の環境要因によって生じる電流変動にもかかわらず、出力電圧変動を低減することができる。電圧差を増加させることができるので、検知マージンの向上を達成することができる。したがって、検知回路100は、電流帰還バイアス型PMOS102を利用することにより、またフィードバック構成および演算増幅器回路106によって負荷PMOS104のゲート電圧を制御することにより検知マージンを改善する。
図2を参照すると、検知回路の第2の例示的な実施形態の図が開示され、全体が200と表示される。検知回路200は、図1の検知回路100の多くの特徴を含む。さらに、検知回路200は、データ電圧152に応答する出力段を含む。出力段は、第1の入力としてデータ電圧152を含み、第2の入力として基準電圧254を含む、検知増幅器250を含む。特定の実施形態では、基準電圧254は、検知回路200と同様の構造を有する別の検知回路から導出される電圧である。検知増幅器250の出力は、以下でさらに詳細に説明するように、検知回路200の検知出力の指示を与える出力電圧(Vout)256を含む。
検知回路200は、マルチプレクサ(MUX)トランジスタ217および抵抗ベースのメモリ要素212をさらに含む。抵抗ベースのメモリ要素212は、磁気トンネル接合(MTJ)部214およびNMOSトランジスタ216を含む。検知回路200の他の回路要素は、図1の検知回路100の対応する要素と構造が同様であり、これらと同様に動作する。
たとえば、検知回路200は、電流帰還バイアス型PMOSトランジスタ102、負荷PMOSトランジスタ104、およびクランプトランジスタ110を含む。検知増幅器回路は、電源130、データ電圧152、第1の演算増幅器回路106、および第2の演算増幅器回路108をさらに含む。クランプトランジスタ110は、検知動作中、抵抗ベースのメモリ要素212に印加された電圧をクランプするように構成される。特定の実施形態では、検知動作は、メモリ読取りである。
動作中、検知回路200は、2つのプライマリ状態、すなわち、論理値1が抵抗ベースのメモリ要素212に記憶されることを示す論理1の状態、および論理値0が抵抗ベースのメモリ要素212に記憶されることを示す論理0の状態のうちの1つにおいて動作する。たとえば、データ電圧152が基準電圧254よりも大きいとき、検知増幅器250は、論理1の状態 (または、論理状態高)を示す、その出力256における高値を与えることができる。そうでない場合、データ電圧152が基準電圧254よりも小さいとき、検知増幅器250は、論理0の状態 (または、論理状態低)を示す、その出力256における低値を与えることができる。したがって、検知増幅器250によって検出されるような、データ電圧152と基準電圧254との間の相対電圧は、検知回路200の検知出力の指示を与える。したがって、データ電圧152と基準電圧254との間の相対差が増加する場合、検知増幅器250に関する論理0の状態または論理1の状態を検出するためのより大きい検知マージンが与えられ得る。
メモリデバイスの個体群の統計的分析を行うことにより、設計者は、テクノロジースケーリングとともに増加する傾向がある(特に、検知増幅器における)プロセス変動に対処することが可能になり得る。検知増幅器マージンなどの信号マージンΔVは、電圧V1と電圧Vrefとの間の差(ΔV1)、または電圧Vrefと電圧V0との間の差(ΔV0)に対応し得る。たとえば、電圧V1は、論理値1が抵抗ベースのメモリ要素212に記憶されるとき、図2のデータ電圧152に対応する可能性があり、電圧Vrefは、図2の基準電圧254に対応する可能性がある。そうでない場合、電圧V0は、論理値0が抵抗ベースのメモリ要素212に記憶されるとき、図2のデータ電圧152に対応する可能性があり、電圧Vrefは、図2の基準電圧254に対応する可能性がある。統計的分析は、測定変数ΔV0およびΔV1の平均(すなわち、平均値)およびシグマ(すなわち、標準偏差)の値を報告し得る。設計者は、代表統計値としてΔV0およびΔV1の(平均値-N*シグマ)をとることができるが、Nの値は、所望の歩留まりを達成するように選択される。信号マージンΔVを改善することにより、メモリデバイスの歩留まりを改善することができる。
図3Aおよび図3Bは、検知回路の負荷曲線のシミュレーション結果を示すグラフである。図3Aを参照すると、演算増幅器によって制御されるクランプNMOSトランジスタ、および固定されたゲート電圧によって制御される負荷PMOSトランジスタを含む検知回路の負荷曲線特性の図が示され、全体が302と表示される。第1の曲線Isat_clamp0は、抵抗ベースのメモリ要素における論理「0」回路の電流電圧(I-V)特性を示し、第2の曲線Isat_clamp1は、抵抗ベースのメモリ要素における論理「1」回路の電流電圧(I-V)特性を示す。負荷曲線Isat_loadは、負荷PMOSトランジスタのI-V特性に対応する。図3Aに示す例示的な実施形態では、負荷PMOSトランジスタの幅は2.0umであり、クランプNMOSトランジスタの幅は2.0umであり、クランプNMOSにおける電圧VDD_OPAMP=1.2Vであり、検知回路の電源における電圧Vsense=1.2Vである。ΔV0およびΔV1のシミュレーション値は、次のようになる。ΔV0の(平均値-3*シグマ)=0.132mVであり、ΔV1の(平均値-3*シグマ)=0.152mVである。信号マージンΔVは、0.132mV(すなわち、ΔV0の(平均値-3*シグマ)とΔV1の(平均値-3*シグマ)の小さい方)である。
図3Aとは対照的に、図3Bは、第1の演算増幅器によって制御される負荷PMOSトランジスタ、および第2の演算増幅器によって制御されるクランプNMOSトランジスタを含む検知回路(図1の検知回路100および図2の検知回路200など)の、全体が304と表示される負荷曲線特性を示す。第1の曲線Isat_clamp0は、抵抗ベースのメモリ要素における論理「0」回路の電流電圧(I-V)特性を示し、第2の曲線Isat_clamp1は、抵抗ベースのメモリ要素における論理「1」回路の電流電圧(I-V)特性を示す。負荷曲線Isat_loadは、負荷PMOSトランジスタのI-V特性に対応する。図3Bに示す例示的な実施形態では、負荷PMOSトランジスタの幅は2.0umであり、クランプNMOSトランジスタの幅は2.0umであり、電圧VDD_OPAMP=1.2Vであり、電圧Vsense=1.2Vである。たとえば、電源130におけるシミュレーション電圧(たとえば、Vsense)および第1の演算増幅器106におけるシミュレーション電圧(たとえば、VDD_OPAMP)に1.2ボルトが使用されるとき、ΔV0およびΔV1のシミュレーション値は、次のようになる。ΔV0の(平均値-3*シグマ)=0.306mVであり、ΔV1の(平均値-3*シグマ)=0.367mVである。信号マージンΔVは、0.306mV(すなわち、ΔV0の(平均値-3*シグマ)とΔV1の(平均値-3*シグマ)の小さい方)である。図3Aに示す回路に関連する信号マージンΔV(0.132mV)を、図3Bに示す回路に関連する信号マージンΔV(0.306mV)と比較すると、負荷PMOSトランジスタのゲート電圧を制御するための演算増幅器を使用して、信号マージンが改善される。たとえば、負荷PMOSトランジスタ104のゲート電圧を制御するための演算増幅器106を使用することにより、信号マージンが改善される。
図4を参照すると、検知回路の動作方法の例示的実施形態の流れ図が開示され、全体が400と表示される。本方法は、図1の検知回路100または図2の検知回路200などの検知回路によって実施され得る。
方法400は、制御信号に応答する第1の入力および負荷PMOSトランジスタに結合される第2の入力を有する演算増幅器の出力によって負荷PMOSトランジスタに印加されるゲート電圧を制御するステップを含む。たとえば、402に示すように、第1の入力および第2の入力が、演算増幅器において受け取られる。第1の入力は、制御電圧に応答し、第2の入力は、負荷PMOSおよび電流帰還バイアス型PMOSに結合される。404に示すように、負荷PMOSに印加されるゲート電圧は、演算増幅器の出力によって制御される。
例示のために、図1において、負荷PMOSトランジスタ104のソース端子103は、電流帰還バイアス型PMOSトランジスタ102のドレイン端子に結合される。負荷PMOSトランジスタ104に印加されるゲート電圧は、第1の演算増幅器回路106の出力120によって制御される。第1の演算増幅器回路106は、制御信号122(Vload)に応答する第1の入力121と、負荷PMOSトランジスタ104のソース端子103に結合される第2の入力123とを含む。電流帰還バイアス型PMOSを利用することにより、またフィードバック経路および演算増幅器回路を使用して負荷PMOSのゲート電圧を制御することにより、検知回路の検知マージンは、増加し得る。
図5を参照すると、電流帰還バイアス型PMOSと、ゲート電圧が演算増幅器回路の出力によって制御される負荷PMOSとを含む回路564を含む電子デバイスの特定の例示的な実施形態のブロック図が示され、500と表示される。デバイス500は、携帯情報端末(PDA)、ワイヤレスモバイルデバイス、コンピューティングデバイス、別のタイプのデバイスなどの電子デバイス、またはこれらの任意の組合せであってもよい。デバイス500は、デジタル信号プロセッサ(DSP)などのプロセッサ510を含む。プロセッサ510は、電流帰還バイアス型PMOSと、ゲート電圧が演算増幅器回路の出力によって制御される負荷PMOSとを含む回路564を含み得るメモリ532に結合される。たとえば、回路564は、図1の検知回路100、図2の検知回路200、またはこれらの任意の組合せであってもよい。メモリ532は、コントローラ537を含む。コントローラ537は、プロセッサ命令535を含む。コントローラ537は、プロセッサ、状態機械、または回路564の動作を制御するように構成された別の回路であってもよい。メモリ532は、回路564の動作を制御するための、本明細書に記載した方法のいずれもコントローラ537に実施させるのに実行可能であるプロセッサ命令535を記憶する非一時的コンピュータ可読媒体であってもよい。たとえば、命令535には、制御電圧に応答する第1の入力と、負荷PMOSトランジスタおよび電流帰還バイアス型PMOSトランジスタに結合される第2の入力とを有する演算増幅器の出力によって負荷PMOSトランジスタに印加されるゲート電圧を制御するための命令が含まれ得る。特定の実施形態では、コントローラ537は、電子デバイス500に統合され得る。
符号器復号器(コーデック)534、ディスプレイコントローラ526、およびワイヤレスコントローラ540が、プロセッサ510に結合される。ディスプレイコントローラ526は、ディスプレイ528に結合される。スピーカー536およびマイクロフォン538がコーデック534に結合され得る。
ワイヤレスコントローラ540が、ワイヤレスアンテナ542に結合され得る。特定の実施形態では、プロセッサ510、ディスプレイコントローラ526、メモリ532、コーデック534、およびワイヤレスコントローラ540は、システムインパッケージデバイスまたはシステムオンチップデバイス522に含まれる。特定の実施形態では、入力デバイス530および電源544が、システムオンチップデバイス522に結合される。さらに、特定の実施形態では、図5に示すように、ディスプレイ528、入力デバイス530、スピーカー536、マイクロフォン538、ワイヤレスアンテナ542、および電源544は、システムオンチップデバイス522の外部にある。しかしながら、ディスプレイ528、入力デバイス530、スピーカー536、マイクロフォン538、ワイヤレスアンテナ542、および電源544の各々は、インターフェースまたはコントローラなどの、システムオンチップデバイス522の構成要素に結合され得る。
図6は、検知回路(たとえば、図1〜図2に示すように、演算増幅器回路の出力によって制御されるゲートを有する負荷PMOSを含む検知回路)を含む電子デバイスを製造するための製造プロセスの特定の例示的な実施形態のデータフロー図である。
前述の開示されたデバイスおよび機能は、コンピュータ可読媒体に記憶されるコンピュータファイル(たとえば、RTL、GDSII、GERBERなど)になるように設計および構成され得る。そのようなファイルの一部またはすべてが、そのようなファイルに基づいてデバイスを製造する製造担当者に提供され得る。得られる製品は半導体ウエハを含み、このようなウエハは次いで、半導体ダイに切り分けられ、半導体チップにパッケージングされる。次いで、これらのチップが、上述のデバイスで利用される。図6は、電子デバイス製造プロセス600の特定の例示的な実施形態を示す。
物理デバイス情報602が、製造プロセス600において、たとえば研究用コンピュータ606などで受け取られる。物理デバイス情報602には、図1の検知回路100、図2の検知回路200、またはこれらの任意の組合せなどの、半導体デバイスの少なくとも1つの物理的特性を表す設計情報が含まれ得る。たとえば、物理デバイス情報602には、研究用コンピュータ606に結合されるユーザインターフェース604を介して入力される、物理的パラメータ、材料特性、および構造情報が含まれ得る。研究用コンピュータ606は、メモリ610などのコンピュータ可読媒体に結合される1つまたは複数のプロセシングコアなどのプロセッサ608を含む。メモリ610は、プロセッサ608に、ファイルフォーマットに適合するように物理デバイス情報602を変換させ、ライブラリファイル612を生成させるのに実行可能であるコンピュータ可読命令を記憶することができる。
特定の実施形態では、ライブラリファイル612は、変換された設計情報を含む少なくとも1つのデータファイルを含む。たとえば、ライブラリファイル612は、図1の検知回路100、図2の検知回路200、またはこれらの任意の組合せを含む半導体デバイスのライブラリを含んでもよく、このライブラリは、電子設計オートメーション(EDA)ツール620とともに使用するために提供される。
ライブラリファイル612は、メモリ618に結合される1つまたは複数のプロセシングコアなどのプロセッサ617を含む設計用コンピュータ616において、EDAツール620とともに用いられ得る。EDAツール620は、設計用コンピュータ616のユーザが、ライブラリファイル612の検知回路を使用するシステムを設計することができるように、プロセッサ実行可能命令としてメモリ618に記憶され得る。たとえば、設計用コンピュータ614のユーザは、設計用コンピュータ614に結合されるユーザインターフェース624を介して、回路設計情報622を入力し得る。回路設計情報622には、図1の検知回路100、図2の検知回路200、またはこれらの任意の組合せなどの、半導体デバイスの少なくとも1つの物理的特性を表す設計情報が含まれ得る。例示のために、回路設計の特性には、回路設計における特定の回路の識別および他の要素との関係、位置情報、形状サイズ情報、相互接続情報、または半導体デバイスの物理的特性を表す他の情報が含まれ得る。
設計用コンピュータ616は、回路設計情報622を含む設計情報を、ファイルフォーマットに適合するように変換するように構成され得る。例示のために、ファイルフォーマットには、平面的な幾何形状、テキストラベル、およびグラフィックデータシステム(Graphic Data System)(GDSII)ファイルフォーマットなどの階層的なフォーマットでの回路レイアウトに関する他の情報を表す、データベースのバイナリファイルフォーマットが含まれ得る。設計用コンピュータ614は、図1の検知回路100、図2の検知回路200、またはこれらの任意の組合せを表す情報を他の回路または情報に加えて含む、GDSIIファイル627などの変換された設計情報を含むデータファイルを生成するように構成され得る。例示のために、データファイルは、図1の検知回路100、図2の検知回路200、またはこれらの任意の組合せを含み、内部に追加の電子回路および構成要素をさらに含むシステムオンチップ(SOC)に対応する情報が含み得る。
GDSIIファイル626は、図1の検知回路100、図2の検知回路200、またはこれらの任意の組合せを、GDSIIファイル626内の変換された情報に従って製造するために、製作プロセス628において受け取られ得る。たとえば、デバイス製造プロセスは、代表的なマスク632として図示された、フォトリソグラフィ処理に使用されることになるマスクなどの1つまたは複数のマスクを作成するために、GDSIIファイル626をマスク製造業者630に供給するステップを含み得る。マスク632は、製作プロセス中に、テストされ、代表的なダイ636などのダイに分割され得る1つまたは複数のウエハ634を生成するために使用され得る。ダイ636は、図1の検知回路100、図2の検知回路200、またはこれらの任意の組合せなどの検知回路を含む。
ダイ636をパッケージングプロセス638に供給することができ、ダイ636は代表的なパッケージ640に組み込まれる。たとえば、パッケージ640は、システムインパッケージ(SiP)構成などの、単一のダイ636または複数のダイを含み得る。パッケージ640は、電子機器技術評議会(JEDEC)規格などの1つまたは複数の規格または仕様に準拠するように構成され得る。
パッケージ640に関する情報は、たとえばコンピュータ646に記憶されるコンポーネントライブラリを介して、様々な製品設計者に配布され得る。コンピュータ646は、メモリ610に結合される1つまたは複数のプロセシングコアなどのプロセッサ648を含み得る。プリント回路基板(PCB)ツールをメモリ650にプロセッサ実行可能命令として記憶し、ユーザインターフェース644を介してコンピュータ646のユーザから受け取られたPCB設計情報642を処理することができる。PCB設計情報642は、図1の検知回路100、図2の検知回路200、またはこれらの任意の組合せなどの検知回路を含む、パッケージ640に対応するパッケージングされた半導体デバイスの、回路基板上での物理的な位置情報を含み得る。
コンピュータ646は、PCB設計情報642を変換して、パッケージングされた半導体デバイスの回路基板上での物理的な位置情報とともに、配線およびビアなどの電気的な接続のレイアウトを含む、データを有するGERBERファイル652などのデータファイルを生成するように構成されてもよく、パッケージングされた半導体デバイスは、検知回路を含むパッケージ640に対応する。他の実施形態では、変換されたPCB設計情報によって生成されたデータファイルは、GERBERフォーマット以外のフォーマットを有してもよい。
GERBERファイル652は、基板組立プロセス654において受け取られ、GERBERファイル652内に記憶される設計情報に従って製造される、代表的なPCB656などのPCBを作成するために使用され得る。たとえば、GERBERファイル652は、PCB生産プロセスの様々なステップを実行するための1つまたは複数の機械にアップロードされ得る。PCB656は、代表的なプリント回路アセンブリ(PCA)658を形成するためにパッケージ640を含む電子構成要素を実装され得る。
PCA658は、製品製造プロセス660において受け取られ、第1の代表的な電子デバイス662および第2の代表的な電子デバイス664などの、1つまたは複数の電子デバイスに統合されてもよい。例示的、非限定的な例として、第1の代表的な電子デバイス662、第2の代表的な電子デバイス664、またはその両方は、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定位置データユニット、およびコンピュータの群から選択され得る。別の例示的かつ非限定的な例として、電子デバイス662および664のうちの1つまたは複数は、携帯電話、携帯用パーソナル通信システム(PCS)ユニット、携帯情報端末などの持ち運び可能なデータユニット、全地球測位システム(GPS)対応デバイス、ナビゲーションデバイス、メータ読取り機器などの固定位置データユニット、または、データもしくはコンピュータ命令を記憶しもしくは取り出す他の任意のデバイス、あるいはこれらの任意の組合せなどの、遠隔ユニットであってもよい。本開示の実施形態は、メモリおよびオンチップ回路を含む能動的な集積回路を含む、任意のデバイスにおいて適切に利用され得る。
したがって、図1の検知回路100、図2の検知回路200、またはこれらの任意の組合せは、例示的なプロセス600で説明したように、製作され、処理され、電子デバイスに組み込まれ得る。図1〜図2に関して開示される実施形態のうちの1つまたは複数の態様は、ライブラリファイル612、GDSIIファイル626、およびGERBERファイル652内などに、様々な処理段階で含まれてもよく、また、研究用コンピュータ606のメモリ610、設計用コンピュータ616のメモリ618、コンピュータ646のメモリ650、基板組立プロセス654などの様々な段階で使用される1つまたは複数の他のコンピュータまたはプロセッサ(図示せず)のメモリに記憶されてもよく、また、マスク632、ダイ636、パッケージ640、PCA658、プロトタイプ回路もしくはデバイスなどの他の製品(図示せず)、またはこれらの任意の組合せなどの1つまたは複数の他の物理的な実施形態に組み込まれてもよい。物理デバイス設計から最終製品までの生産の様々な代表的な段階が示されるが、他の実施形態では、これより少ない段階が使用されてもよく、または追加の段階が含まれてもよい。同様に、プロセス600は、単一のエンティティによって、または、プロセス600の様々な段階を実行する1つもしくは複数のエンティティによって実行されてもよい。
本明細書で開示される実施形態とともに説明される様々な例示的な論理ブロック、構成、モジュール、回路、およびアルゴリズムのステップは、電子的なハードウェア、ハードウェアプロセッサ等の処理デバイスにより実行されるコンピュータソフトウェア、またはこれら両方の組合せとして実装され得ることが、当業者にはさらに理解されよう。上記に、様々な例示的な構成要素、ブロック、構成、モジュール、回路、およびステップについて、それらの機能に関して概略的に説明した。そのような機能をハードウェアとして実装するか、実行可能ソフトウェアとして実装するかは、特定の適用例および全体的なシステムに課される設計制約に依存する。当業者は、説明した機能を特定の適用例ごとに様々な方法で実装し得るが、そのような実装の決定は、本開示の範囲からの逸脱を生じるものと解釈すべきではない。
本明細書で開示した実施形態に関連して説明した方法またはアルゴリズムのステップは、直接ハードウェアで具体化されるか、プロセッサによって実行されるソフトウェアモジュールで具体化されるか、またはその2つの組合せで具体化され得る。ソフトウェアモジュールは、ランダムアクセスメモリ(RAM)、磁気抵抗ランダムアクセスメモリ(MRAM)、スピントルク注入MRAM(STT-MRAM)、フラッシュメモリ、読取り専用メモリ(ROM)、プログラム可能読取り専用メモリ(PROM)、消去可能なプログラム可能読取り専用メモリ(EPROM)、電気的に消去可能なプログラム可能読取り専用メモリ(EEPROM)、レジスタ、ハードディスク、取り外し可能ディスク、コンパクトディスク読取り専用メモリ(CD-ROM)などの非一時的記憶媒体、または当技術分野で知られる他の任意の形態の記憶媒体内に常駐し得る。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み取り、記憶媒体に情報を書き込むことができるように、プロセッサに結合される。代替として、記憶媒体はプロセッサと一体であってもよい。プロセッサおよび記憶媒体は、特定用途向け集積回路(ASIC)内に常駐し得る。ASICは、コンピューティングデバイスまたはユーザ端末内に存在し得る。代替として、プロセッサおよび記憶媒体は、コンピューティングデバイスまたはユーザ端末内に、個別構成要素として常駐し得る。
開示された実施形態の上記の説明は、当業者が、開示された実施形態を作成または使用することができるように与えられる。これらの実施形態に対する様々な修正が、当業者には容易に明らかとなり、本明細書で定義される原理は、本開示の範囲から逸脱することなく、他の実施形態に適用され得る。したがって、本開示は、本明細書に示す実施形態に限定されることは意図されず、以下の特許請求の範囲によって定義されるような、原理および新規の特徴と矛盾しない、可能な最大の範囲を認められるべきである。
100 検知回路
101 検知増幅器
102 電流帰還バイアス型PMOSトランジスタ
104 負荷PMOSトランジスタ
106 第1の演算増幅器回路
108 第2の演算増幅器回路
110 クランプトランジスタ
111 メモリアレイ
112 メモリセル
120 第1の演算増幅器回路の出力
121 第1の演算増幅器回路の第1の入力
123 第1の演算増幅器回路の第2の入力
152 データ電圧
212 抵抗ベースのメモリ要素
216 アクセスNMOSトランジスタ
217 マルチプレクサトランジスタ
250 検知増幅器

Claims (20)

  1. 電流帰還バイアス型pチャネル金属酸化物半導体(PMOS)トランジスタと、
    負荷PMOSトランジスタと、
    検知動作中、抵抗ベースのメモリ要素に対する電圧をクランプするように構成されたクランプトランジスタであって、前記クランプトランジスタのソース端子は前記負荷PMOSトランジスタのドレイン端子に結合される、クランプトランジスタと
    を含む回路であって、
    前記負荷PMOSトランジスタのゲートは、制御電圧に応答する第1の入力と、前記負荷PMOSトランジスタのソース端子に結合され、前記電流帰還バイアス型PMOSトランジスタのドレイン端子に結合される第2の入力とを有する演算増幅器の出力によって制御され、
    前記クランプトランジスタのドレイン端子は、マルチプレクサnチャネル金属酸化物半導体(NMOS)トランジスタのソース端子に結合され、
    前記マルチプレクサNMOSトランジスタのドレイン端子は、前記抵抗ベースのメモリ要素に結合され、
    前記負荷PMOSトランジスタの前記ドレイン端子に結合される入力と、前記回路の検知結果を出力するための出力とを有する検知増幅器をさらに含み、
    前記クランプトランジスタのゲートは、第2の制御電圧に応答する第1の入力と、前記クランプトランジスタの前記ドレイン端子に結合される第2の入力とを有する第2の演算増幅器の出力によって制御される、回路。
  2. 前記抵抗ベースのメモリ要素は、メモリセル内のアクセストランジスタに直列に結合される磁気トンネル接合(MTJ)素子を含む、請求項1に記載の回路。
  3. 前記電流帰還バイアス型PMOSトランジスタ、前記負荷PMOSトランジスタ、および前記クランプトランジスタが、少なくとも1つの半導体ダイに統合される、請求項1に記載の回路。
  4. 前記電流帰還バイアス型PMOSトランジスタ、前記負荷PMOSトランジスタ、および前記クランプトランジスタが統合された、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定位置データユニット、コンピュータ、またはこれらの組合せのうちの1つを含むデバイスをさらに含む、請求項1に記載の回路。
  5. 制御電圧に応答する第1の入力と、負荷pチャネル金属酸化物半導体(PMOS)トランジスタのソース端子に結合され、電流帰還バイアス型PMOSトランジスタのドレイン端子に結合される第2の入力とを有する演算増幅器の出力を介して前記負荷PMOSトランジスタに印加されるゲート電圧を制御するステップ
    を含み、
    前記負荷PMOSトランジスタのドレイン端子は、抵抗ベースのメモリ要素に対する電圧をクランプするように構成されたクランプトランジスタのソース端子に結合され、
    前記クランプトランジスタのドレイン端子は、マルチプレクサnチャネル金属酸化物半導体(NMOS)トランジスタのソース端子に結合され、
    前記マルチプレクサNMOSトランジスタのドレイン端子は、前記抵抗ベースのメモリ要素に結合され、
    前記負荷PMOSトランジスタの前記ドレイン端子は、検知結果を出力するための検知増幅器の第1の入力に結合され、
    前記クランプトランジスタのゲートは、第2の制御電圧に応答する第1の入力と、前記クランプトランジスタの前記ドレイン端子に結合される第2の入力とを有する第2の演算増幅器の出力によって制御される、方法。
  6. 前記ゲート電圧を制御するステップは、前記検知増幅器に関連する検知マージンに影響を及ぼし、基準検知回路の出力は、前記検知増幅器の第2の入力に結合する、請求項5に記載の方法。
  7. 前記演算増幅器の前記出力を介して前記ゲート電圧を制御するステップは、電子デバイスに統合されたプロセッサによって開始される、請求項5に記載の方法。
  8. 制御電圧に応答する第1の入力および負荷を提供するための手段のソース端子に結合される第2の入力を有する、演算増幅器の出力を介して制御されるゲート電圧に応答して負荷を提供するための手段と、
    検知動作中に抵抗ベースのメモリ要素に印加された電圧をクランプするための手段であって、前記クランプするための手段のソース端子は前記負荷を提供するための前記手段のドレイン端子に結合される、クランプするための手段と
    を含み、
    前記第2の入力は、前記負荷を提供するための前記手段に対するソース電流帰還を与えるための手段のドレイン端子に結合し、
    前記クランプするための手段のドレイン端子は、マルチプレクサnチャネル金属酸化物半導体(NMOS)トランジスタのソース端子に結合され、
    前記マルチプレクサNMOSトランジスタのドレイン端子は、前記抵抗ベースのメモリ要素に結合され、
    前記負荷を提供するための手段の前記ドレイン端子に結合される入力と、検知結果を出力するための出力とを有する検知増幅器をさらに含み、
    前記クランプするための手段のゲートは、第2の制御電圧に応答する第1の入力と、前記クランプするための手段の前記ドレイン端子に結合される第2の入力とを有する第2の演算増幅器の出力によって制御される装置。
  9. 前記負荷を提供するための前記手段およびクランプするための前記手段が、少なくとも1つの半導体ダイに統合された、請求項8に記載の装置。
  10. 前記負荷を提供するための前記手段およびクランプするための前記手段が統合された、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定位置データユニット、コンピュータ、またはこれらの組合せのうちの1つを含むデバイスをさらに含む、請求項8に記載の装置。
  11. 第1の入力を演算増幅器に提供するためのステップであって、前記第1の入力は、制御電圧に応答する、ステップと、
    第2の入力を前記演算増幅器に提供するためのステップであって、前記第2の入力は、負荷pチャネル金属酸化物半導体(PMOS)トランジスタのソース端子および電流帰還バイアス型PMOSトランジスタのドレイン端子に結合される、ステップと、
    前記演算増幅器の出力を介して、前記負荷PMOSトランジスタに印加されるゲート電圧を制御するためのステップと
    を含み、
    前記負荷PMOSトランジスタのドレイン端子は、抵抗ベースのメモリ要素に対する電圧をクランプするように構成されたクランプトランジスタのソース端子に結合され、
    前記クランプトランジスタのドレイン端子は、マルチプレクサnチャネル金属酸化物半導体(NMOS)トランジスタのソース端子に結合され、
    前記マルチプレクサNMOSトランジスタのドレイン端子は、前記抵抗ベースのメモリ要素に結合され、
    前記負荷PMOSトランジスタの前記ドレイン端子は、検知結果を出力するための検知増幅器の入力に結合され、
    前記クランプトランジスタのゲートは、第2の制御電圧に応答する第1の入力と、前記クランプトランジスタの前記ドレイン端子に結合される第2の入力とを有する第2の演算増幅器の出力によって制御される、方法。
  12. 前記第1の入力を提供するための前記ステップ、前記第2の入力を提供するための前記ステップ、および前記ゲート電圧を制御するための前記ステップは、電子デバイスに統合されたプロセッサによって実行される、請求項11に記載の方法。
  13. プロセッサによって実行可能な命令を記憶するコンピュータ可読記憶媒体であって、前記命令が、
    制御電圧に応答する第1の入力と、負荷pチャネル金属酸化物半導体(PMOS)トランジスタのソース端子および電流帰還バイアス型PMOSトランジスタのドレイン端子に結合する第2の入力とを有する演算増幅器の出力によって前記負荷PMOSトランジスタに印加されるゲート電圧を制御しようとし、
    前記負荷PMOSトランジスタのドレイン端子は、抵抗ベースのメモリ要素に対する電圧をクランプするように構成されたクランプトランジスタのソース端子に結合され、
    前記クランプトランジスタのドレイン端子は、マルチプレクサnチャネル金属酸化物半導体(NMOS)トランジスタのソース端子に結合され、
    前記マルチプレクサNMOSトランジスタのドレイン端子は、前記抵抗ベースのメモリ要素に結合され、
    前記負荷PMOSトランジスタの前記ドレイン端子は、検知結果を出力するための検知増幅器の入力に結合され、
    前記クランプトランジスタのゲートは、第2の制御電圧に応答する第1の入力と、前記クランプトランジスタの前記ドレイン端子に結合される第2の入力とを有する第2の演算増幅器の出力によって制御される、
    コンピュータ可読記憶媒体。
  14. 前記プロセッサは、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定位置データユニット、コンピュータ、またこれらの組合せのうちの1つを含むデバイスに統合される、請求項13に記載のコンピュータ可読記憶媒体。
  15. 半導体デバイスの少なくとも1つの物理的な特性を表す設計情報を受け取るステップであって、前記半導体デバイスが、
    電流帰還バイアス型pチャネル金属酸化物半導体(PMOS)トランジスタと、
    負荷PMOSトランジスタと、
    検知動作中、抵抗ベースのメモリ要素に印加された電圧をクランプするように構成されたクランプトランジスタであって、前記クランプトランジスタのソース端子は前記負荷PMOSトランジスタのドレイン端子に結合される、クランプトランジスタと
    を含み、
    前記負荷PMOSトランジスタのゲートは、制御電圧に応答する第1の入力と、前記負荷PMOSトランジスタのソース端子に結合され、前記電流帰還バイアス型PMOSトランジスタのドレイン端子に結合される第2の入力とを有する演算増幅器の出力によって制御され、
    前記クランプトランジスタのドレイン端子は、マルチプレクサnチャネル金属酸化物半導体(NMOS)トランジスタのソース端子に結合され、
    前記マルチプレクサNMOSトランジスタのドレイン端子は、前記抵抗ベースのメモリ要素に結合され、
    前記半導体デバイスは、前記負荷PMOSトランジスタの前記ドレイン端子に結合される入力と、前記半導体デバイスの検知結果を出力するための出力とを有する検知増幅器をさらに含み、
    前記クランプトランジスタのゲートは、第2の制御電圧に応答する第1の入力と、前記クランプトランジスタの前記ドレイン端子に結合される第2の入力とを有する第2の演算増幅器の出力によって制御される、ステップと、
    前記設計情報をファイルフォーマットに適合するように変換するステップと、
    前記変換された設計情報を含むデータファイルを生成するステップと
    を含む方法。
  16. 前記データファイルは、GDSIIフォーマットを含む、請求項15に記載の方法。
  17. 前記データファイルは、GERBERフォーマットを含む、請求項15に記載の方法。
  18. 半導体デバイスに対応する設計情報を含むデータファイルを受け取るステップと、
    前記設計情報に従って、前記半導体デバイスを製作するステップであって、前記半導体デバイスが、
    電流帰還バイアス型pチャネル金属酸化物半導体(PMOS)トランジスタと、
    負荷PMOSトランジスタと、
    検知動作中、抵抗ベースのメモリ要素に印加された電圧をクランプするように構成されたクランプトランジスタであって、前記クランプトランジスタのソース端子は前記負荷PMOSトランジスタのドレイン端子に結合される、クランプトランジスタと
    を含み、
    前記負荷PMOSトランジスタのゲートは、制御電圧に応答する第1の入力と、前記負荷PMOSトランジスタのソース端子に結合され、前記電流帰還バイアス型PMOSトランジスタのドレイン端子に結合される第2の入力とを有する演算増幅器の出力によって制御され、
    前記クランプトランジスタのドレイン端子は、マルチプレクサnチャネル金属酸化物半導体(NMOS)トランジスタのソース端子に結合され、
    前記マルチプレクサNMOSトランジスタのドレイン端子は、前記抵抗ベースのメモリ要素に結合され、
    前記半導体デバイスは、前記負荷PMOSトランジスタの前記ドレイン端子に結合される入力と、前記半導体デバイスの検知結果を出力するための出力とを有する検知増幅器をさらに含み、
    前記クランプトランジスタのゲートは、第2の制御電圧に応答する第1の入力と、前記クランプトランジスタの前記ドレイン端子に結合される第2の入力とを有する第2の演算増幅器の出力によって制御される、ステップと
    を含む方法。
  19. 前記データファイルは、GDSIIフォーマットを有する、請求項18に記載の方法。
  20. 前記データファイルは、GERBERフォーマットを有する、請求項18に記載の方法。
JP2014519210A 2011-06-30 2012-07-01 検知回路 Active JP6199286B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US13/173,641 2011-06-30
US13/173,641 US8693272B2 (en) 2011-06-30 2011-06-30 Sensing circuit
PCT/US2012/045172 WO2013003832A1 (en) 2011-06-30 2012-07-01 Sensing circuit

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2015246223A Division JP2016066401A (ja) 2011-06-30 2015-12-17 検知回路

Publications (2)

Publication Number Publication Date
JP2014518431A JP2014518431A (ja) 2014-07-28
JP6199286B2 true JP6199286B2 (ja) 2017-09-20

Family

ID=46551885

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2014519210A Active JP6199286B2 (ja) 2011-06-30 2012-07-01 検知回路
JP2015246223A Pending JP2016066401A (ja) 2011-06-30 2015-12-17 検知回路

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2015246223A Pending JP2016066401A (ja) 2011-06-30 2015-12-17 検知回路

Country Status (6)

Country Link
US (1) US8693272B2 (ja)
EP (1) EP2727112A1 (ja)
JP (2) JP6199286B2 (ja)
KR (2) KR20160105544A (ja)
CN (1) CN103620685B (ja)
WO (1) WO2013003832A1 (ja)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9042152B2 (en) * 2011-08-25 2015-05-26 Samsung Electronics Co., Ltd. Data read circuit, a non-volatile memory device having the same, and a method of reading data from the non-volatile memory device
US9117506B2 (en) * 2013-12-31 2015-08-25 Taiwan Semiconductor Manufacturing Company, Ltd. Tracking mechanism
US9343119B2 (en) * 2014-09-05 2016-05-17 Intel Corporation Bus circuits for memory devices
KR102265464B1 (ko) 2014-12-12 2021-06-16 삼성전자주식회사 분리 센싱 타입의 센싱 회로를 가지는 반도체 메모리 장치 및 그에 따른 데이터 센싱 방법
US9406354B1 (en) * 2015-04-22 2016-08-02 Qualcomm Incorporated System, apparatus, and method for an offset cancelling single ended sensing circuit
US9786346B2 (en) 2015-05-20 2017-10-10 Micron Technology, Inc. Virtual ground sensing circuitry and related devices, systems, and methods for crosspoint ferroelectric memory
KR102285785B1 (ko) * 2015-06-02 2021-08-04 삼성전자 주식회사 저항성 메모리 장치 및 상기 저항성 메모리 장치를 포함하는 메모리 시스템
US9859000B1 (en) * 2016-06-17 2018-01-02 Winbond Electronics Corp. Apparatus for providing adjustable reference voltage for sensing read-out data for memory

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5291123A (en) 1992-09-09 1994-03-01 Hewlett-Packard Company Precision reference current generator
KR0182966B1 (ko) 1995-08-23 1999-04-15 김광호 반도체 메모리장치의 입출력라인 전압 제어회로 및 방법
FR2762435B1 (fr) 1997-04-16 2000-12-08 Sgs Thomson Microelectronics Circuit de lecture de memoire avec dispositif de precharge a commande dynamique
IT1305182B1 (it) * 1998-11-13 2001-04-10 St Microelectronics Srl Circuito di lettura analogico ad alta precisione per celle di memorianon volatile, in particolare analogiche o multilivello flash o eeprom.
US6205073B1 (en) * 2000-03-31 2001-03-20 Motorola, Inc. Current conveyor and method for readout of MTJ memories
DE10102180A1 (de) * 2001-01-18 2002-05-29 Infineon Technologies Ag Schaltung zur Feststellung des Ladezustands nichtflüchtiger Halbleiterspeicherzellen
JP4192510B2 (ja) * 2002-06-14 2008-12-10 日本電気株式会社 半導体装置
JP2004047016A (ja) * 2002-07-15 2004-02-12 Renesas Technology Corp 不揮発性半導体記憶装置
US6768677B2 (en) * 2002-11-22 2004-07-27 Advanced Micro Devices, Inc. Cascode amplifier circuit for producing a fast, stable and accurate bit line voltage
KR100541816B1 (ko) 2003-09-19 2006-01-10 삼성전자주식회사 반도체 메모리에서의 데이터 리드 회로 및 데이터 리드 방법
JP2005190626A (ja) * 2003-12-26 2005-07-14 Sharp Corp 半導体読み出し回路
US7082061B2 (en) * 2004-12-03 2006-07-25 Macronix International Co., Ltd. Memory array with low power bit line precharge
JP2007299485A (ja) * 2006-05-01 2007-11-15 Toshiba Corp 半導体メモリ
JP4524684B2 (ja) * 2006-11-21 2010-08-18 エルピーダメモリ株式会社 メモリ読み出し回路及び方式
JP2009043357A (ja) * 2007-08-10 2009-02-26 Toshiba Corp 半導体記憶装置
US7889585B2 (en) 2008-12-18 2011-02-15 Qualcomm Incorporated Balancing a signal margin of a resistance based memory circuit
CN101761735A (zh) * 2008-12-23 2010-06-30 鸿富锦精密工业（深圳）有限公司 升降机构
US8154903B2 (en) * 2009-06-17 2012-04-10 Qualcomm Incorporated Split path sensing circuit
US8531902B2 (en) * 2011-06-30 2013-09-10 Qualcomm Incorporated Sensing circuit

Also Published As

Publication number Publication date
US20130002352A1 (en) 2013-01-03
US8693272B2 (en) 2014-04-08
KR20160105544A (ko) 2016-09-06
JP2014518431A (ja) 2014-07-28
WO2013003832A1 (en) 2013-01-03
EP2727112A1 (en) 2014-05-07
CN103620685B (zh) 2016-09-21
CN103620685A (zh) 2014-03-05
JP2016066401A (ja) 2016-04-28
KR20140030325A (ko) 2014-03-11

Similar Documents

Publication Publication Date Title
JP6199286B2 (ja) 検知回路
JP5383910B2 (ja) 分割経路検知回路
EP2973575B1 (en) Reading a memory cell using a reference cell and a common sensing path
JP5493053B2 (ja) 抵抗メモリ用の高速検出
US8446753B2 (en) Reference cell write operations at a memory
US8208291B2 (en) System and method to control a direction of a current applied to a magnetic tunnel junction
US8264895B2 (en) Resistance based memory circuit with digital sensing
JP5808858B2 (ja) 検知回路

Legal Events

Date Code Title Description
A529 Written submission of copy of amendment under article 34 pct

Free format text: JAPANESE INTERMEDIATE CODE: A529

Effective date: 20131226

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20131226

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20141119

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20141208

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150309

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20150817

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20170221

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170516

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170823

R150 Certificate of patent or registration of utility model

Ref document number: 6199286

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250