CN103620685B - 感测电路 - Google Patents

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Abstract

一种电路(101)包含退化p沟道金属氧化物半导体PMOS晶体管(102)、负载PMOS晶体管(104)和箝位晶体管(110)，所述箝位晶体管(110)经配置以在感测操作期间对施加到基于电阻的存储器元件(112)的电压进行箝位操作。所述负载PMOS晶体管的栅极(118)由运算放大器(106)的输出(120)来控制。

Description

感测电路
技术领域
本发明大体涉及感测电路。
背景技术
技术的进步已产生越来越小且功能越来越强大的计算装置。举例来说，当前存在多种便携式个人计算装置，包含无线计算装置，例如较小、重量轻且易于由用户携带的便携式无线电话、个人数字助理(PDA)和寻呼装置。更具体来说，例如蜂窝式电话和因特网协议(IP)电话的便携式无线电话可经由无线网络传达语音和数据包。此外，许多此类无线电话包含并入其中的其它类型装置。举例来说，无线电话还可包含数字静态相机、数字视频相机、数字记录器和音频文件播放器。
非易失性存储器技术的进步包含基于电阻的存储器，例如磁性随机存取存储器(MRAM)。MRAM技术可使用包含磁性隧道结(MTJ)和存取晶体管的存储器单元。感测放大器可耦合到存储器单元的阵列中的一个或一个以上单元。感测放大器可通过传递电流通过基于电阻的存储器元件以确定存储器元件具有高电阻还是低电阻来“读取”存储在所述基于电阻的存储器元件处的数据。在确定电阻时，感测放大器可比较归因于通过基于电阻的存储器元件的电流的电压与参考电压以获得差，且感测放大器可放大经比较的差。当存储器装置变小时，工艺变化的影响增加，借此增加了准确读取数据的难度。
发明内容
感测电路使用运算放大器来控制施加到负载p沟道金属氧化物半导体场效应晶体管(PMOS)的栅极电压。因为运算放大器控制负载PMOS晶体管的栅极电压，所以负载PMOS晶体管具有大输出电阻，因此改进数据值之间的电压差并减小输出电压变化。
感测电路包含运算放大器电路以控制施加到负载p沟道金属氧化物半导体场效应晶体管(PMOS)的栅极电压。运算放大器的第一输入响应于控制电压。运算放大器的第二输入耦合到负载PMOS的源极端子并耦合到退化PMOS的漏极端子。通过利用退化PMOS且通过用运算放大器电路控制负载PMOS的栅极电压，感测电路的输出电阻和感测电路的感测裕量可增加。
在特定实施例中，一种电路包含退化PMOS晶体管、负载PMOS晶体管和箝位晶体管。所述箝位晶体管经配置以在感测操作期间对施加到基于电阻的存储器元件的电压进行箝位操作。所述负载PMOS晶体管的栅极由运算放大器的输出来控制，所述运算放大器具有响应于控制电压的第一输入以及耦合到负载PMOS晶体管的源极端子并耦合到退化PMOS晶体管的漏极端子的第二输入。
在另一特定实施例中，一种方法包含通过运算放大器的输出来控制施加到负载PMOS晶体管的栅极电压。运算放大器具有响应于控制电压的第一输入以及耦合到负载PMOS晶体管并耦合到退化PMOS晶体管的第二输入。
感测电路的所揭示实施例的至少一者提供的特定优点包含与不利用退化PMOS且不在感测操作期间通过运算放大器电路控制负载PMOS的栅极电压的感测电路相比，增加的输出电阻、增强的感测裕量和增加的工艺变化容限中的一者或一者以上。
在检视整个申请案后，将显而易见本发明的其它方面、优点和特征，申请案包含以下部分：附图说明、具体实施方式和权利要求书。
附图说明
图1是感测电路的第一说明性实施例的图；
图2是感测电路的第二说明性实施例的电路图；
图3A是说明包含运算放大器控制的箝位NMOS晶体管和固定栅极电压控制的负载PMOS晶体管的感测电路的负载线的图解；
图3B是说明包含第一运算放大器控制的负载PMOS晶体管和第二运算放大器控制的箝位NMOS晶体管的感测电路的负载线的图解；以及
图4是感测电路的操作方法的说明性实施例的流程图；
图5是包含具有由运算放大器电路的输出来控制的栅极的负载PMOS的电子装置的说明性实施例；以及
图6是制造包含具有由运算放大器电路的输出来控制的栅极的负载PMOS晶体管的集成电路装置的方法的说明性实施例。
具体实施方式
参看图1，揭示感测电路的第一说明性实施例的图，且其大体表示为100。感测电路100包含耦合到存储器阵列111的感测放大器101。存储器阵列111包含例如所说明的存储器单元112等多个存储器单元。存储器阵列111通常包含多个存储器单元112。存储器阵列111可为磁阻随机存取存储器(MRAM)、相变随机存取存储器(PRAM)，或自旋力矩转移MRAM(STT-MRAM)，作为说明性实例。
感测放大器101包含退化PMOS晶体管102、负载PMOS晶体管104和箝位晶体管110。感测放大器101进一步包含电源130、输出电压152、第一运算放大器电路106和第二运算放大器电路108。
箝位晶体管110经配置以在感测操作期间对施加到基于电阻的存储器元件的电压进行箝位操作。在特定实施例中，感测操作可在存储器读取期间发生。基于电阻的存储器元件是具有对应于逻辑“1”值的第一电阻和对应于逻辑“0”值的第二电阻的装置。基于电阻的存储器元件的实例为磁性隧道结(MTJ)装置，且MTJ可并入在存储器单元112中。箝位晶体管110经配置以对施加到存储器阵列111内的存储器元件112的电压进行箝位操作。在特定实施例中，箝位晶体管110是n沟道金属氧化物半导体(NMOS)晶体管。
负载PMOS晶体管104的栅极118由第一运算放大器电路106的输出120控制。第一运算放大器电路106包含响应于控制信号122(标记为Vload)的第一输入121，以及耦合到负载PMOS晶体管104的端子的第二输入123。在特定实施例中，第一运算放大器电路106的第二输入123响应于负载PMOS晶体管104的源极端子103。在此布置中，将经由源极端子103来自负载PMOS晶体管104的反馈环路提供到第一运算放大器电路106的第二输入123。第二端子103耦合到退化PMOS晶体管102的漏极端子。
负载PMOS晶体管104提供用于响应于栅极电压而提供负载的装置，其中栅极电压经由包含第一输入121和第二输入123的第一运算放大器电路106的输出120而控制。
箝位晶体管110的栅极124由第二运算放大器电路108的输出109控制。第二运算放大器电路108具有响应于第二控制信号132(标记为Vclamp)的第一输入134，以及耦合到箝位晶体管110的端子的第二输入136。在特定实施例中，第二运算放大器电路108的第二输入136响应于箝位晶体管110的漏极端子126。在此布置中，将经由漏极端子126来自箝位晶体管110的反馈环路提供到第二运算放大器电路108的第二输入136。
感测电路100可包含在包含箝位晶体管110的设备内，所述箝位晶体管110提供用于在感测操作期间对施加到基于电阻的存储器元件的电压进行箝位操作的装置。在特定实施例中，基于电阻的存储器元件是MTJ元件或含有MTJ元件的存储器单元。在特定说明性实施例中，用于进行箝位操作的装置耦合到用于提供负载的装置。举例来说，箝位晶体管110耦合到负载PMOS晶体管104，如图1所示。
感测电路100可集成在半导体裸片内。半导体裸片可包含在集成电路或类似类型的半导体装置内。此类半导体装置可并入在许多电子装置内。举例来说，可包含半导体裸片的电子装置可选自由机顶盒、音乐播放器、视频播放器、娱乐单元、导航装置、通信装置、个人数字助理(PDA)、固定位置数据单元和计算机组成的群组，图1所示的电路元件中的任一者可集成到所述电子装置中。举例来说，负载PMOS晶体管104和箝位晶体管110可为并入在电子装置内的集成电路内的晶体管。
在特定实施例中，感测电路100可在两个主要状态中的一者中操作：指示逻辑1数据值存储在存储器单元112处的逻辑1状态，以及指示逻辑0数据值存储在存储器单元112处的逻辑0状态。感测电路100基于存储器单元112的电阻而感测存储在存储器单元112处的数据值与参考电压(未图示)之间的电压差。在特定实施例中，参考电压是从具有与感测电路100类似的结构的另一感测电路导出的电压。将电压差(例如，输出电压152与参考电压之间的差)提供到感测放大器(未图示)。通过增加电压差(例如，增加感测裕量)，可更准确地读取存储在存储器单元112处的数据值(例如，0或1)。
图1所示的电路布置可有益地补偿归因于例如工艺变化和其它环境因素等方面的电压变化。通过使用运算放大器106、退化PMOS晶体管102和反馈路径来控制负载PMOS晶体管104的栅极电压，负载PMOS晶体管104的输出电阻变大。因为负载PMOS晶体管104具有大输出电阻，所以电压差可增加且输出电压变化可减小，而不管工艺变化和其它环境因素所引起的电流变化如何。因为电压差可增加，所以可实现增强的感测裕量。因此，感测电路100通过利用退化PMOS102且通过由反馈布置和运算放大器电路106来控制负载PMOS104的栅极电压而改进感测裕量。
参看图2，揭示感测电路的第二说明性实施例的图，且其大体表示为200。感测电路200包含图1的感测电路100的许多特征。另外，感测电路200包含响应于数据电压152的输出级。所述输出级包含感测放大器250，其包含数据电压152作为第一输入，且包含参考电压254作为第二输入。在特定实施例中，参考电压254为从具有与感测电路200类似的结构的另一感测电路导出的电压。感测放大器250的输出包含输出电压(Vout)256，其提供如下文进一步详细描述的感测电路200的经感测输出的指示。
感测电路200进一步包含多路复用器(MUX)晶体管217和基于电阻的存储器元件212。基于电阻的存储器元件212包含磁性隧道结(MTJ)214和NMOS晶体管216。感测电路200的其它电路元件在结构上类似且类似于图1的感测电路100的对应元件而操作。
举例来说，感测电路200包含退化PMOS晶体管102、负载PMOS晶体管104和箝位晶体管110。感测放大器电路进一步包含电源130、数据电压152、第一运算放大器电路106和第二运算放大器电路108。箝位晶体管110经配置以在感测操作期间对施加到基于电阻的存储器元件212的电压进行箝位操作。在特定实施例中，感测操作是存储器读取。
在操作期间，感测电路200在两个主要状态中的一者中操作：指示逻辑1值存储在基于电阻的存储器元件212处的逻辑1状态，以及指示逻辑0值存储在基于电阻的存储器元件212处的逻辑0状态。举例来说，如果数据电压152大于参考电压254，那么感测放大器250可在其输出256处提供指示逻辑1状态(或逻辑高状态)的高值。或者，如果数据电压252低于参考电压254，那么感测放大器250可在其输出256处提供指示逻辑0状态(或逻辑低状态)的低值。因而，如感测放大器250检测到的数据电压152与参考电压254之间的相对电压提供感测电路200的感测输出的指示。因此，如果数据电压152与参考电压254之间的相对差增加，那么可提供相对于感测放大器250的检测逻辑0或逻辑1条件的较大感测裕量。
执行存储器装置的群集的统计分析可使设计者能够解决往往会随着技术规模而增加的工艺变化(尤其在感测放大器中)。例如感测放大器裕量等信号裕量ΔV可对应于电压V1与电压Vref(ΔV1)之间的差，或电压Vref与电压V0(ΔV0)之间的差。举例来说，当逻辑1值存储在基于电阻的存储器元件212处时，电压V1可对应于图2的数据电压152，且电压Vref可对应于图2的参考电压254。或者，当逻辑0值存储在基于电阻的存储器元件212处时，电压V0可对应于图2的数据电压152，且电压Vref可对应于图2的参考电压254。统计分析可报告测得的变量ΔV0和ΔV1的均(即，平均)和西格玛(即，标准偏差)值。设计者可取ΔV0和ΔV1的(均值-N*西格玛)作为代表性统计值，其中N的值经选择以实现所要良率。通过改进信号裕量ΔV，存储器装置良率可得以改进。
图3A和3B是说明感测电路的负载线的模拟结果的图解。参看图3A，描绘包含由运算放大器控制的箝位NMOS晶体管和由固定栅极电压控制的负载PMOS晶体管的感测电路的负载线特性的图，且其大体表示为302。第一曲线Isat_clamp0说明基于电阻的存储器元件处的逻辑“0”电路的电流-电压(I-V)特性，且第二曲线Isat_clamp1说明基于电阻的存储器元件处的逻辑“1”电路的电流-电压(I-V)特性。负载线Isat_load对应于负载PMOS晶体管的I-V特性。在图3A所示的说明性实施例中，负载PMOS晶体管的宽度为2.0um；箝位NMOS晶体管的宽度为2.0um；箝位NMOS处的电压VDD_OPAMP=1.2V；且感测电路的电源处的电压Vsense=1.2V。ΔV0和ΔV1的模拟值如下：ΔV0的(均值-3*西格玛)=0.132mV，且ΔV1的(均值-3*西格玛)=0.152mV。信号裕量ΔV为0.132mV，即ΔV0的(均值-3*西格玛)与ΔV1的(均值-3*西格玛)中的较小者。
与图3A相比，图3B描绘包含由第一运算放大器控制的负载PMOS晶体管和由第二运算放大器控制的箝位NMOS晶体管的感测电路(例如，图1的感测电路100和图2的感测电路200)的负载线特性，且其大体表示为304。第一曲线Isat_clamp0说明基于电阻的存储器元件处的逻辑“0”电路的电流-电压(I-V)特性，且第二曲线Isat_clamp1说明基于电阻的存储器元件处的逻辑“1”电路的电流-电压(I-V)特性。负载线Isat_load对应于负载PMOS晶体管的I-V特性。在图3B所示的说明性实施例中，负载PMOS晶体管的宽度为2.0um；箝位NMOS晶体管的宽度为2.0um；电压VDD_OPAMP=1.2V；且电压Vsense=1.2V。举例来说，当使用电源130(例如，Vsense)处以及第一运算放大器106(例如，VDD_OPAMP)处1.2伏的模拟电压时，ΔV0和ΔV1的模拟值如下：ΔV0的(均值-3*西格玛)=0.306mV，且ΔV1的(均值-3*西格玛)=0.367mV。信号裕量ΔV为0.306mV，即ΔV0的(均值-3*西格玛)与ΔV1的(均值-3*西格玛)中的较小者。比较图3A中描绘的电路所关联的信号裕量ΔV(0.132mV)与图3B中描绘的电路所关联的信号裕量ΔV(0.306mV)，使用运算放大器来控制负载PMOS晶体管的栅极电压而改进信号裕量。举例来说，通过使用运算放大器106来控制负载PMOS晶体管104的栅极电压而改进信号裕量。
参看图4，揭示感测电路的操作方法的说明性实施例的流程图，且其大体表示为400。所述方法可由感测电路(例如，图1的感测电路100或图2的感测电路200)执行。
方法400包含通过运算放大器的输出来控制施加到负载PMOS晶体管的栅极电压，所述运算放大器具有响应于控制信号的第一输入和耦合到负载PMOS晶体管的第二输入。举例来说，如402处所示，第一输入和第二输入在运算放大器处接收。第一输入响应于控制电压且第二输入耦合到负载PMOS并耦合到退化PMOS。如404处所示，施加到负载PMOS的栅极电压由运算放大器的输出来控制。
为了说明，在图1中，负载PMOS晶体管104的源极端子103耦合到退化PMOS晶体管102的漏极端子。施加到负载PMOS晶体管104的栅极电压由第一运算放大器电路106的输出120控制。第一运算放大器电路106包含响应于控制信号122(Vload)的第一输入121和耦合到负载PMOS晶体管104的源极端子103的第二输入123。通过利用退化PMOS且通过经由使用反馈路径和运算放大器电路来控制负载PMOS的栅极电压，可增加感测电路的感测裕量。
参看图5，描绘包含电路564(其包括退化PMOS和负载PMOS，所述负载PMOS的栅极电压由运算放大器电路的输出来控制)的电子装置的特定说明性实施例的框图，且其表示为500。装置500可为例如个人数字助理(PDA)、无线移动装置、计算装置、另一类型的装置或其任何组合等电子装置。装置500包含例如数字信号处理器(DSP)等处理器510。处理器510耦合到可包含电路564的存储器532，电路564包含退化PMOS和负载PMOS(其栅极电压由运算放大器电路的输出来控制)。举例来说，电路564可为图1的感测电路100、图2的感测电路200，或其任何组合。存储器532包含控制器537。控制器537包含处理器指令535。控制器537可为处理器、状态机，或经配置以控制电路564的操作的另一电路。存储器532可为存储可执行以致使控制器537执行本文描述的方法的任一者以控制电路564的操作的处理器指令535的非暂时性计算机可读媒体。举例来说，指令535可包含用以通过运算放大器的输出来控制施加到负载PMOS晶体管的栅极电压的指令，运算放大器具有响应于控制电压的第一输入和耦合到负载PMOS晶体管并耦合到退化PMOS晶体管的第二输入。在特定实施例中，控制器537可集成到电子装置500中。
编码器-解码器(CODEC)534、显示控制器526和无线控制器540耦合到处理器510。显示控制器526耦合到显示器528。扬声器536和麦克风504可耦合到CODEC534。
无线控制器540可耦合到无线天线542。在特定实施例中，处理器510、显示控制器526、存储器532、CODEC534和无线控制器540包含在系统级封装或芯片上系统装置522中。在特定实施例中，输入装置530和电源544耦合到芯片上系统装置522。此外，在特定实施例中，如图5中所说明，显示器528、输入装置530、扬声器536、麦克风504、无线天线542及电源544在芯片上系统装置522外部。然而，显示器528、输入装置530、扬声器536、麦克风504、无线天线542及电源544中的每一者可耦合到芯片上系统装置522的一组件，例如接口或控制器。
图6是用以制造包含感测电路(例如，包含具有由如图1-2中说明的运算放大器电路的输出来控制的栅极的负载PMOS的感测电路)的电子装置的制造工艺的特定说明性实施例的数据流程图。
以上所揭示的装置和功能性可设计和配置到存储在计算机可读媒体上的计算机文件(例如，RTL、GDSII、GERBER等)中。可将一些或所有此类文件提供给基于此类文件而制造装置的制造处理者。所得产品包含半导体晶片，所述半导体晶片接着被切成半导体裸片且封装成半导体芯片。所述芯片接着用于上文描述的装置中。图6描绘电子装置制造工艺600的特定说明性实施例。
在制造工艺600中，例如在研究计算机606处接收物理装置信息602。物理装置信息602可包含表示半导体装置(例如，图1的感测电路100、图2的感测电路200或其任何组合)的至少一个物理性质的设计信息。举例来说，物理装置信息602可包含物理参数、材料特性和经由耦合到研究计算机606的用户接口604键入的结构信息。研究计算机606包含处理器608，例如一个或一个以上处理核心，其耦合到例如存储器610等计算机可读媒体。存储器610可存储计算机可读指令，所述计算机可读指令可执行以致使处理器608变换物理装置信息602以符合文件格式且产生库文件612。
在特定实施例中，库文件612包含包括经变换的设计信息的至少一个数据文件。举例来说，库文件612可包含包括图1的感测电路100、图2的感测电路200或其任何组合的半导体装置的库，其经提供以与电子设计自动化(EDA)工具620一起使用。
库文件612可结合EDA工具620在包含处理器617(例如，一个或一个以上处理核心，其耦合到存储器618)的设计计算机614处使用。EDA工具620可作为处理器可执行指令存储在存储器618处以使设计计算机614的用户能够使用库文件612的感测电路来设计系统。举例来说，设计计算机614的用户可经由耦合到设计计算机622的用户接口624而键入电路设计信息614。电路设计信息622可包含表示半导体装置(例如，图1的感测电路100、图2的感测电路200或其任何组合)的至少一个物理性质的设计信息。为了说明，电路设计性质可包含电路设计中特定电路的标识及与其它元件的关系、定位信息、特征大小信息、互连信息或表示半导体装置的物理性质的其它信息。
设计计算机614可经配置以变换设计信息(包含电路设计信息622)以与文件格式相符。为了说明，文件格式可包含以层级格式(例如，图形数据系统(GDSII)文件格式)表示平面几何形状、文本标记和关于电路布局的其它信息的数据库二进制文件。设计计算机614可经配置以产生包含经变换设计信息的数据文件，例如GDSII文件627，其包含描述图1的感测电路100、图2的感测电路200或其任何组合的信息，以及其它电路或信息。为了说明，数据文件可包含对应于芯片上系统(SOC)的信息，所述SOC包含图1的感测电路100、图2的感测电路200或其任何组合，且还包含SOC内的额外电子电路和组件。
可在用以根据GDSII文件626中的经变换信息制造图1的感测电路100、图2的感测电路200或其任何组合的制造工艺628处接收GDSII文件626。举例来说，装置制造工艺可包含将GDSII文件626提供给掩模制造商630以产生一个或一个以上掩模，例如待用于光刻处理的掩模，其被说明为代表性掩模632。掩模632可在制造工艺期间用于产生一个或一个以上晶片634，其可经测试且分成裸片，例如代表性裸片636。裸片636包含感测电路，例如图1的感测电路100、图2的感测电路200或其任何组合。
可将裸片636提供到封装工艺638，其中将裸片636并入到代表性封装640中。举例来说，封装640可包含单个裸片636或多个裸片，例如封装中系统(SiP)布置。封装640可经配置以符合一种或一种以上标准或规范，例如联合电子装置工程委员会(JEDEC)标准。
关于封装640的信息可例如经由存储在计算机646处的组件库而发布给各个产品设计者。计算机646可包括耦合到存储器648的处理器610(例如一个或一个以上处理核心)。印刷电路板(PCB)工具可作为处理器可执行指令而存储于存储器650处以处理经由用户接口644从计算机646的用户接收的PCB设计信息642。PCB设计信息642可包含电路板上的经封装半导体装置的物理定位信息、所述经封装半导体装置对应于封装640且包含感测电路(例如，图1的感测电路100、图2的感测电路200或其任何组合)
计算机646可经配置以变换PCB设计信息642以产生数据文件，例如GERBER文件652，其具有包含电路板上的经封装半导体装置的物理定位信息以及例如迹线和通孔等电连接的布局的数据，其中经封装半导体装置对应于包含感测电路的封装640。在其它实施例中，由经变换PCB设计信息产生的数据文件可具有不同于GERBER格式的格式。
GERBER文件652可在板组装工艺654处接收且用于产生根据存储在GERBER文件652内的设计信息而制造的PCB，例如代表性PCB656。举例来说，GERBER文件652可被上载到一个或一个以上机器以执行PCB制造工艺的各个步骤。PCB656可用电子组件填充，电子组件包含封装640以形成所表示的印刷电路组合件(PCA)658。
PCA658可在产品制造工艺660处接收且集成到一个或一个以上电子装置(例如，第一代表性电子装置662和第二代表性电子装置664)中。作为说明性、非限制性实例，第一代表性电子装置662、第二代表性电子装置664或两者可选自以下群组：机顶盒、音乐播放器、视频播放器、娱乐单元、导航装置、通信装置、个人数字助理(PDA)、固定位置数据单元及计算机。作为另一说明性非限制性实例，电子装置662和664中的一者或一者以上可为远程单元(例如，移动电话)、手持式个人通信系统(PCS)单元、便携式数据单元(例如，个人数据助理)、具备全球定位系统(GPS)功能的装置、导航装置、固定位置数据单元(例如，仪表读取设备)，或存储或检索数据或计算机指令的任何其它装置，或其任何组合。本发明的实施例可适当用于包含包括存储器的有源集成电路和芯片上电路的任何装置中。
因此，图1的感测电路100、图2的感测电路200或其任何组合可经制造、处理和并入到电子装置中，如说明性工艺600中描述。关于图1-2揭示的实施例的一个或一个以上方面可包含在各个处理阶段，例如在库文件612、GDSII文件626和GERBER文件652内，以及存储在研究计算机606的存储器610、设计计算机614的存储器618、计算机646的存储器650、各个阶段(例如，板组装工艺654处)使用的一个或一个以上其它计算机或处理器(未图示)的存储器处，且还并入到例如掩模632、裸片636、封装640、PCA658、例如原型电路或装置(未图示)等其它产品或其任何组合等一个或一个以上其它物理实施例中。尽管描绘了从物理装置设计到最终产品的各个代表性制造阶段，但在其它实施例中可使用更少阶段或可包括额外阶段。类似地，工艺600可由单个实体执行，或由执行工艺600的各个阶段的一个或一个以上实体执行。
所属领域的技术人员将进一步了解，结合本文揭示的实施例描述的各种说明性逻辑块、配置、模块、电路和算法步骤可实施为电子硬件、例如硬件处理器等处理装置执行的计算机软件，或两者的组合。上文已大体在功能性方面描述各种说明性组件、块、配置、模块、电路和步骤。此类功能性是实施为硬件还是可执行软件取决于特定应用及强加于整个系统的设计约束。所属领域的技术人员可针对每一特定应用以不同方式实施所描述功能性，但此类实施决策不应被解释为导致偏离本发明的范围。
结合本文中所揭示的实施例而描述的方法或算法的步骤可直接体现于硬件中、由处理器执行的软件模块中或所述两者的组合中。软件模块可驻留在非暂时性存储媒体中，例如随机存取存储器(RAM)、磁阻随机存取存储器(MRAM)、自旋力矩转移MRAM(STT-MRAM)、快闪存储器、只读存储器(ROM)、可编程只读存储器(PROM)、可擦除可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM)、寄存器、硬盘、可拆卸盘、紧密光盘只读存储器(CD-ROM)，或此项技术中任何其它形式的存储媒体。示范性存储媒体耦合到处理器使得处理器可从存储媒体读取信息以及将信息写入到存储媒体。在替代方案中，存储媒体可与处理器成一体式。处理器及存储媒体可驻留在专用集成电路(ASIC)中。ASIC可驻留在计算装置或用户终端中。或者，处理器及存储媒体可作为离散组件驻留在计算装置或用户终端中。
提供所揭示实施例的先前描述以使所属领域的技术人员能够制造或使用所揭示的实施例。对于所属领域的技术人员来说，对这些实施例的各种修改将为显而易见的，且可在不偏离本发明的范围的情况下将本文中所定义的原理应用于其它实施例。因此，本发明无意限于本文中所展示的实施例，而是将符合与如由所附权利要求书界定的原理和新颖特征一致的可能的最广范围。

Claims (21)

1.一种用于感测的电路，其包括：
退化p沟道金属氧化物半导体PMOS晶体管；
负载PMOS晶体管；以及
箝位晶体管，其经配置以在感测操作期间对到基于电阻的存储器元件的电压进行箝位操作，其中所述箝位晶体管耦合到所述负载PMOS晶体管；
其中所述负载PMOS晶体管的栅极由运算放大器的输出来控制，所述运算放大器具有响应于控制电压的第一输入以及耦合到所述负载PMOS晶体管的源极端子并耦合到所述退化PMOS晶体管的漏极端子的第二输入。
2.根据权利要求1所述的电路，其进一步包括感测放大器，所述感测放大器具有耦合到所述负载PMOS晶体管的漏极端子的输入。
3.根据权利要求1所述的电路，其中所述箝位晶体管耦合到多路复用器n沟道金属氧化物半导体NMOS晶体管，且其中所述箝位晶体管耦合到第二运算放大器。
4.根据权利要求1所述的电路，其中所述基于电阻的存储器元件包括串联耦合到存储器单元内的存取晶体管的磁性隧道结MTJ元件。
5.根据权利要求1所述的电路，其中所述退化PMOS晶体管、所述负载PMOS晶体管和所述箝位晶体管集成在至少一个半导体裸片中。
6.根据权利要求1所述的电路，其进一步包括一装置，所述装置包含机顶盒、音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、个人数字助理PDA、固定位置数据单元、计算机或其组合中的一者，所述退化PMOS晶体管、所述负载PMOS晶体管和所述箝位晶体管集成到所述装置中。
7.一种用于感测的方法，其包括：
经由运算放大器的输出来控制施加到负载p沟道金属氧化物半导体PMOS晶体管的栅极电压，所述运算放大器具有响应于控制电压的第一输入以及耦合到所述负载PMOS晶体管的源极端子并耦合到退化PMOS晶体管的漏极端子的第二输入，
其中控制所述栅极电压影响与感测放大器相关联的感测裕量，其中所述负载PMOS晶体管的漏极端子耦合到所述感测放大器的第一输入，且其中参考感测电路的输出耦合到所述感测放大器的第二输入。
8.根据权利要求7所述的方法，其中由集成到电子装置中的处理器起始经由所述运算放大器的所述输出来控制所述栅极电压。
9.一种用于感测的设备，其包括：
用于响应于栅极电压提供负载的装置，所述栅极电压经由运算放大器的输出来控制，所述运算放大器具有响应于控制电压的第一输入和耦合到用于提供所述负载的装置的源极端子的第二输入；以及
用于在感测操作期间对施加到基于电阻的存储器元件的电压进行箝位操作的装置，其中用于进行箝位操作的装置耦合到用于提供所述负载的装置的漏极端子。
10.根据权利要求9所述的设备，其中所述第二输入耦合到用于向所述用于提供所述负载的装置提供源极退化的装置的漏极端子。
11.根据权利要求9所述的设备，其中所述用于提供所述负载的装置和所述用于进行箝位操作的装置集成在至少一个半导体裸片中。
12.根据权利要求9所述的设备，其进一步包括一装置，所述装置包含机顶盒、音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、个人数字助理PDA、固定位置数据单元、计算机或其组合中的一者，所述用于提供所述负载的装置和所述用于进行箝位操作的装置集成到所述装置中。
13.一种用于感测的方法，其包括：
用于将第一输入提供到运算放大器的步骤，其中所述第一输入响应于控制电压；
用于将第二输入提供到所述运算放大器的步骤，其中所述第二输入耦合到负载p沟道金属氧化物半导体PMOS晶体管的源极端子并耦合到退化PMOS晶体管；以及
用于经由所述运算放大器的输出来控制施加到所述负载PMOS晶体管的栅极电压的步骤，
其中用于控制所述栅极电压的步骤影响与感测放大器相关联的感测裕量，其中所述负载PMOS晶体管的漏极端子耦合到所述感测放大器的第一输入，且其中参考感测电路的输出耦合到所述感测放大器的第二输入。
14.根据权利要求13所述的方法，其中所述第二输入耦合到所述退化PMOS晶体管的漏极端子。
15.根据权利要求13所述的方法，其中用于提供所述第一输入的步骤、用于提供所述第二输入的步骤以及所述用于控制所述栅极电压的步骤由集成到电子装置中的处理器执行。
16.一种用于感测的方法，其包括：
接收表示半导体装置的至少一个物理性质的设计信息，所述半导体装置包括：
退化p沟道金属氧化物半导体PMOS晶体管；
负载PMOS晶体管；以及
箝位晶体管，其经配置以在感测操作期间对施加到基于电阻的存储器元件的电压进行箝位操作，
其中所述负载PMOS晶体管的栅极由运算放大器的输出来控制，所述运算放大器具有响应于控制电压的第一输入以及耦合到所述负载PMOS晶体管的源极端子并耦合到所述退化PMOS晶体管的漏极端子的第二输入，且其中所述箝位晶体管耦合到所述负载PMOS晶体管；
变换所述设计信息以与文件格式相符；以及
产生包括经变换的设计信息的数据文件。
17.根据权利要求16所述的方法，其中所述数据文件包括GDSII格式。
18.根据权利要求16所述的方法，其中所述数据文件包括GERBER格式。
19.一种用于感测的方法，其包括：
接收包括对应于半导体装置的设计信息的数据文件；以及
根据所述设计信息制造所述半导体装置，其中所述半导体装置包括：
退化p沟道金属氧化物半导体PMOS晶体管；
负载PMOS晶体管；以及
箝位晶体管，其经配置以在感测操作期间对施加到基于电阻的存储器元件的电压进行箝位操作，
其中所述负载PMOS晶体管的栅极由运算放大器的输出来控制，所述运算放大器具有响应于控制电压的第一输入以及耦合到所述负载PMOS晶体管的源极端子并耦合到所述退化PMOS晶体管的漏极端子的第二输入，且其中所述箝位晶体管耦合到所述负载PMOS晶体管。
20.根据权利要求19所述的方法，其中所述数据文件具有GDSII格式。
21.根据权利要求19所述的方法，其中所述数据文件具有GERBER格式。
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