CN102918596B - 用于电阻式存储器的高速感测 - Google Patents

用于电阻式存储器的高速感测 Download PDF

Info

Publication number
CN102918596B
CN102918596B CN201180026444.7A CN201180026444A CN102918596B CN 102918596 B CN102918596 B CN 102918596B CN 201180026444 A CN201180026444 A CN 201180026444A CN 102918596 B CN102918596 B CN 102918596B
Authority
CN
China
Prior art keywords
output voltage
single ended
ended output
resistance
voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201180026444.7A
Other languages
English (en)
Other versions
CN102918596A (zh
Inventor
哈里·M·拉奥
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qualcomm Inc
Original Assignee
Qualcomm Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=44509793&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=CN102918596(B) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by Qualcomm Inc filed Critical Qualcomm Inc
Publication of CN102918596A publication Critical patent/CN102918596A/zh
Application granted granted Critical
Publication of CN102918596B publication Critical patent/CN102918596B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1673—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1693—Timing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/06—Sense amplifier related aspects
    • G11C2207/063—Current sense amplifiers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/02—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding parasitic signals

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Read Only Memory (AREA)
  • Static Random-Access Memory (AREA)

Abstract

本发明的实施例使用一个或一个以上增益级以产生输出电压，所述输出电压表示数据单元的电阻式存储器元件是存储高数据值还是存储低数据值。在特定实施例中，一种设备包括感测电路。所述感测电路包括第一放大器级，所述第一放大器级经配置以将通过存储器单元的第一电阻式存储器元件的第一电流转换成第一单端输出电压。第二放大器级经配置以放大所述第一放大器级的所述第一单端输出电压以产生第二单端输出电压。

Description

用于电阻式存储器的高速感测
技术领域
本发明大体上涉及感测存储于电阻式存储器装置的单元中的数据值。
背景技术
使计算系统执行操作所需要的时间常常为计算系统的处理器的速度及计算系统的存储器系统的速度的函数。为了跟上越来越快速的处理器，需要增加可从存储器检索指令及数据的速度。
在电阻式存储器装置的单元(例如，磁阻式随机存取存储器(MRAM)单元或自旋力矩转移MRAM(STT MRAM)单元)中，读取存储于所述单元的电阻式存储器元件中的数据值涉及使“数据电流”传递通过电阻式存储器元件。将数据电流与“参考电流”进行比较，“参考电流”表示传递通过经设定为高数据值的参考电阻式存储器元件与经设定为低数据值的参考电阻式存储器元件的电流的平均值。将数据电流与参考电流进行比较指示电阻式存储器元件是存储高数据值还是存储低数据值。读取所存储数据值涉及使用感测放大器以将数据电流与参考电流进行比较且以产生输出电压，输出电压指示所存储数据值是高数据值还是低数据值。
在此系统中，分配使感测放大器通过产生达到指示所存储数据值的阈值的输出电压而对数据电流及参考电流作出响应的时间。随着存储器装置越来越小型化(且因此可越来越倾向于存储器装置的生产的工艺变化)，表示作为高数据值的所存储数据值与作为低数据值的所存储数据值之间的差的阈值可增加以适应增加的噪声及工艺变化。较高阈值导致使感测放大器产生数据输出的较大时间，从而导致读取数据值的较长时间及计算系统的处理吞吐量减少。
发明内容
本发明的实施例使用一个或一个以上增益级以产生输出电压，所述输出电压表示数据单元的电阻式存储器元件是存储高数据值还是存储低数据值。响应于接收表示传递通过电阻式存储器元件的数据电流的第一单端输出电压，增益级将所述第一单端输出电压朝向供应电压(对于表示高数据值的数据电流)或朝向接地(对于表示低数据值的数据电流)进行放大。所述增益级快速地对所述数据电流作出响应以产生第二单端输出电压，所述第二单端输出电压响应于所述数据电流而快速地且急剧地分歧。
在特定实施例中，一种设备包括感测电路。所述感测电路包括第一放大器级，所述第一放大器级经配置以将通过存储器单元的第一电阻式存储器元件的第一电流转换成第一单端输出电压。所述感测电路包括第二放大器级，所述第二放大器级经配置以放大所述第一放大器级的所述第一单端输出电压以产生第二单端输出电压。
在另一特定实施例中，一种感测电路包括第一放大器装置，所述第一放大器装置用于基于传递通过电阻式存储器单元的第一电流而产生第一单端输出电压。所述感测电路还包括第二放大器装置，所述第二放大器装置用于放大所述第一单端输出电压以产生第二单端输出电压。所述第二单端输出电压表示所述电阻式存储器单元的数据输出。
在另一特定实施例中，一种方法包括放大对应于表示所存储数据值的通过电阻式存储器元件的电流的第一单端输出电压。放大所述第一单端输出电压以产生第二单端输出电压。所述第二单端输出电压指示所述所存储数据值。
所述所揭示实施例中的至少一者所提供的一个特定优点是减少使感测放大器感测表示所存储数据值的电压已从参考电压分歧以识别所存储数据值的时间。放大表示流动通过电阻式存储器元件的电流电平的第一单端电压输出的增益级或放大器在各轨之间快速地驱动第二单端输出电压(即，到供应电压的电平或接地的电平)，以快速地提供输出以识别所存储数据值。在审阅整个申请案之后，本发明的其它方面、优点及特征将变得显而易见，整个申请案包括以下部分：附图说明、具体实施方式及权利要求书。
附图说明
图1为包括具有第二放大器级的感测电路的系统的特定说明性实施例的图，第二放大器级经配置以放大表示存储于电阻式存储器单元中的数据值的第一单端输出电压且以产生指示所存储数据值的输出电压；
图2为具有增益电路的系统的特定说明性实施例的图，增益电路用以响应于接收表示存储于电阻式存储器单元中的数据值的第一单端输出电压而产生输出电压；
图3为图2的系统的元件的电路特性的特定实施例的一对曲线图；
图4为展示差分放大电路的时序与图1及2的单端放大系统的时序的时序图；
图5为具有增益电路的系统的特定说明性实施例的框图，增益电路用以响应于传递通过电阻式存储器元件的电流而产生输出电压；
图6为放大第一单端输出电压以产生第二开端输出电压以便确定来自电阻式存储器元件的所存储数据值的方法的特定说明性实施例的流程图；
图7为包括基于电阻的存储器的无线通信装置的特定实施例的框图，基于电阻的存储器具有对单端输出电压作出响应的放大器；及
图8为说明供具有基于电阻的存储器及对单端输出电压作出响应的放大器的装置使用的制造过程的数据流程图。
具体实施方式
参看图1，描绘感测电路的第一说明性实施例，且将其大体上表示为100。感测电路100包括耦合到第二放大器级130的第一放大器级110。第一放大器级110经配置以将通过存储器单元112的第一电阻式存储器元件114的电流116转换成第一“单端”输出电压120。与包括彼此进行比较的两个信号的差分信号相比较，可在将信号与固定电压(例如，接地电压)进行比较时将所述信号称为单端的。第二放大器级130经配置以放大第一放大器级110的第一单端输出电压120以产生第二单端输出电压140。第二单端输出电压140指示第一电阻式存储器元件114的数据值。响应于第一电阻式存储器元件114具有第一电阻，第二单端输出电压140大致上等于接地电压。另一方面，响应于第一电阻式存储器元件114具有第二电阻，第二单端输出电压140大致上等于第二放大器级130的供应电压。
第二放大器级130经配置以放大第一单端输出电压120，而非放大差分信号，以产生输出。换句话说，第二放大器级130经配置以执行单端输出电压放大，而非差分放大。在不等待相应输入电压安定且不等待输出电压从参考电压分歧(如在差分放大器中所执行)的情况下，电流116的改变快速地导致第一单端输出电压120的改变。电流116及单端输出电压120的改变又导致第二单端输出电压140的立即或大致上立即改变。因此，第二放大器级130可使得能够在无与差分感测放大器或其它差分电压比较相关联的延迟的情况下产生第二单端输出电压140。
在特定实施例中，存储器单元112为基于电阻的存储器的存储器单元。举例来说，存储器单元112可为磁阻式随机存取存储器(MRAM)的部分。作为另一实例，存储器单元112可为自旋力矩转移MRAM(STT-MRAM)装置的部分。在特定实施例中，电阻式存储器元件114可包括磁性隧道结(MTJ)装置或垂直MTJ装置。举例来说，MTJ装置可经编程以具有表示第一数据值的第一电阻或表示第二数据值的第二电阻。因而，电流116的值可对应于存储于电阻式存储器元件114处的数据值。第一放大器级110经配置以响应于电流116的值而产生第一单端输出电压120。与当存储器单元112的电阻式存储器元件114具有低电阻值(其实现跨越电阻式存储器元件114的较大电压降)时引起的第一单端输出电压120的较低值相比较，当存储器单元112的电阻式存储器元件114具有高电阻值且因此将较大电阻提供到跨越电阻式存储器元件114的高电压降时，第一单端输出电压120将具有较高值。因而，第一单端输出电压120具有表示存储于存储器单元112的电阻式存储器元件114处的数据值的电压电平。
第二放大器级130通过在不执行差分放大操作的情况下放大第一单端输出电压120而产生第二单端输出电压140。举例来说，第二放大器级130可经配置以放大第一单端输出电压120作为轨到轨输出信号。因而，当第一单端输出电压120的第一值对应于存储器单元112的第一数据值时，第二放大器级130在近似供应到第二放大器级130的供应电压的电压下产生第二单端输出电压140。相反地，当第一单端输出电压120的第二值对应于存储器单元112的第二数据值时，第二放大器级130在近似接地电压的电压下产生第二单端输出电压140。
第二放大器级130响应于第一单端输出电压120而产生第二单端输出电压140。因此，与可通过基于差分放大而产生输出电压的系统实现的放大相比，第二放大器级130可在产生输出时实现较快速放大。差分放大系统可在产生输出信号时强加延迟以允许有充分的时间来建立输入电压电平之间的差分。强加延迟减少了可在电压电平之间的差分稳定化之前引起的寄生输出信号。相反地，因为第二放大器级130经配置以放大第一单端输出电压120，所以不强加延迟来建立差分输出。可在将电流116施加到存储器单元112的电阻式存储器元件114之后立即或大致上立即产生第二单端输出电压140。因此，与包括差分感测放大器或以另外方式将放大器级的输出与参考电压进行比较的放大器级相比，第二放大器级130可提供较快速响应。
除了快速响应时间以外，第二放大器级130还可使得能够在差分放大器可能不能够读取所存储数据值时读取所述所存储数据值。举例来说，当存储器单元112的电阻式存储器元件114为存储数据值的MTJ时，MTJ的隧道磁阻(TMR)为呈反平行配置的电阻式存储器元件114的电阻(RAP)与呈平行配置的电阻式存储器元件114的电阻(RP)之间的差与RP的比率的函数，如方程式(1)所给出：
TMR=(RAP-RP)/RP    (1)
任何给定磁阻式存储器元件的TMR均可为固定量。因此，在电流传递通过呈反平行配置的磁阻式存储器元件时的电压输出与电流传递通过呈平行配置的磁阻式存储器元件时的电压输出之间通常存在固定差分。如果使用差分放大器来读取所存储数据值，则由于过程按比例缩放，存在差分放大器可具有大于由读取磁阻式存储器元件中的所存储值引起的所得电压差分的固有电压偏移的可能性。在此情况下，差分放大器可能不能够准确地读取存储于磁阻式存储器元件中的值。
相反地，即使从第一单端输出电压120中的平衡值的移位(如参看图4进一步描述)未超越可落在差分放大器的电压偏移内的范围，第二放大器级130也对第一单端输出电压120的任何改变作出响应。举例来说，如果第一单端输出电压120的第一值对应于存储于电阻式存储器元件114处的第一数据值且第一单端输出电压120的第二值对应于存储于电阻式存储器元件114处的第二数据值，则第一电流116的改变可起始从第一单端输出电压120的平衡点的立即改变，即使在第一值与第二值之间的差分小于差分放大电压偏移时也是如此。第二放大器级130可替换常规差分放大器，且可消除由于使用差分放大器而有关的此偏移/差分问题。
基于电阻的存储器的减少功率操作可涉及减少用以将数据值写入到电阻式存储器元件的写入能量。因而，可在供应电压减少的情况下执行读取操作以减少读取电流干扰所存储数据的风险。然而，降低读取电压可能会导致第一单端输出电压120的值之间的差分减少，其可能不足以致使第二放大器级130在接地电压与第二放大器级130的供应电压之间轨到轨地驱动第二单端输出电压140。然而，如参看图5进一步描述，可使放大器级级联以导致轨到轨或更高差分化输出电压。举例来说，第二放大器级130的第二单端输出电压140可为到第三放大器级(图1中未展示)的输入。尽管第二单端输出电压140可能不输出轨到轨输出值，但与第一单端输出电压120相比，第二单端输出电压140可具有较大差分化，且因此，可足以驱动第三放大器级以从轨到轨产生第三单端输出电压(图1中也未展示)。每一放大器级可仅添加栅极延迟，与常规差分放大器延迟相比，所述栅极延迟为显著较短延迟。因此，可使多个增益级级联以在大于可使用差分放大器级实现的速度的速度下提供轨到轨电压输出。
因而，与常规感测放大器相比较，感测电路100可使得能够以改进的速度进行操作。另外，感测电路100避免由常规差分放大器的电压偏移增加(其由过程按比例缩放引起)呈现的挑战。另外，感测电路100使用级联增益级作为说明性实例而使得能够在减少的供应电压下(例如，在1.2伏特供应电压下)进行读取操作，以向读取单元提供轨到轨放大，而不干扰经设计成使用减少的写入能量进行操作以用于较低功率操作的系统中的所存储数据值。
参看图2，描绘感测电路的第二说明性实施例，且将其大体上表示为200。感测电路200包括耦合到参考电流感测电路202且耦合到数据电流感测电路240的增益电路250。参考电流感测电路202包括参考单元219，参考单元219包括参考对208，参考对208包括电阻式存储器元件216及226。参考电流感测电路202还包括第一参考路径210及第二参考路径220。第一参考路径210包括负载装置，例如p沟道金属氧化物半导体(PMOS)场效应晶体管(P-FET)负载212。P-FET负载212耦合到第一参考节点221，第一参考节点221又耦合到箝位晶体管214。读取启用晶体管213耦合到箝位晶体管214。位线多路复用器(mux)晶体管215耦合到读取启用晶体管213。读取启用晶体管213的栅极耦合到读取线227。电阻元件216具有对应于基于电阻的存储器元件的逻辑“1”状态的电阻R1，所述基于电阻的存储器元件耦合到位线多路复用器晶体管215。存取晶体管218耦合到电阻元件216，且由表示到存取晶体管218、228及248的共同栅极电压的共同信号Vrwl控制。第二参考路径220包括负载装置，例如P-FET负载222。P-FET负载222耦合到第一参考节点221，第一参考节点221又耦合到箝位晶体管224。读取启用晶体管223耦合到箝位晶体管224。位线多路复用器晶体管225耦合到读取启用晶体管223。读取启用晶体管223的栅极耦合到读取线227。电阻元件226具有对应于基于电阻的存储器元件的逻辑“0”状态的电阻R0，所述基于电阻的存储器元件耦合到位线多路复用器晶体管225。存取晶体管228耦合到电阻元件226，且也由共同信号Vrwl控制。
数据电流感测电路240包括单一数据路径241。数据路径241包括负载装置，例如P-FET负载242。P-FET负载242耦合到第二参考节点264，第二参考节点264又耦合到箝位晶体管244。读取启用晶体管243耦合到箝位晶体管244。位线多路复用器晶体管245耦合到读取启用晶体管243。基于电阻的存储器元件246具有对应于基于电阻的存储器元件的逻辑状态的电阻R，且耦合到位线多路复用器晶体管245。存取晶体管248耦合到基于电阻的存储器元件246，且由共同信号Vrwl控制。数据单元229包括数据路径241的基于电阻的存储器元件246及存取晶体管248。第二参考节点264处的电压为第一单端输出电压249，第一单端输出电压249对表示数据单元229的所存储数据值的流动通过基于电阻的存储器元件246的第一电流211作出响应。
增益电路250(类似于参考电流感测电路202的路径210及220以及数据电流感测电路240的数据路径241)包括P-FET负载252及读取启用晶体管253。增益装置260被说明为第一NMOS晶体管260，其中漏极耦合到P-FET负载252的源极，源极耦合到读取启用晶体管253的漏极，且栅极耦合到第二参考节点264。增益装置260对第一单端输出电压249作出响应。在一个实施例中，P-FET负载252具有对参考电压作出响应的栅极、耦合到电压供应器201的漏极及耦合到第一NMOS晶体管260的漏极的源极。读取启用晶体管253的栅极耦合到读取线227，以将第一NMOS晶体管260的源极选择性地耦合到接地。当启用读取线227时，在NMOS增益晶体管260的漏极处读取第二单端输出电压259。
增益电路250还包括锁存器270，锁存器270具有接收第二单端输出电压259的输入272。锁存器270还具有可供读取所锁存数据d_out3 280的输出274。锁存器270包括时钟输入276。锁存器270的时钟输入276(如同参考电流感测电路202的读取启用晶体管read_en 213及223以及数据电流感测电路240的读取启用晶体管read_en 243)耦合到读取线227。锁存器270经时控以在读取启用信号为作用中时存储第二单端输出电压259。
通常，路径210、220、240中的每一者的对应组件可具有类似配置且可以大致上类似方式进行操作。箝位晶体管214、224及244中的每一者用以基于信号Vclamp 254而限制通过相应路径210、220及241的电流及电压。信号Vclamp 254表示使得箝位晶体管214、224及244能够充当箝位晶体管的共同栅极电压。存取晶体管218、228及248中的每一者选择性地允许基于表示到存取晶体管218、228及248的共同栅极电压的共同信号Vrwl而使电流流动通过相应路径210、220及241。
P-FET负载装置212、222及242中的每一者的栅极耦合到第一参考节点221。因此，P-FET负载装置212、222及242中的每一者的栅极电压为参考电压Vref247。因为参考电流感测电路202的操作电流为包括电阻元件216及226的参考对208的平均电流，所以Vref 247在传递通过包括存储高数据值的电阻式存储器元件的路径的电压与传递通过包括存储低数据值的电阻式存储器元件的路径的电压之间进行描画。
由数据电流感测电路240产生的第一单端输出电压249指示数据单元209中的电阻式存储器元件246是表示高逻辑值还是表示低逻辑值。第二单端输出电压259响应于第一单端输出电压249而提供经放大输出信号。将第二单端输出电压259在增益电路250的供应电压201与接地203之间进行“轨到轨”驱动，以提供表示所存储数据值的明确差分化电压。
因此，第一NMOS晶体管260充当第一单端输出电压249的放大器，其中在第一NMOS晶体管260的漏极处的输出d_out2 259为第二单端输出电压(即，d_out2 259不为差分电压对的部分)。读取启用晶体管253具有对读取线227作出响应的栅极，以将第一NMOS晶体管260的源极耦合到接地。取决于第一单端输出电压d_out1 249，将对第二单端输出电压d_out2 259朝向供应电压201或接地203进行驱动。当启用读取线227时，在NMOS增益晶体管260的漏极处读取第二单端输出电压259。增益电路250可在单一NMOS装置对NMOS装置的栅极处的输入作出响应的速度下放大第一单端输出电压249。因此，与执行电压信号的比较(如可在常规感测电路中所执行)的感测放大器的响应相比，增益电路250的响应可快得多。
参看图3，说明图2所描绘的系统的电路特性的特定说明性实施例，且将其大体上表示为300。电路特性300被说明为包括增益电路250的转移曲线302，且还包括对应于数据电流感测电路240及参考电流感测电路202的负载线特性的负载线图304。
负载线图304包括：第一迹线310，其对应于在电阻式存储器元件246具有第一数据值时图2的数据单元209的电流-电压特性；及第二迹线312，其说明在基于电阻的存储器元件246具有第二数据值时数据单元209的第二电流-电压特性。迹线314说明归因于P-FET负载222的偏置(因为P-FET负载222的漏极耦合到节点221)而具有类二极管行为的参考电流感测电路202的负载特性。迹线314说明数据电流感测电路240的负载晶体管242的负载线电流-电压特性，负载晶体管242由节点221处的电压(如由参考电流感测电路202所产生)偏置。类二极管迹线314与数据电流感测电路240的P-FET 242的电流-电压特性的迹线的交叉点指示参考点326。大于参考点326的电压的输出电压可被解译为存储于数据单元209处的数据低值，而小于参考点326的电压的输出电压电平可被解译为在数据单元209处的数据高值。负载线图304将两个操作点322、324指示为稳定点，其中通过数据单元209的电流(由迹线310及312所指示)等于通过P-FET负载242的电流(如由负载迹线314所指示)。操作点322表示存储于数据单元209中的低数据值，而操作点324表示存储于数据单元209中的高数据值。数据低操作点322与数据高操作点324之间的电压差分被说明为对应于第一单端输出电压的d_out1 249。
将第一单端输出电压d_out1 249作为输入电压而提供到第二级放大器(在图2中被说明为增益电路250)。转移曲线302指示，在参考电压326下，在使d_out1 249电压范围在数据高值与数据低值之间分离的情况下，第二放大器级(例如，增益电路250)具有平衡点336。平衡点336在第二单端输出电压d_out2 259的高电压电平与低电压电平之间的大约一半处，其范围为从大致上接地(例如，0伏特)到供应电压(例如，Vdd)。类似地，增益电路250的转移曲线302指示，在数据低操作点322处，d_out2 259在操作点332处处于接地电压，而在数据高操作点324处，增益电路250的输出在操作点334处处于供应电压。
因而，由增益电路250将第一单端输出电压d_out1 249从小电压差放大到较大第二单端输出电压d_out2 259，其范围为从接地电压到供应电压。另外，从增益电路250的转移曲线302可看出，从操作点326的小偏差导致第二单端输出电压d_out2 259的大放大，从而导致基于数据电流感测电路240的操作点的小增量改变而将第二单端输出电压259在两个方向上快速地驱动到轨。因此，图2的感测电路200提供用于电阻式存储器装置的高速感测。
参看图4，描绘将差分放大电路的时序信号与单端放大电路的时序信号进行比较的时序图的特定说明性实施例。第一信号集合400描绘差分放大电路的时序信号，且第二信号集合401描绘非差分放大系统(例如，图1的第二放大器级130或图2的增益电路250)的时序信号。对于两个信号集合400及401，时钟信号402被说明为周期性时序信号。读取线启用信号404被说明为在时钟信号402已从低转变到高(即，从对应于逻辑低值的电压转变到对应于逻辑高值的电压)之后从低值转变到高值。参考电压406被说明为在高电压电平下开始，且在读取线启用信号404转变到高之后下降到稳固稳定电压电平408，稳固稳定电压电平408指示流动通过参考电流感测电路202的数据0参考元件226及数据1参考元件216的平均电流。
第一级放大器输出409(例如，图1的第一单端输出电压120或图2的第一单端输出电压d_out1 249)被说明为处于初始电压，其响应于时钟402从低到高的转变且响应于读取线启用信号404转变到高而开始转变到较高电压。响应于存储器单元具有逻辑低值而将第一级放大器输出409驱动到低逻辑电平410，或响应于数据单元具有逻辑高值而将第一级放大器输出409驱动到高逻辑电平412。应注意，对应于迹线410及412的逻辑高及逻辑低电压电平不应被解译为系统接地及系统高供应电压电平，且替代地，迹线410与412之间的电压差可为对应于在MTJ的两种不同数据状态下通过MTJ的电流的窄电压差分。第一级放大器输出409在电流感测分歧时间418处开始可测量地分歧。
在描绘差分放大系统的第一信号集合400中，与第一级放大器输出(对于高数据值410或对于低数据值412)相比较，感测放大器启用信号414将从低转变到高以启用参考信号408的差分放大。感测放大器启用信号414在时间420处从低转变到高。在感测放大器启用414转变到高值之后的时间处，产生感测放大器输出416，且感测放大器输出416被说明为在时间422处从低值转变到高值。因而，感测放大器启用414直到形成第一级放大器输出409与参考电压408之间的差分之后才在时间420处转变到高值，使得参考电压408与第一级放大器输出409的比较不会产生寄生信号，寄生信号将导致感测放大器的输出416的错误值。
相反地，在描绘非差分放大系统的第二信号集合401中，参考电压406及第一级放大器输出409被说明为并置，其中增益输出低电压428及增益输出高电压426对应于图1的第二放大器级130的第二单端输出电压140或图2的增益电路250的第二单端输出电压259。如所说明，在第一级放大器输出409与参考电压406之间产生差分时的时间420处，在无与差分感测放大器相关联的延迟(由在时间422处在感测放大器启用414的转变与感测放大器输出416的转变之间的时间Δt 424说明)的情况下放大第二放大器级130的输出以接近高电平426或低电平428。因此，与差分应用方案的输出d_Out (感测)相比，在增益操作期间的较早阶段处发生在时间420处的数据输出d_Out(增益)。
图5为所描绘且大体上表示为500的感测电路的另一特定说明性实施例的框图，所述感测电路使用级联增益电路以响应于传递通过电阻式存储器元件的电流而产生输出电压。感测电路500包括耦合到第一增益电路或第二放大器级530的第一放大器级或数据电流感测电路110。如参看图1所描述，第一放大器级110经配置以将通过存储器单元(图5中未展示)的第一电阻式存储器元件的第一电流转换成第一单端输出电压120。第二放大器级530经配置以放大第一放大器级110的第一单端输出电压120以产生第二单端输出电压140。第二增益电路或第三放大器级550可经配置以接收第二单端输出电压140且以放大第二单端输出电压140。当未锁存第二单端输出电压140(例如，通过如在图2中的锁存器274)时，使额外放大器级(例如，第三放大器级550)级联可用以通过进一步放大单端输出信号从参考电压的分歧而进一步增加在读取数据值时的速度。举例来说，进一步放大第一单端输出电压120进一步放大了第一单端输出电压120与参考电压之间的差，进而增加数据信号的检测速度。可使额外放大级级联以进一步放大单端输出电压。
图6为放大第一单端输出电压以产生第二单端输出电压的方法600的特定说明性实施例的流程图。可使用图1的感测电路100、图2的感测电路200、图5的感测电路500、通过一个或一个以上其它系统或其任何组合来执行方法600。
在602处，可将负载施加到电流以产生第一单端输出电压。举例来说，可基于参考电阻对(例如，参考对208)的平均电流而偏置针对电流的p沟道金属氧化物半导体(PMOS)负载装置(例如，图2的PMOS负载装置242)。参考电阻对中的第一电阻元件(例如，图2的电阻元件226)可经配置以表示低逻辑数据值，且参考电阻对中的第二电阻元件(例如，电阻元件216)可经配置以表示高逻辑数据值。
第一单端输出电压(例如，图1的第一单端输出电压120)对应于表示所存储数据值的通过电阻式存储器元件的电流，例如通过电阻式存储器元件114的电流116。电阻式存储器元件可表示磁阻式随机存取存储器(MRAM)或自旋转移力矩MRAM(STT-MRAM)的单元中的所存储数据值。
在604处，放大第一单端输出电压以产生第二单端输出电压。举例来说，由第二放大器级130放大图1的第一单端输出电压120以产生第二单端输出电压140。第二单端输出电压指示所存储数据值。放大第一单端输出电压可包括基于所存储数据值而放大第一单端输出电压以产生接地电压或供应电压。可响应于电阻式存储器元件具有第一电阻而在大致上等于接地电压的第一电压电平下呈现第二单端输出电压。可响应于电阻式存储器元件具有第二电阻而在大致上等于供应电压的第二电压电平下呈现第二单端输出电压。
可在包含具有对第一单端输出电压作出响应的栅极的n沟道金属氧化物半导体(NMOS)晶体管的放大器级处执行放大第一单端输出电压。举例来说，图2的第一NMOS晶体管260具有对第一单端输出电压d_out1 249作出响应的栅极。当启用读取线时，可在NMOS晶体管的漏极处读取第二单端输出电压。举例来说，当启用读取线227时，可在第一NMOS晶体管260的漏极处读取图2的第二单端输出电压d_out2 259。电流的初始改变可起始从第二单端输出电压的平衡点的立即改变，例如关于图3的平衡点336所描述。
可锁存第二单端输出电压。举例来说，可在锁存器270处锁存图2的第二单端输出电压d_out2 259。可放大第二单端输出电压。为了说明，可由一个或一个以上额外增益电路(例如，图5的第二增益电路550)放大第二单端输出电压140。
如参看图7所描述，可将经配置以执行第一单端输出电压的放大的存储器感测电路集成到电子装置700中。图7为包括基于电阻的存储器的无线通信装置700的特定实施例的框图，基于电阻的存储器具有对单端输出电压作出响应的放大器。系统700可实施于便携式电子装置中，且包括耦合到存储计算机可读指令(例如，软件766)的计算机可读媒体(例如，存储器732)的处理器710(例如，数字信号处理器(DSP))。存储器732为基于电阻的存储器，且包括对单端输出电压作出响应的放大器。在说明性实例中，存储器732包括对第一单端输出电压(例如，图1及5的第一单端输出电压120以及图2的d_out1 249)作出响应的一个或一个以上级联增益电路(例如，图1的第二放大器级130、图2的增益电路250，或图5的第一增益电路(第二放大器级)530及第二增益电路(第三放大器级550))。
显示器控制器726耦合到处理器710且耦合到显示装置728。编码器/解码器(编解码器)734也可耦合到处理器710。扬声器736及麦克风738可耦合到编解码器734。无线接口740可耦合到处理器710且耦合到无线天线742。
在特定实施例中，处理器710、显示器控制器726、存储器732、编解码器734及无线接口740包括于系统级封装或芯片上系统装置722中。在特定实施例中，输入装置730及电力供应器744耦合到芯片上系统装置722。此外，在特定实施例(如图7所说明)中，显示装置728、输入装置730、扬声器736、麦克风738、无线天线742及电力供应器744在芯片上系统装置722外部。然而，显示装置728、输入装置730、扬声器736、麦克风738、无线天线742及电力供应器744中的每一者可耦合到芯片上系统装置722的组件(例如，接口或控制器)。
可对前述所揭示装置及功能性(例如，图1、2、5或7的装置、图6的方法，或其任何组合)进行设计且将其配置成存储于计算机可读媒体上的计算机文件(例如，RTL、GDSII、GERBER，等等)。可将一些或所有这些文件提供到基于这些文件而制作装置的制作处置者。所得产品包括半导体晶片，接着将半导体晶片切割成半导体裸片且封装成半导体芯片。接着在电子装置中使用半导体芯片。图8描绘电子装置制造过程800的特定说明性实施例。
在制造过程800中(例如，在研究计算机806处)接收物理装置信息802。物理装置信息802可包括表示半导体装置(例如，图1、2、5或7的系统，或其任何组合)的至少一个物理性质的设计信息。举例来说，物理装置信息802可包括经由耦合到研究计算机806的用户接口804输入的物理参数、材料特性及结构信息。研究计算机806包括耦合到计算机可读媒体(例如，存储器810)的处理器808(例如，一个或一个以上处理核心)。存储器810可存储计算机可读指令，所述计算机可读指令可执行以致使处理器808变换物理装置信息802以符合文件格式且产生库文件812。
在特定实施例中，库文件812包括至少一个数据文件，所述至少一个数据文件包括经变换设计信息。举例来说，库文件812可包括半导体装置的库，所述半导体装置包括图1的感测电路100、图2的感测电路200、图5的感测电路500、图7的装置722或其任何组合，所述库经提供以供电子设计自动化(EDA)工具820使用。
可在设计计算机814处结合EDA工具820来使用库文件812，设计计算机814包括耦合到存储器818的处理器816(例如，一个或一个以上处理核心)。EDA工具820可作为处理器可执行指令存储于存储器818处，以使设计计算机814的用户能够设计库文件812的电路，所述电路使用图1的感测电路100、图2的感测电路200、图5的感测电路500、图7的装置722或其任何组合。举例来说，设计计算机814的用户可经由耦合到设计计算机814的用户接口824输入电路设计信息822。电路设计信息822可包括表示半导体装置(例如，图1的感测电路100、图2的感测电路200、图5的感测电路500、图7的装置722，或其任何组合)的至少一个物理性质的设计信息。为了说明，电路设计性质可包括特定电路的识别及与电路设计中的其它元件的关系、定位信息、特征大小信息、互连信息，或表示半导体装置的物理性质的其它信息。
设计计算机814可经配置以变换包括电路设计信息822的设计信息以符合文件格式。为了说明，文件格式可包括以分级格式表示平面几何形状、文本标签及关于电路布局的其它信息的数据库二进制文件格式，例如图形数据系统(GDSII)文件格式。设计计算机814可经配置以产生包括经变换设计信息的数据文件，例如包括描述图1的感测电路100、图2的感测电路200、图5的感测电路500、图7的装置722或其任何组合的信息以及其它电路或信息的GDSII文件826。为了说明，数据文件可包括对应于芯片上系统(SOC)的信息，所述SOC包括图1的感测电路100、图2的感测电路200、图5的感测电路500、图7的装置722或其任何组合，且还包括在SOC内的额外电子电路及组件。
可在制作过程828处接收GDSII文件826以根据GDSII文件826中的经变换信息而制造图1的感测电路100、图2的感测电路200、图5的感测电路500、图7的装置722或其任何组合。举例来说，装置制造过程可包括将GDSII文件826提供到掩模制造者830以产生被说明为代表性掩模832的一个或一个以上掩模(例如，待用于光刻处理的掩模)。可在制作过程期间使用掩模832以产生一个或一个以上晶片834，可测试所述一个或一个以上晶片834且将其分离成裸片(例如，代表性裸片836)。裸片836包括电路，所述电路包括图1的感测电路100、图2的感测电路200、图5的感测电路500、图7的装置722或其任何组合。
可将裸片836提供到封装过程838，在封装过程838处，将裸片836并入到代表性封装840中。举例来说，封装840可包括单一裸片836或多个裸片，例如系统级封装(SiP)布置。封装840可经配置以遵守一种或一种以上标准或规范，例如电子装置工程联合委员会(JEDEC)标准。
可将关于封装840的信息例如经由存储于计算机846处的组件库而散布到各个产品设计者。计算机846可包括耦合到存储器850的处理器848(例如，一个或一个以上处理核心)。印刷电路板(PCB)工具可作为处理器可执行指令存储于存储器850处，以处理经由用户接口844从计算机846的用户所接收的PCB设计信息842。PCB设计信息842可包括电路板上的封装半导体装置的物理定位信息，封装半导体装置对应于包括图1的感测电路100、图2的感测电路200、图5的感测电路500、图7的装置722或其任何组合的封装840。
计算机846可经配置以变换PCB设计信息842以产生数据文件，例如GERBER文件852，GERBER文件852具有包括电路板上的封装半导体装置的物理定位信息以及电连接(例如，迹线及通孔)的布局的数据，其中封装半导体装置对应于包括图1的感测电路100、图2的感测电路200、图5的感测电路500、图7的装置722或其任何组合的封装840。在其它实施例中，由经变换PCB设计信息产生的数据文件可具有除了GERBER格式以外的格式。
可在板组装过程854处接收GERBER文件852，且使用GERBER文件852以产生根据存储于GERBER文件852内的设计信息所制造的PCB，例如代表性PCB 856。举例来说，可将GERBER文件852上载到一个或一个以上机器以用于执行PCB生产过程的各种步骤。PCB 856可经填入有包括封装840的电子组件以形成代表性印刷电路组合件(PCA)858。
可在产品制造过程860处接收PCA 858且将PCA 858集成到一个或一个以上电子装置(例如，第一代表性电子装置862及第二代表性电子装置864)中。作为说明性非限制性实例，第一代表性电子装置862、第二代表性电子装置864或两者可选自机顶盒、音乐播放器、视频播放器、娱乐单元、导航装置、通信装置、个人数字助理(PDA)、固定位置数据单元及计算机的群组。作为另一说明性非限制性实例，电子装置862及864中的一者或一者以上可为例如移动电话等远程单元、手持式个人通信系统(PCS)单元、例如个人数据助理等便携式数据单元、具备全球定位系统(GPS)功能的装置、导航装置、例如仪表读取设备等固定位置数据单元，或存储或检索数据或计算机指令的任何其它装置，或其任何组合。尽管图7到8可说明根据本发明的教示的远程单元，但本发明不限于这些示范性所说明单元。本发明的实施例可合适地用于包括有源集成电路(其包括存储器及芯片上电路)的任何装置中。
因此，可制作、处理图1的感测电路100、图2的感测电路200、图5的感测电路500、图7的装置722或其任何组合，且将其并入到电子装置中，如在说明性过程800中所描述。可在各种处理阶段处包括关于图1的感测电路100、图2的感测电路200、图5的感测电路500、图7的装置722或其任何组合所揭示的实施例的一个或一个以上方面(例如，在库文件812、GDSII文件826及GERBER文件852内)，以及将其存储于研究计算机806的存储器810、设计计算机814的存储器818、计算机846的存储器850、在各种阶段处(例如，在板组装过程854处)所使用的一个或一个以上其它计算机或处理器(未图示)的存储器处，且还将其并入到一个或一个以上其它物理实施例(例如，掩模832、裸片836、封装840、PCA 858、例如原型电路或装置等其它产品(未图示)，或其任何组合)中。尽管描绘了从物理装置设计到最终产品的各种代表性生产阶段，但在其它实施例中，可使用较少阶段或可包括额外阶段。类似地，可由单一实体或由执行过程800的各种阶段的一个或一个以上实体执行过程800。
技术人员将进一步了解，结合本文中所揭示的实施例而描述的各种说明性逻辑块、配置、模块、电路及方法步骤可实施为电子硬件、由处理单元执行的计算机软件，或两者的组合。各种说明性组件、块、配置、模块、电路及步骤已在上文中大体上按照其功能性予以描述。将此功能性实施为硬件还是可由处理装置执行的可执行处理指令取决于特定应用及强加于整个系统的设计约束。熟练的技术人员可针对每一特定应用以变化的方式实施所描述的功能性，但这些实施方案决策不应被解释为引起脱离本发明的范围。
结合本文中所揭示的实施例而描述的方法或算法的步骤可直接以硬件、以由处理器执行的软件模块或以所述两者的组合来体现。软件模块可驻留于随机存取存储器(RAM)、磁阻式随机存取存储器(MRAM)、自旋力矩转移MRAM(STT-MRAM)、快闪存储器、只读存储器(ROM)、可编程只读存储器(PROM)、可擦除可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM)、寄存器、硬盘、可装卸式磁盘、压缩光盘只读存储器(CD-ROM)或此项技术中已知的任何其它形式的非暂时存储媒体中。示范性存储媒体耦合到处理器，使得处理器可从存储媒体读取信息且将信息写入到存储媒体。在替代方案中，存储媒体可与处理器成一体式。处理器及存储媒体可驻留于专用集成电路(ASIC)中。ASIC可驻留于计算装置或用户终端中。在替代方案中，处理器及存储媒体可作为离散组件驻留于计算装置或用户终端中。
提供所揭示实施例的先前描述以使所属领域的技术人员能够制造或使用所揭示的实施例。对这些实施例的各种修改对于所属领域的技术人员来说将是容易显而易见的，且可在不脱离本发明的范围的情况下将本文中所定义的原理应用于其它实施例。因此，本发明不希望限于本文中所展示的实施例，而是应被赋予与如由所附权利要求书定义的原理及新颖特征相一致的可能最广范围。

Claims (43)

1.一种存储器设备，其包含：
感测电路，其包含：
第一放大器级，其经配置以将通过存储器单元的第一电阻式存储器元件的第一电流转换成第一单端输出电压；及
第二放大器级，其经配置以放大所述第一放大器级的所述第一单端输出电压以产生第二单端输出电压，
其中所述第二放大器级包含响应于参考电压的晶体管。
2.根据权利要求1所述的设备，其中所述第一电阻式存储器元件表示存储于所述存储器单元中的数据值，且所述第二单端输出电压指示所述第一电阻式存储器元件的所述数据值。
3.根据权利要求2所述的设备，其中所述第一电阻式存储器元件表示存储于磁阻式随机存取存储器MRAM单元或自旋转移力矩MRAM STT-MRAM单元中的所述数据值。
4.根据权利要求1所述的设备，其中所述第二放大器级未经配置以执行差分放大。
5.根据权利要求1所述的设备，其中所述第二放大器级进一步包含耦合于电压供应器与接地之间的增益装置。
6.根据权利要求5所述的设备，其中所述增益装置包含第一n沟道金属氧化物半导体NMOS晶体管，所述第一NMOS晶体管包含对所述第一单端输出电压作出响应的栅极。
7.根据权利要求6所述的设备，其中所述第二单端输出电压为当启用读取线时在所述第一NMOS晶体管的漏极处所读取的电压。
8.根据权利要求7所述的设备，其中所述晶体管为p沟道金属氧化物半导体PMOS晶体管，其包含对所述参考电压作出响应的栅极、耦合到所述电压供应器的漏极及耦合到所述第一NMOS晶体管的所述漏极的源极；且其中所述增益装置进一步包含第二NMOS晶体管，其包含对所述读取线作出响应的栅极、耦合到所述第一NMOS晶体管的源极的漏极及耦合到所述接地的源极。
9.根据权利要求6所述的设备，其中响应于所述第一电阻式存储器元件具有第一电阻，所述第二单端输出电压大致上等于接地电压，且其中响应于所述第一电阻式存储器元件具有第二电阻，所述第二单端输出电压大致上等于供应电压。
10.根据权利要求6所述的设备，其中所述第一NMOS晶体管的所述栅极直接耦合到第一电阻负载，且其中对应于所述第一电流的初始值的所述第一单端输出电压的初始电压由所述第二放大器级放大。
11.根据权利要求1所述的设备，其进一步包含用以存储所述第二单端输出电压的锁存器。
12.根据权利要求1所述的设备，其中所述感测电路集成于至少一个半导体裸片中。
13.根据权利要求12所述的设备，其进一步包含选自由机顶盒、音乐播放器、视频播放器、娱乐单元、导航装置、通信装置、个人数字助理PDA、固定位置数据单元及计算机组成的群组的装置，所述感测电路集成到所述装置中。
14.一种存储器设备，其包含：
感测电路，其包含：
第一放大器级，其经配置以将通过存储器单元的第一电阻式存储器元件的第一电流转换成第一单端输出电压；及
第二放大器级，其经配置以放大所述第一放大器级的所述第一单端输出电压以产生第二单端输出电压，
其中所述第二放大器级具有在所述第二单端输出电压的高电压电平与所述第二单端输出电压的低电压电平之间的大约一半的平衡点。
15.根据权利要求14所述的设备，其中：
所述第二单端输出电压的数据低操作点处于当所述第一单端输出电压的第一值对应于存储于所述第一电阻式存储器元件处的第一数据值时供应到所述第二放大器级的接地电压；且
所述第二单端输出电压的数据高操作点处于当所述第一单端输出电压的第二值对应于存储于所述第一电阻式存储器元件处的第二数据值时供应到所述第二放大器级的供应电压。
16.根据权利要求14所述的设备，其进一步包含第三放大器级，所述第三放大器级经配置以接收所述第二单端输出电压且以产生第三单端输出电压，其中：
所述第三单端输出电压的数据低操作点处于当所述第一单端输出电压的第一值对应于存储于所述第一电阻式存储器元件处的第一数据值时供应到所述第三放大器级的接地电压；且
所述第三单端输出电压的数据高操作点处于当所述第一单端输出电压的第二值对应于存储于所述第一电阻式存储器元件处的第二数据值时供应到所述第三放大器级的供应电压。
17.根据权利要求16所述的设备，其中所述第二放大器级及所述第三放大器级中的每一者以大致上不多于一个栅极延迟的时间间隔产生输出。
18.一种存储器设备，其包含：
感测电路，其包含：
第一放大器级，其经配置以将通过存储器单元的第一电阻式存储器元件的第一电流转换成第一单端输出电压；及
第二放大器级，其经配置以放大所述第一放大器级的所述第一单端输出电压以产生第二单端输出电压，
其中所述第一电流的改变发起所述第二单端输出电压的平衡点的立即改变。
19.根据权利要求18所述的设备，其中：
所述第一单端输出电压的第一值对应于存储于所述第一电阻式存储器元件处的第一数据值；
所述第一单端输出电压的第二值对应于存储于所述第一电阻式存储器元件处的第二数据值；且
在差分小于随着过程按比例缩放而增加的差分放大电压偏移时，发起所述平衡点的所述立即改变的所述第一电流的所述改变启用所述第二放大器级的操作。
20.一种存储器设备，其包含：
感测电路，其包含：
第一放大器级，其经配置以将通过存储器单元的第一电阻式存储器元件的第一电流转换成第一单端输出电压；及
第二放大器级，其经配置以放大所述第一放大器级的所述第一单端输出电压以产生第二单端输出电压，
其中所述第一放大器级的操作电流为参考电阻对的平均电流，其中所述参考电阻对中的第一电阻元件经配置以表示低逻辑数据值，且所述参考电阻对中的第二电阻元件经配置以表示高逻辑数据值。
21.一种感测电路，其包含：
第一放大器装置，其用于基于传递通过电阻式存储器单元的第一电流而产生第一单端输出电压；及
第二放大器装置，其用于放大所述第一单端输出电压以产生第二单端输出电压，其中所述第二单端输出电压表示所述电阻式存储器单元的数据输出，
其中所述第二放大器装置包含响应于参考电压的晶体管。
22.根据权利要求21所述的感测电路，其中所述电阻式存储器单元包括磁阻式随机存取存储器MRAM单元，且其中所述第一电流表示存储于所述MRAM单元中的数据值。
23.根据权利要求21所述的感测电路，其中所述用于放大所述第一单端输出电压的第二放大器装置包含耦合于电压供应器与接地之间的增益装置。
24.根据权利要求23所述的感测电路，其中所述增益装置包括n沟道金属氧化物半导体NMOS晶体管，所述NMOS晶体管具有对所述第一单端输出电压作出响应的栅极。
25.根据权利要求24所述的感测电路，其中所述第二单端输出电压为当启用读取线时在所述NMOS晶体管的漏极处所读取的电压。
26.根据权利要求23所述的感测电路，其中响应于传递通过所述电阻式存储器单元的所述第一电流具有第一值，所述第二单端输出电压大致上等于接地电压，且其中响应于传递通过所述电阻式存储器单元的所述第一电流具有第二值，所述第二单端输出电压大致上等于供应电压。
27.根据权利要求21所述的感测电路，其进一步包含用以存储所述第二单端输出电压的装置。
28.根据权利要求21所述的感测电路，其进一步包含用于放大所述第二单端输出电压的装置。
29.一种感测数据值的方法，其包含：
放大对应于表示所存储数据值的通过电阻式存储器元件的电流的第一单端输出电压以产生第二单端输出电压，其中所述第二单端输出电压指示所述所存储数据值；及
基于参考电阻对的平均电流而偏置针对所述电流的p沟道金属氧化物半导体PMOS负载装置，其中所述参考电阻对中的第一电阻元件经配置以表示低逻辑数据值，且所述参考电阻对中的第二电阻元件经配置以表示高逻辑数据值。
30.根据权利要求29所述的方法，其中所述电流的初始改变发起所述第二单端输出电压的平衡点的立即改变。
31.根据权利要求29所述的方法，其中放大所述第一单端输出电压包含基于所述所存储数据值而将所述第一单端输出电压放大到接地电压或放大到供应电压。
32.根据权利要求31所述的方法，其中在包含具有对所述第一单端输出电压作出响应的栅极的n沟道金属氧化物半导体NMOS晶体管的放大器级处执行放大所述第一单端输出电压。
33.根据权利要求32所述的方法，其进一步包含当启用读取线时在所述NMOS晶体管的漏极处读取所述第二单端输出电压。
34.根据权利要求33所述的方法，其进一步包含响应于所述电阻式存储器元件具有第一电阻而在大致上等于所述接地电压的第一电压电平下呈现所述第二单端输出电压，以及响应于所述电阻式存储器元件具有第二电阻而在大致上等于所述供应电压的第二电压电平下呈现所述第二单端输出电压。
35.根据权利要求29所述的方法，其中所述电阻式存储器元件表示磁阻式随机存取存储器MRAM或自旋转移力矩MRAM STT-MRAM的单元中的所述所存储数据值。
36.根据权利要求29所述的方法，其进一步包含锁存所述第二单端输出电压。
37.根据权利要求29所述的方法，其进一步包含放大所述第二单端输出电压。
38.根据权利要求37所述的方法，其中在集成到电子装置中的存储器感测电路处执行所述第一单端输出电压的所述放大。
39.一种感测数据值的方法，其包含：
第一步骤，其用于将第一电阻负载施加到电流以产生第一单端输出电压，其中所述第一单端输出电压表示在电阻式存储器元件处的所存储数据值；及
第二步骤，其用于放大所述第一单端输出电压以产生第二单端输出电压，其中所述第二单端输出电压指示所述所存储数据值，且其中所述第二单端输出电压至少部分地基于参考电压产生。
40.根据权利要求39所述的方法，其中在集成到电子装置中的放大器电路处执行所述第一步骤及所述第二步骤。
41.一种感测数据值的方法，其包含：
接收包括对应于半导体装置的设计信息的数据文件；及
根据所述设计信息来制作所述半导体装置，其中所述半导体装置包含：
数据单元，其包括基于电阻的存储器元件；
第一放大器级，其耦合到所述数据单元，其中所述第一放大器级将通过所述基于电阻的存储器元件的电流转换成第一单端输出电压；及
第二放大器级，其放大所述第一放大器级的所述第一单端输出电压以产生第二单端输出电压。
42.根据权利要求41所述的方法，其中所述数据文件具有GDSII格式。
43.根据权利要求41所述的方法，其中所述数据文件包括GERBER格式。
CN201180026444.7A 2010-06-01 2011-05-31 用于电阻式存储器的高速感测 Active CN102918596B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/791,284 2010-06-01
US12/791,284 US8254195B2 (en) 2010-06-01 2010-06-01 High-speed sensing for resistive memories
PCT/US2011/038599 WO2011153159A1 (en) 2010-06-01 2011-05-31 High-speed sensing for resistive memories

Publications (2)

Publication Number Publication Date
CN102918596A CN102918596A (zh) 2013-02-06
CN102918596B true CN102918596B (zh) 2015-09-16

Family

ID=44509793

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201180026444.7A Active CN102918596B (zh) 2010-06-01 2011-05-31 用于电阻式存储器的高速感测

Country Status (7)

Country Link
US (1) US8254195B2 (zh)
EP (1) EP2577665B1 (zh)
JP (1) JP5493053B2 (zh)
KR (1) KR101464604B1 (zh)
CN (1) CN102918596B (zh)
TW (1) TW201205575A (zh)
WO (1) WO2011153159A1 (zh)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9202562B2 (en) 2012-04-18 2015-12-01 Advanced Integrated Memory Inc. Method to reduce read error rate for semiconductor resistive memory
US8779824B2 (en) 2012-12-17 2014-07-15 Qualcomm Incorporated Clock distribution using MTJ sensing
KR102153559B1 (ko) * 2013-08-02 2020-09-08 삼성전자주식회사 수직 자기터널접합을 구비하는 자기 기억 소자
US9165630B2 (en) * 2013-08-30 2015-10-20 Qualcomm Incorporated Offset canceling dual stage sensing circuit
US9336873B2 (en) * 2013-12-02 2016-05-10 Intel Corporation Apparatus for time domain offset cancellation to improve sensing margin resistive memories
US9165649B2 (en) * 2013-12-20 2015-10-20 Sandisk Technologies Inc. Systems and methods of shaping data
US9679614B1 (en) * 2015-11-25 2017-06-13 Micron Technology, Inc. Semiconductor device with single ended main I/O line
KR20170090293A (ko) 2016-01-28 2017-08-07 삼성전자주식회사 분리 소스라인 구조를 갖는 메모리 장치
KR20180044582A (ko) * 2016-10-24 2018-05-03 에스케이하이닉스 주식회사 전자 장치
US10319423B2 (en) * 2016-11-28 2019-06-11 Taiwan Semiconductor Manufacturing Company Limited Memory device with a low-current reference circuit
KR102532204B1 (ko) * 2017-09-15 2023-05-16 삼성전자 주식회사 레퍼런스 셀을 포함하는 저항성 메모리 장치 및 그것의 동작 방법
US10510393B2 (en) 2017-09-15 2019-12-17 Samsung Electronics Co., Ltd Resistive memory device including reference cell and operating method thereof
US10224088B1 (en) * 2018-02-12 2019-03-05 Nxp Usa, Inc. Memory with a global reference circuit
US10854259B2 (en) * 2018-06-29 2020-12-01 Taiwan Semiconductor Manufacturing Co., Ltd. Asynchronous read circuit using delay sensing in magnetoresistive random access memory (MRAM)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1460637A1 (en) * 2003-03-10 2004-09-22 Sharp Kabushiki Kaisha Temperature compensated resistive RAM (RRAM) circuit
US7242174B1 (en) * 2005-12-30 2007-07-10 Industrial Technology Research Institute Digital sensing circuit
CN101231884A (zh) * 2007-01-05 2008-07-30 旺宏电子股份有限公司 用于多阶相变化存储器的电流顺从感测架构

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4763026A (en) 1987-04-09 1988-08-09 National Semiconductor Corporation Sense amplifier for single-ended data sensing
US4918341A (en) * 1988-09-23 1990-04-17 Actel Corporaton High speed static single-ended sense amplifier
US5006817A (en) 1989-10-13 1991-04-09 Sierra Semiconductor Rail-to-rail CMOS operational amplifier
US5825212A (en) 1996-08-15 1998-10-20 Lsi Logic Corporation High speed single ended bit line sense amplifier
DE19914488C1 (de) * 1999-03-30 2000-05-31 Siemens Ag Vorrichtung zur Bewertung der Zellenwiderstände in einem magnetoresistiven Speicher
US6191989B1 (en) * 2000-03-07 2001-02-20 International Business Machines Corporation Current sensing amplifier
US6219291B1 (en) * 2000-05-01 2001-04-17 Advanced Technology Materials, Inc. Reduction of data dependent power supply noise when sensing the state of a memory cell
JP2002230989A (ja) * 2001-01-31 2002-08-16 Mitsubishi Electric Corp 不揮発性半導体記憶装置
JP2003016777A (ja) * 2001-06-28 2003-01-17 Mitsubishi Electric Corp 薄膜磁性体記憶装置
US6717474B2 (en) * 2002-01-28 2004-04-06 Integrated Programmable Communications, Inc. High-speed differential to single-ended converter
JP4088954B2 (ja) * 2002-03-04 2008-05-21 日本電気株式会社 半導体記憶装置の読み出し回路
US6608787B1 (en) * 2002-04-11 2003-08-19 Atmel Corporation Single-ended current sense amplifier
US6600690B1 (en) * 2002-06-28 2003-07-29 Motorola, Inc. Sense amplifier for a memory having at least two distinct resistance states
JP3821066B2 (ja) * 2002-07-04 2006-09-13 日本電気株式会社 磁気ランダムアクセスメモリ
JP4144331B2 (ja) * 2002-11-11 2008-09-03 ソニー株式会社 磁気メモリ、情報記録回路及び情報読出回路
US6836443B2 (en) 2003-01-14 2004-12-28 Tower Semiconductor Ltd. Apparatus and method of high speed current sensing for low voltage operation
US7100134B2 (en) * 2003-08-18 2006-08-29 Aprio Technologies, Inc. Method and platform for integrated physical verifications and manufacturing enhancements
DE602005009411D1 (de) * 2004-01-29 2008-10-16 Sharp Kk Halbleiterspeichervorrichtung
US7130235B2 (en) 2004-09-03 2006-10-31 Hewlett-Packard Development Company, L.P. Method and apparatus for a sense amplifier
US7038959B2 (en) * 2004-09-17 2006-05-02 Freescale Semiconductor, Inc. MRAM sense amplifier having a precharge circuit and method for sensing
DE102004056911B4 (de) * 2004-11-25 2010-06-02 Qimonda Ag Speicherschaltung sowie Verfahren zum Auslesen eines Speicherdatums aus einer solchen Speicherschaltung
US7236391B2 (en) * 2005-04-22 2007-06-26 Taiwan Semiconductor Manufacturing Company, Ltd. Magnetic random access memory device
JP4896830B2 (ja) * 2007-07-03 2012-03-14 株式会社東芝 磁気ランダムアクセスメモリ
US7642815B2 (en) * 2007-09-14 2010-01-05 Atmel Corporation Sense amplifier
KR101050699B1 (ko) * 2008-04-04 2011-07-20 엘피다 메모리 가부시키가이샤 반도체 메모리 디바이스
US8161430B2 (en) * 2008-04-22 2012-04-17 Qualcomm Incorporated System and method of resistance based memory circuit parameter adjustment
JP5085405B2 (ja) * 2008-04-25 2012-11-28 株式会社東芝 不揮発性半導体記憶装置
US7813166B2 (en) * 2008-06-30 2010-10-12 Qualcomm Incorporated Controlled value reference signal of resistance based memory circuit
US8228714B2 (en) * 2008-09-09 2012-07-24 Qualcomm Incorporated Memory device for resistance-based memory applications

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1460637A1 (en) * 2003-03-10 2004-09-22 Sharp Kabushiki Kaisha Temperature compensated resistive RAM (RRAM) circuit
US7242174B1 (en) * 2005-12-30 2007-07-10 Industrial Technology Research Institute Digital sensing circuit
CN101231884A (zh) * 2007-01-05 2008-07-30 旺宏电子股份有限公司 用于多阶相变化存储器的电流顺从感测架构

Also Published As

Publication number Publication date
EP2577665B1 (en) 2017-05-10
EP2577665A1 (en) 2013-04-10
TW201205575A (en) 2012-02-01
WO2011153159A1 (en) 2011-12-08
US20110291761A1 (en) 2011-12-01
JP5493053B2 (ja) 2014-05-14
KR101464604B1 (ko) 2014-11-24
CN102918596A (zh) 2013-02-06
US8254195B2 (en) 2012-08-28
KR20130032332A (ko) 2013-04-01
JP2013531330A (ja) 2013-08-01

Similar Documents

Publication Publication Date Title
CN102918596B (zh) 用于电阻式存储器的高速感测
CN102804275B (zh) 具有电流镜射的差分读出放大器以及参考存储器单元
US9140747B2 (en) Sense amplifier offset voltage reduction
CN103124998B (zh) 具有双二极管存取装置的基于电阻的存储器
US8446753B2 (en) Reference cell write operations at a memory
CN105264607A (zh) 使用参考单元和共同感测路径来读取存储器单元
US10008537B2 (en) Complementary magnetic tunnel junction (MTJ) bit cell with shared bit line
CN102714053B (zh) 控制施加到磁性隧道结的电流的方向的系统和方法
US20130028010A1 (en) Fast MTJ Switching Write Circuit For MRAM Array
JP6199286B2 (ja) 検知回路
CN105518788A (zh) 用于提供参考单元的系统和方法
EP2727111B1 (en) Sensing circuit

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant