JP2002230989A - 不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置

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JP2002230989A
JP2002230989A JP2001023188A JP2001023188A JP2002230989A JP 2002230989 A JP2002230989 A JP 2002230989A JP 2001023188 A JP2001023188 A JP 2001023188A JP 2001023188 A JP2001023188 A JP 2001023188A JP 2002230989 A JP2002230989 A JP 2002230989A
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semiconductor memory
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Isao Nojiri
勲 野尻
Atsushi Oba
敦 大庭
Yoshihide Kai
芳英 甲斐
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Abstract

(57)【要約】 【課題】 高感度のセンスアンプ構成を有する不揮発性
半導体記憶装置を提供する。 【解決手段】 本発明の不揮発性半導体記憶装置では、
アレイセル側の検出電流を電圧に変換するＮＭＯＳダイ
オードＮ５と並列に定電流回路Ｃ０を配置し、リファレ
ンスセル側の検出電流を電圧に変換するＮＭＯＳダイオ
ードＮ６と並列に定電流回路Ｃ１を配置する。定電流回
路Ｃ０，Ｃ１により、オフセット電流Ｉｃｏｍを流す。
差動アンプ２の２つの入力電圧の差が広がる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、不揮発性半導体
記憶装置に関し、より特定的には不揮発性メモリセルの
データ読出のための構成に関するものである。
【０００２】
【従来の技術】従来の不揮発性半導体記憶装置では、基
本的に差動アンプを用いてデータの読出を行う。
【０００３】ここで、従来の不揮発性半導体記憶装置に
おけるデータ読出のためのセンスアンプ構成について、
図１２を用いて説明する。読出対象とするメモリセルを
アレイセル６ａ、アレイセル６ａのデータを検出するた
めに用いるリファレンスセルをリファレンスセル６ｂと
記す。
【０００４】アレイセル６ａは、Ｙゲート（ＮＭＯＳト
ランジスタ）４ａ，５ａを介して電流検出部３ａに接続
され、リファレンスセル６ｂは、Ｙゲート（ＮＭＯＳト
ランジスタ）４ｂ，５ｂを介して電流検出部３ａに接続
される。
【０００５】電流検出部３ａ、Ｙゲート４ａ，５ａおよ
びアレイセル６ａを含めてプリセンスアンプ部１ａと記
す。電流検出部３ｂ、Ｙゲート４ｂ，５ｂおよびリファ
レンスセル６ｂを含めてプリセンスアンプ部１ｂと記
す。
【０００６】電流検出部３ａは、ＰＭＯＳトランジスタ
Ｐ１およびＰ２ならびにＮＭＯＳトランジスタＮ１およ
びＮ２を含む。トランジスタＰ２とＮ２とは、電源電圧
Ｖｃｃを受ける電源ノードと接地電圧を受けるノードＧ
ＮＤとの間に直列に接続される。トランジスタＰ２のゲ
ートは、活性／非活性を制御するイネーブル信号Ｅを受
け、トランジスタＮ２のゲートはノードＺ１と接続され
る。
【０００７】トランジスタＰ１とＮ１とは、電源ノード
とノードＺ１との間に直列に接続され、トランジスタＮ
１のゲートは、トランジスタＰ２とＮ２との接続ノード
と接続される。
【０００８】アレイセル６ａのゲートを駆動するワード
線ＶＷＬを活性化し、Ｙゲート４ａ，５ａをオンするこ
とにより、アレイセル６ａのドレインが電流検出部３ａ
に接続される（アレイセル６ａの選択）。
【０００９】電流検出部３ｂは、ＰＭＯＳトランジスタ
Ｐ３およびＰ４ならびにＮＭＯＳトランジスタＮ３およ
びＮ４を含む。トランジスタＰ４とＮ４とは、電源電圧
を受ける電源ノードとノードＧＮＤとの間に直列に接続
される。トランジスタＰ４のゲートはイネーブル信号Ｅ
を受け、トランジスタＮ４のゲートはノードＺ３と接続
される。
【００１０】トランジスタＰ３とＮ３とは、電源ノード
とノードＺ３との間に直列に接続され、トランジスタＮ
３のゲートは、トランジスタＰ４とＮ４との接続ノード
と接続される。
【００１１】リファレンスセル６ｂのゲートを駆動する
ワード線ＶＷＬを活性化し、Ｙゲート４ｂ，５ｂをオン
することにより、リファレンスセル６ｂのドレインが電
流検出部３ｂに接続される。
【００１２】なお、２段のＮＭＯＳトランジスタからな
るＹゲートを記したが、段数や構成要素はこれに限定さ
れない。
【００１３】電流検出部３ａにより検出されたアレイセ
ル６ａの電流は、トランジスタＰ１とカレントミラー７
ａを構成するように接続されるＰＭＯＳトランジスタＰ
５を介して、ＮＭＯＳダイオードＮ５に伝えられる。ト
ランジスタＰ１およびＰ５のゲートが受ける信号をＺ２
およびゲートが接続されるノードをＺ２と記す。記号Ｉ
ｃｅｌｌは、トランジスタＰ５を介して流れる検出電流
を表している。
【００１４】電流検出部３ｂにより検出されたリファレ
ンスセル６ｂの電流は、トランジスタＰ３とカレントミ
ラー７ｂを構成するように接続されるＰＭＯＳトランジ
スタＰ６を介して、ＮＭＯＳダイオードＮ６に伝えられ
る。トランジスタＰ３およびＰ６のゲートが受ける信号
をＺ４およびゲートが接続されるノードをＺ４と記す。
記号Ｉｒｅｆは、トランジスタＰ６を介して流れる検出
電流を表している。
【００１５】トランジスタＰ５は、差動アンプ２の第１
の入力ノードＡにおいてＮＭＯＳダイオードＮ５と、ト
ランジスタＰ６は、差動アンプ２の第２のノードＢにお
いてＮＭＯＳダイオードＮ６と接続される。
【００１６】電流Ｉｃｅｌｌは、電流電圧変換素子であ
るＮＭＯＳダイオードＮ５により電圧Ｖｃｅｌｌ０に変
換される。電流Ｉｒｅｆは、電流電圧変換素子であるＮ
ＭＯＳダイオードＮ６により電圧Ｖｒｅｆ０に変換され
る。
【００１７】なお、電流検出部から電流電圧変換部まで
の回路は、アレイセルとリファレンスセルとで同等の素
子が用いられる。
【００１８】差動アンプ２は、ＰＭＯＳトランジスタＰ
１１，Ｐ１２，Ｐ１３およびＮＭＯＳトランジスタＮ１
１、Ｎ１２，Ｎ１３を含む。トランジスタＰ１１とＮ１
１とは、電源ノードとノードＺ５との間に直列に接続さ
れ、トランジスタＮ１１のゲートは、ノードＡと接続さ
れる。トランジスタＰ１２とＮ１２とは、電源ノードと
ノードＺ５との間に直列に接続され、トランジスタＮ１
２のゲートは、ノードＢと接続される。
【００１９】トランジスタＮ１３は、ノードＺ５とノー
ドＧＮＤとの間に接続され、ゲートに制御信号ＩＲＥＦ
を受ける。トランジスタＰ１３は、トランジスタＰ１１
とＮ１１との接続ノードと、トランジスタＰ１２とＮ１
２との接続ノードとの間に接続され、ゲートに制御信号
ＩＲＥＦ２を受ける。
【００２０】差動アンプ２は、ノードＡとノードＢとの
微小な電圧差（電圧Ｖｃｅｌｌ０と電圧Ｖｒｅｆ０との
差）を検出して、検出結果をトランジスタＰ１２とＮ１
２との接続ノードＯＵＴから出力する。図示しない出力
回路は、差動アンプ２の出力を論理レベルの信号に変換
して出力する。
【００２１】
【発明が解決しようとする課題】ところで、従来のセン
スアンプ回路では、検出された電流を最終的に電圧とし
て変換するため電圧変換部分にダイオードを使用してい
る。したがって、アレイセルとリファレンスセルとから
得られる電圧差はそれほど大きくはならない。このた
め、差動アンプ２を用いてこの微小電圧における差を検
出している。
【００２２】しかしながら、しきい値の状態により１つ
のメモリセルに複数の情報を記憶させることができる多
値セル（マルチレベルセル）を用いた場合、検出すべき
電流値がさらに小さくなる。このため、従来のセンスア
ンプ回路では、十分に電圧差を検出することができな
い。
【００２３】これに対し、検出感度を向上させるため、
差動アンプを２段に接続するなどしてゲインを確保する
手法がある。しかしながら、差動アンプを増やすと、差
動アンプ２段の動作速度により遅延時間が増加し、回路
の増加による消費電流の増大してしまう。
【００２４】そこで本発明は、かかる問題を解決するた
めなされたものであり、その目的は、簡単な回路構成で
高精度にデータを読出すことができる半導体記憶装置を
提供することである。
【００２５】
【課題を解決するための手段】この発明のある局面によ
る不揮発性半導体記憶装置は、不揮発性のメモリセル
と、メモリセルの記憶データを判別するためのリファレ
ンスセルと、第１入力ノードの電圧と第２入力ノードの
電圧との差を検出する差動アンプと、第１入力ノードに
接続され、メモリセルからの第１読出電流を電圧に変換
するための第１電流電圧変換素子と、第２入力ノードに
接続され、リファレンスセルからの第２読出電流を電圧
に変換するための第２電流電圧変換素子と、第１および
第２読出電流の電流値を調整することにより、差動アン
プの検出感度を調整するゲイン調整回路とを備える。
【００２６】好ましくは、第１および第２電流電圧変換
素子のそれぞれは、ダイオード素子を含み、ゲイン調整
回路は、第１および第２入力ノードにオフセット電流を
流すための定電流回路を含む。
【００２７】特に、定電流回路は、第１入力ノードに接
続される第１定電流回路と、第２入力ノードに接続され
る第２定電流回路とを含む。第１および第２定電流回路
は、実質的に同一の電流を流がす。
【００２８】好ましくは、ゲイン調整回路は、第２読出
電流に基づき、第２読出電流よりも低い値の電流を生成
し、生成した電流を電圧に変換する駆動回路と、第１入
力ノードに接続され、駆動回路により得られる電圧に基
づき第１オフセット電流を流す第１素子と、第２入力ノ
ードに接続され、駆動回路により得られる電圧に基づき
第２オフセット電流を流す第２素子とを含む。第１およ
び前記第２オフセット電流は、実質的に同じ電流値であ
る。
【００２９】好ましくは、ゲイン調整回路は、第２読出
電流に基づき、第２読出電流よりも低い値の電流を生成
し、生成した電流を電圧に変換する駆動回路と、第１入
力ノードに接続され、第２読出電流より低い電流を第２
電流電圧変換素子に供給する第１素子と、第２入力ノー
ドに接続され、駆動回路により得られる電圧に基づきオ
フセット電流を流す第２素子とを含む。
【００３０】好ましくは、第１および第２電流電圧変換
素子のそれぞれは、抵抗素子を含み、ゲイン調整回路
は、第１および第２入力ノードにオフセット電流を流す
ための定電流回路を含む。
【００３１】この発明のさらなる局面による不揮発性半
導体記憶装置は、ｎ個（ｎは３以上の整数）の記憶状態
を取り得る不揮発性のメモリセルと、ｎ個の記憶状態を
判別するためのｋ個（ｋは２以上の整数）のリファレン
スセルと、各々が、メモリセルの第１読出電流を電圧に
変換するｋ個の第１電流電圧変換素子と、ｋ個のリファ
レンスセルからのｋ個の第２読出電流を電圧に変換する
ｋ個の第２電流電圧変換素子と、第１電流電圧変換素子
の出力と、ｋ個の第２電流電圧変換素子のそれぞれの出
力との差を検出するｋ個の差動アンプと、ｋ個の第２読
出電流および第１読出電流の電流値を調整することによ
り、ｋ個の差動アンプのそれぞれの検出感度を調整する
ゲイン調整回路とを備える。
【００３２】好ましくは、第１電流電圧変換素子および
ｋ個の第２電流電圧変換素子のそれぞれは、ダイオード
素子を含み、ゲイン調整回路は、第１電流電圧変換素
子、および少なくとも１つのｋ個の第２電流電圧変換素
子の入力電流を下げるための定電流回路を含む。
【００３３】好ましくは、ゲイン調整回路は、第１電流
電圧変換素子およびｋ個の第２電流電圧変換素子のそれ
ぞれへの入力電流を、ｋ個の差動アンプのそれぞれの検
出感度に応じて変化させる定電流回路を含む。定電流回
路により、ｋ個の第２電流電圧変換素子のそれぞれへの
入力電流は実質的に同一になる。
【００３４】好ましくは、定電流回路は、ｋ個の第２読
出電流のうちｊ個（前記ｊは、１以上（ｋ−１）以下の
整数）の第２読出電流を用いて、（ｋ−ｊ）個のオフセ
ット電流を発生する回路を含み、（ｋ−ｊ）個のオフセ
ット電流により、（ｋ−ｊ）個の第２電流電圧変換素子
への入力電流を下げる。
【００３５】好ましくは、第１電流電圧変換素子および
ｋ個の第２電流電圧変換素子のそれぞれは、抵抗素子を
含み、ゲイン調整回路は、第１電流電圧変換素子、およ
び少なくとも１つのｋ個の第２電流電圧変換素子の入力
電流を下げるための定電流回路を含む。
【００３６】
【発明の実施の形態】以下、本発明の実施の形態による
不揮発性半導体記憶装置について図を用いて説明する。
以下において同一または相当部分には同一記号を付しそ
の説明を省略する。
【００３７】［第１の実施の形態］第１の実施の形態に
よる不揮発性半導体記憶装置について、図１を用いて説
明する。第１の実施の形態による不揮発性半導体記憶装
置は、検出感度が高いセンスアンプ回路を備える。
【００３８】図１を参照して、読出対象とするメモリセ
ル（アレイセル６ａ）は、Ｙゲートを介して電流検出部
に接続される。記号１ａは、上記したように、電流検出
部３ａ、Ｙゲート４ａ，５ａおよびアレイセル６ａを含
むプリセンスアンプ部を表している。
【００３９】同様に、アレイセル６ａのデータを検出す
るために用いるリファレンスセル（リファレンスセル６
ｂ）は、Ｙゲートを介して電流検出部に接続される。記
号１ｂは、上記したように、電流検出部３ｂ、Ｙゲート
４ｂ，５ｂおよびリファレンスセル６ｂを含むプリセン
スアンプ部を表している。
【００４０】プリセンスアンプ部１ａで検出された電流
は、カレントミラー７ａ（トランジスタＰ１，Ｐ５を含
む）を介して、差動アンプ２の第１の入力ノードＡに接
続されるＮＭＯＳダイオードＮ５と定電流回路Ｃ０とに
伝えられる。
【００４１】プリセンスアンプ部１ｂで検出された電流
は、カレントミラー７ｂ（トランジスタＰ３，Ｐ６を含
む）を介して、差動アンプ２の第２の入力ノードＢに接
続されるＮＭＯＳダイオードＮ６と定電流回路Ｃ１とに
伝えられる。定電流回路Ｃ０およびＣ１のそれぞれは、
一定の電流Ｉｃｏｍを流す。
【００４２】差動アンプ２は、ノードＡの電圧Ｖｃｅｌ
ｌとノードＢの電圧Ｖｒｅｆとの差を検出し、検出した
結果をノードＯＵＴから出力する。
【００４３】ＮＭＯＳダイオードＮ５，Ｎ６の電圧−電
流特性（Ｉ−Ｖ特性）について、図２を用いて説明す
る。なお、図２は、トランジスタの飽和領域の特性を示
している。Ｉ−Ｖ特性は、ほぼ２次曲線を描く。
【００４４】従来の構成の場合、検出電流Ｉｒｅｆおよ
びＩｃｅｌｌはともに比較的大きい。したがって、電流
差は僅かなのに対し、ＮＭＯＳダイオードＮ５，Ｎ６に
より得られる電圧Ｖｃｅｌｌ０，Ｖｒｅｆ０の差｜Ｖｒ
ｅｆ０−Ｖｃｅｌｌ０｜は小さい。
【００４５】一方、第１の実施の形態による構成の場
合、定電流回路Ｃ０およびＣ１により、リファレンス側
およびアレイセル側に同一のオフセット電流Ｉｃｏｍを
流している。このため、ＮＭＯＳダイオードＮ５，Ｎ６
を流れる電流量がオフセット電流だけ少なくなる。ＮＭ
ＯＳダイオードを流れる電流をＩｃｅｌｌｏｆｆ、Ｉｒ
ｅｆｏｆｆとすると、｜Ｉｃｅｌｌ−Ｉｒｅｆ｜＞｜Ｉ
ｃｅｌｌｏｆｆ−Ｉｒｅｆｏｆｆ｜が成立する。
【００４６】これにより、｜Ｖｒｅｆ０−Ｖｃｅｌｌ０
｜＜｜Ｖｒｅｆ−Ｖｃｅｌｌ｜が成立する。したがっ
て、第１の実施の形態における構成によれば、僅かな電
流の変化を大きな電圧の変化に変換することができるの
で、高い検出感度を実現することができる。
【００４７】なお、本構成を有する不揮発性半導体記憶
装置１０００の全体構成例について、図１１を用いて説
明する。不揮発性半導体記憶装置１０００は、図１１に
示すように、行列状に配置される複数のメモリセルｍ、
行方向に配置されるワード線ＷＬ０，ＷＬ１，ＷＬ２，
…および列方向に配置されるビット線ＢＬ０，ＢＬ１，
ＢＬ２，…を含むメモリセルアレイＭＡ、アドレスピン
ＡＤＤから外部アドレス信号を受けるアドレスバッファ
１００、制御ピン（ＣＥ♯、ＯＥ♯、ＷＥ♯）から外部
制御信号を受けて内部制御信号を出力する制御回路１０
２、アドレスバッファ１００の出力する内部ロウアドレ
スをデコードしてメモリセルアレイＭＡの行を選択する
行デコーダ１０４、アドレスバッファ１００の出力する
内部コラムアドレスをデコードしてメモリセルアレイＭ
Ａの列を選択するための列デコーダ１０６、ならびにビ
ット線に対応して設けられ列デコーダ１０６の出力によ
りオンするＹゲートＹＧを含む。
【００４８】不揮発性半導体記憶装置１０００はさら
に、データ入出力ピンＤＱからデータを受け、またはメ
モリセルアレイＭＡから読出したデータをデータ入出力
ピンＤＱに出力するための入出力回路１０８、リファレ
ンスセルｒ、リファレンスセルｒのビット線ＢＬと接続
されるＹゲートＹＧＲ、リファレンスセルｒの行（ＷＬ
Ｒ）およびＹゲートＹＧＲを選択するための制御回路１
１０、およびメモリセルからの読出電流とリファレンス
セルの読出電流との差を検出するセンスアンプ１１２を
含む。上記した電流検出部、ＮＭＯＳダイオード、定電
流回路および差動アンプは、センスアンプ１１２に含ま
れる。
【００４９】［第２の実施の形態］第２の実施の形態で
は、第１の実施の形態における定電流回路の具体的構成
の一例について説明する。図３を参照して、ＰＭＯＳト
ランジスタＰ２０およびＮＭＯＳダイオードＮ２０を含
む駆動回路１３、ならびにＮＭＯＳトランジスタＮ１
８，Ｎ１９は、定電流回路Ｃ０およびＣ１を構成する。
【００５０】トランジスタＰ２０は、電源電圧を受ける
ノードとノードＺ６との間に接続される。トランジスタ
Ｐ２０のゲートは、カレントミラー７ａの構成要素であ
るトランジスタＰ６のゲートと同じく信号Ｚ２を受け
る。ＮＭＯＳダイオードＮ２０は、ノードＺ６とノード
ＧＮＤとの間に接続される。
【００５１】トランジスタＮ１８は、ノードＡとノード
ＧＮＤとの間に接続され、ゲートはノードＺ６の電圧信
号Ｖｃｏｍを受ける。トランジスタＮ１９は、ノードＢ
とノードＧＮＤとの間に接続され、ゲートにノードＺ６
の電圧信号Ｖｃｏｍを受ける。
【００５２】リファレンス側のプリセンスアンプ部１ｂ
に含まれるトランジスタＰ３は、トランジスタＰ６との
間でカレントミラーを構成するとともに、トランジスタ
Ｐ２０との間でもカレントミラーを構成する。ＰＭＯＳ
トランジスタのサイズ比を変えて、トランジスタＰ２０
に流れる電流Ｉｒｅｆ×ａを検出電流Ｉｒｅｆより小さ
くする（Ｉｒｅｆ×ａ＜Ｉｒｅｆ：０＜ａ＜１）。
【００５３】トランジスタＰ２０によって得られる電流
Ｉｒｅｆ×ａは、ＮＭＯＳダイオードＮ２０により電圧
Ｖｃｏｍに変換される。電圧Ｖｃｏｍは、定電流を流す
ためのＮＭＯＳトランジスタＮ１８，Ｎ１９のゲートに
与えられる。ＮＭＯＳダイオードＮ２０とトランジスタ
Ｎ１８，Ｎ１９とのサイズは実質的に同一とし、トラン
ジスタＮ１８，Ｎ１９により、オフセット電流Ｉｒｅｆ
×ａを流す。
【００５４】第２の実施の形態によれば、リファレンス
側で検出された電流そのものを用いてオフセット電流を
発生させるため、回路構成が容易になる。
【００５５】［第３の実施の形態］第３の実施の形態に
おいては、第２の実施の形態の変形例を示す。第２の実
施の形態では、オフセット電流Ｉｒｅｆ×ａを流すため
の構成を示したが、第３の実施の形態では、カレントミ
ラーを構成するＰＭＯＳトランジスタのサイズ比を変更
することにより、差動アンプの１の入力ノードに電流Ｉ
ｒｅｆ×（１−ａ）を流す。
【００５６】図４を参照して、トランジスタＰ６に代わ
りＰＭＯＳトランジスタＰ６´を配置する。トランジス
タＰ６´は、プリセンスアンプ部１ｂにおけるトランジ
スタＰ３とともにカレントミラー７ｃを構成する。トラ
ンジスタＰ６´は、電源ノードとノードＢとの間に接続
され、ゲートに信号Ｚ４を受ける。
【００５７】トランジスタＰ３とＰ６´とのサイズ比に
より、ノードＢに電流Ｉｒｅｆ×（１−ａ）を流がす。
ノードＢには、電流電圧変換素子であるＮＭＯＳダイオ
ードＮ６を接続する。これにより、差動アンプ２の入力
ノードＢに供給される電圧が従来より低くなる。
【００５８】アレイセル側のプリセンスアンプ部１ａに
対しては、ＰＭＯＳトランジスタＰ２０およびＮＭＯＳ
ダイオードＮ２０を含む駆動回路１３、ならびにＮＭＯ
ＳトランジスタＮ１８を配置する。これらの接続関係
は、上述したとおりである。
【００５９】トランジスタＰ３とＰ２０とは、カレント
ミラーを構成する。トランジスタＰ２０により、ノード
Ｚ６に電流Ｉｒｅｆ×ａを流し、ＮＭＯＳダイオードＮ
２０により、電流Ｉｒｅｆ×ａを電圧Ｖｃｏｍに変換す
る。
【００６０】ゲートがトランジスタＰ２０とＮＭＯＳダ
イオードＮ２０との接続ノードＺ６に接続されるトラン
ジスタＮ１８により、オフセット電流Ｉｒｅｆ×ａを流
す。
【００６１】これにより、差動アンプの入力ノードＡに
供給される電圧が、従来の構成より低くなる。したがっ
て、第３の実施の形態による構成を用いた場合であって
も第２の実施の形態と同様の効果を奏することができ
る。
【００６２】なお、カレントミラーおよび回路定数は、
比例関係を同じにすれば同一電圧を得られることは公知
であり、駆動力向上のためカレントミラー部およびその
負荷回路のサイズをｎ倍としても同じ効果が得られる。
【００６３】［第４の実施の形態］第４の実施の形態で
は、多値セルを含む不揮発性半導体記憶装置における読
出構成について説明する。図５を参照して、しきい値の
状態により４つのデータを記憶することができる４値セ
ル対応の構成を一例として説明する。アレイセルからの
読出電流が４つのレベルのいずれに属するかを判別する
ため、読出電流と３つの異なる電流値とを比較する。
【００６４】図５を参照して、アレイセル側には、プリ
センスアンプ部１ａ、ＰＭＯＳトランジスタＰ２１，Ｐ
２２，Ｐ２３、および電流電圧変換素子であるＮＭＯＳ
ダイオードＮ２１，Ｎ２２，Ｎ２３を配置する。
【００６５】トランジスタＰ２１は、電源ノードとノー
ドＡ１との間に配置され、ＮＭＯＳダイオードＮ２１
は、ノードＡ１とノードＧＮＤとの間に接続される。ト
ランジスタＰ２２は、電源ノードとノードＡ２との間に
配置され、ＮＭＯＳダイオードＮ２２は、ノードＡ２と
ノードＧＮＤとの間に接続される。トランジスタＰ２３
は、電源ノードとノードＡ３との間に配置され、ＮＭＯ
ＳダイオードＮ２３は、ノードＡ３とノードＧＮＤとの
間に接続される。
【００６６】トランジスタＰ２１，Ｐ２２，Ｐ２３のそ
れぞれは、プリセンスアンプ部１ａに含まれるトランジ
スタＰ１とともにカレントミラーを構成する。
【００６７】ノードＡ１，Ａ２，Ａ３のそれぞれには、
定電流回路Ｃ１１，Ｃ１２，Ｃ１３をそれぞれ配置す
る。定電流回路Ｃ１１，Ｃ１２，Ｃ１３はそれぞれ、電
流Ｉｃｏｍ１，Ｉｃｏｍ２，Ｉｃｏｍ３を流す。
【００６８】リファレンスセル側には、プリセンスアン
プ部４０ａ，４０ｂ，４０ｃ、ＰＭＯＳトランジスタＰ
３１，Ｐ３２，Ｐ３３、ならびに電流電圧変換素子であ
るＮＭＯＳダイオードＮ３１，Ｎ３２，Ｎ３３を配置す
る。プリセンスアンプ部４０ａ，４０ｂ，４０ｃのそれ
ぞれの回路構成は、プリセンスアンプ部１ｂと同じであ
る。
【００６９】プリセンスアンプ部４０ａ，４０ｂ，４０
ｃはそれぞれ、レベルの異なるリファレンスセル（Ｒ
１，Ｒ２，Ｒ３と記す）に対応している。
【００７０】トランジスタＰ３１，Ｐ３２，Ｐ３３のそ
れぞれは、プリセンスアンプ部４０ａ，４０ｂ，４０ｃ
に含まれるＰＭＯＳトランジスタ（プリセンスアンプ部
１ｂにおけるトランジスタＰ３に相当）とともにカレン
トミラーを構成する。トランジスタＰ３１のゲートで受
ける信号（または信号のノード）をＺ４ａ、トランジス
タＰ３２のゲートで受ける信号（または信号のノード）
をＺ４ｂ、トランジスタＰ３３のゲートで受ける信号
（または信号のノード）をＺ４ｃと記す。
【００７１】トランジスタＰ３１は、電源ノードとノー
ドＢ１との間に配置され、ＮＭＯＳダイオードＮ３１
は、ノードＢ１とノードＧＮＤとの間に接続される。ト
ランジスタＰ３２は、電源ノードとノードＢ２との間に
配置され、ＮＭＯＳダイオードＮ３２は、ノードＢ２と
ノードＧＮＤとの間に接続される。トランジスタＰ３３
は、電源ノードとノードＢ３との間に配置され、ＮＭＯ
ＳダイオードＮ３３は、ノードＢ３とノードＧＮＤとの
間に接続される。
【００７２】プリセンスアンプ部４０ａおよびトランジ
スタＰ３１により検出される電流をＩｒｅｆ１、プリセ
ンスアンプ部４０ｂおよびトランジスタＰ３２により検
出される電流をＩｒｅｆ２、プリセンスアンプ部４０ｃ
およびトランジスタＰ３３により検出される電流をＩｒ
ｅｆ３とする。
【００７３】ノードＢ１，Ｂ２，Ｂ３のそれぞれには、
定電流回路Ｃ２１，Ｃ２２，Ｃ２３を配置する。定電流
回路Ｃ２１，Ｃ２２，Ｃ２３はそれぞれ、電流Ｉｃｏｍ
１，Ｉｃｏｍ２，Ｉｃｏｍ３を流す。
【００７４】差動アンプ２ａにより、ノードＡ１の電圧
とノードＢ１の電圧との差が検出される。検出結果とし
て、信号ＯＵＴ１が出力される。差動アンプ２ｂによ
り、ノードＡ２の電圧とノードＢ２の電圧との差が検出
される。検出結果として、信号ＯＵＴ２が出力される。
差動アンプ２ｃにより、ノードＡ３の電圧とノードＢ３
の電圧との差が検出される。検出結果として、信号ＯＵ
Ｔ３が出力される。
【００７５】信号ＯＵＴ１，ＯＵＴ２，ＯＵＴ３によ
り、アレイセルのデータが４つのレベルのいずれに相当
するかが判断される。
【００７６】定電流回路により流されるオフセット電流
Ｉｃｏｍ１，Ｉｃｏｍ２，Ｉｃｏｍ３は、センスレベル
により決定する。
【００７７】従来の多値フラッシュに対応する読出回路
では、ＮＭＯＳトランジスタの電流−電圧特性により、
しきい値が低いレベル（流れる電流が大きい）ほどセン
ス感度が悪くなる。
【００７８】これに対し、第４の実施の形態では、リフ
ァレンス側およびアレイセル側のそれぞれに対し、セン
スレベルに応じた所定のオフセット電流を流すことがで
きる。この結果、いずれのレベルにおいても高いセンス
感度を得ることができる。
【００７９】［第５の実施の形態］第５の実施の形態に
おいては、第４の実施の形態における改良例を説明す
る。第４の実施の形態で説明した読出構成において、読
出電流からオフセット電流を引いた値がすべて等しくな
るように定電流回路の回路構成を決定する。これによ
り、全レベルの検出感度を等しくすることができる。
【００８０】一例として、リファレンスセルＲ１の読出
電流を１０μＡ、リファレンスセルＲ２の読出電流を２
０μＡ、リファレンスセルＲ３の読出電流を３０μＡと
する。これに対して、オフセット電流Ｉｃｏｍ１，Ｉｃ
ｏｍ２，Ｉｃｏｍ３がそれぞれ、５μＡ，１５μＡ，２
５μＡとなるように定電流回路を構成する。この結果、
（Ｉｒｅｆ１−Ｉｃｏｍ１），（Ｉｒｅｆ２−Ｉｃｏｍ
２），（Ｉｒｅｆ３−Ｉｃｏｍ３）がすべて等しくな
る。したがって、すべての検出感度を等しくすることが
できる。
【００８１】［第６の実施の形態］第６の実施の形態に
おけるセンスアンプ構成について説明する。図６および
図７を参照して、４値セル対応の構成を一例として説明
する。図６を参照して、アレイセル側においては、プリ
センスアンプ部１ａに対して、トランジスタＰ２１，Ｐ
２２，Ｐ２３、ＮＭＯＳダイオードＮ２１，Ｎ２２，Ｎ
２３、および定電流回路Ｃ３２，Ｃ３３を配置する。プ
リセンスアンプ部１ａ、トランジスタＰ２１，Ｐ２２，
Ｐ２３およびＮＭＯＳダイオードＮ２１，Ｎ２２，Ｎ２
３の接続関係は、上述したとおりである。定電流回路Ｃ
３２は、ノードＡ２に、定電流回路Ｃ３３は、ノードＡ
３に、接続する。定電流回路Ｃ３２，Ｃ３３はそれぞ
れ、電流Ｉｃｏｍ２，Ｉｃｏｍ３を流す。
【００８２】リファレンスセル側においては、プリセン
スアンプ部４０ａ，４０ｂ，４０ｃに対して、トランジ
スタＰ３１，Ｐ３２，Ｐ３３、ＮＭＯＳダイオードＮ３
１，Ｎ３２，Ｎ３３、および定電流回路Ｃ４２，Ｃ４３
を配置する。プリセンスアンプ部４０ａ，４０ｂ，４０
ｃ、トランジスタＰ３１，Ｐ３２，Ｐ３３およびＮＭＯ
ＳダイオードＮ３１，Ｎ３２，Ｎ３３の接続関係は上述
したとおりである。定電流回路Ｃ４２は、ノードＢ２
に、定電流回路Ｃ４３は、ノードＢ３に、接続する。定
電流回路Ｃ４２，Ｃ４３はそれぞれ、電流Ｉｃｏｍ２，
Ｉｃｏｍ３を流す。
【００８３】差動アンプ２ａは、ノードＡ１とＢ１との
電圧差を、差動アンプ２ｂは、ノードＡ２とＢ２との電
圧差を、差動アンプ２ｃは、ノードＡ３とＢ３との電圧
差を検出する。
【００８４】オフセット電流Ｉｃｏｍ２は、１段階低い
リファレンス電流Ｉｒｅｆ１を用いて生成する。オフセ
ット電流Ｉｃｏｍ３は、１段階低いリファレンス電流Ｉ
ｒｅｆ２を用いて生成する。
【００８５】より具体的には、図７を参照して、ＰＭＯ
ＳトランジスタＰ４０およびＮＭＯＳダイオードＮ４０
を含む駆動回路５０、およびＮＭＯＳトランジスタＮ４
１，Ｎ４２により定電流回路Ｃ３２，Ｃ４２を構成す
る。
【００８６】ＰＭＯＳトランジスタＰ４３およびＮＭＯ
ＳダイオードＮ４３を含む駆動回路５２、およびＮＭＯ
ＳトランジスタＮ４４，Ｎ４５により定電流回路Ｃ３
３，Ｃ４３を構成する。
【００８７】トランジスタＰ４０は電源ノードとノード
Ｚ９との間に接続され、ゲートは信号Ｚ４ａを受ける。
ＮＭＯＳダイオードＮ４０はノードＺ９とノードＧＮＤ
との間に接続される。トランジスタＮ４１は、ノードＡ
２とノードＧＮＤとの間に接続され、ゲートはノードＺ
９と接続される。トランジスタＮ４２は、ノードＢ２と
ノードＧＮＤとの間に接続され、ゲートはノードＺ９と
接続される。トランジスタＰ４０には、電流Ｉｒｅｆ１
が流れる。基本構成は、第２の実施の形態で説明した構
成と同じである。
【００８８】トランジスタＰ４３は電源ノードとノード
Ｚ１０との間に接続され、ゲートは信号Ｚ４ｂを受け
る。ＮＭＯＳダイオードＮ４３は、ノードＺ１０とノー
ドＧＮＤとの間に接続される。トランジスタＮ４４は、
ノードＡ３とノードＧＮＤとの間に接続され、ゲートは
ノードＺ１０と接続される。トランジスタＮ４４は、ノ
ードＢ３とノードＧＮＤとの間に接続され、ゲートはノ
ードＺ１０と接続される。トランジスタＰ４３には、電
流Ｉｒｅｆ２が流れる。基本構成は、第２の実施の形態
で説明した構成と同じである。
【００８９】電流Ｉｒｅｆ１，Ｉｒｅｆ２，Ｉｒｅｆ３
は、Ｉｒｅｆ３＞Ｉｒｅｆ２＞Ｉｒｅｆ１の関係にあ
る。
【００９０】このように、第６の実施の形態では、リフ
ァレンス電流Ｉｒｅｆ３のオフセット電流Ｉｃｏｍ３を
リファレンス電流Ｉｒｅｆ２より、リファレンス電流Ｉ
ｒｅｆ２のオフセット電流Ｉｃｏｍ２をリファレンス電
流Ｉｒｅｆ１により生成する。このようにすることで、
オフセット電流を発生する回路を簡単に構成することが
可能となる。
【００９１】また、たとえば、電流Ｉｒｅｆ１，Ｉｒｅ
ｆ２，Ｉｒｅｆ３を、１０μＡ，２０μＡ，３０μＡと
し、オフセット電流Ｉｃｏｍ２，Ｉｃｏｍ３をそれぞ
れ、１０μＡ，２０μＡとなるように定電流回路を構成
すると、すべての検出感度を等しくすることができる。
【００９２】なお、図１０（ａ），１０（ｂ）は、従来
構成と図７に示す本発明の構成とで、差動アンプの入力
を比較した結果を表している。図１０（ａ）は、従来構
成（オフセット電流なし）に、図１０（ｂ）は、本発明
の構成（オフセット電流あり）に対応している。
【００９３】オフセット電流有りの場合、オフセット電
流なしの場合に比べて電位差が広がっていることがわか
る。
【００９４】［第７の実施の形態］第７の実施の形態に
おいては、第１の実施の形態の変形例を示す。図８を参
照して、第７の実施の形態による不揮発性半導体記憶装
置は、アレイセル対応のプリセンスアンプ部１ａと、リ
ファレンスセル対応のプリセンスアンプ部１ｂと、差動
アンプ２と、トランジスタＰ５，Ｐ６と、定電流回路Ｃ
０，Ｃ１と、抵抗素子７０，７１とを含む。
【００９５】差動アンプ２と、プリセンスアンプ部１
ａ，トランジスタＰ５および定電流回路Ｃ０との関係
は、上述したとおりである。差動アンプ２と、プリセン
スアンプ部１ｂ，トランジスタＰ６および定電流回路Ｃ
１との関係は、上述したとおりである。
【００９６】第７の実施の形態においては、差動アンプ
２の第１の入力ノードＡとノードＧＮＤとの間に抵抗素
子７０を接続し、差動アンプ２の第２の入力ノードＢと
ノードＧＮＤとの間に抵抗素子７２を接続する。
【００９７】抵抗素子７０は、検出電流Ｉｃｅｌｌを電
圧に変換し、抵抗素子７２は、検出電流Ｉｒｅｆを電圧
に変換する。第１〜第６の実施の形態では、電流電圧変
換素子としてＮＭＯＳダイオードの場合を示したが、こ
れを抵抗素子７０または７２に置換えても第１の実施の
形態と同様センス感度を上げることが可能となる。
【００９８】多値セルに対する第７の実施の形態の構成
の適用について、図９を用いて説明する。一般的には、
微小な電流値を大きな電圧差に変換するためには抵抗値
を大きくしなければならない。
【００９９】ところが、多値セルに対応する読出回路で
は低い電流値を基準にすると高い電流を検出する際に電
圧差が動作電圧Ｖｃｃを超えてしまい回路が正しく動作
しない場合が生じる可能性がある（図９のａ参照）。
【０１００】しかしながら、第７の実施の形態による構
成に従えば、定電流回路を用いてオフセット電流を流し
ている。したがって、読出感度を下げることなく電圧レ
ベルを適正に下げることが可能となる（図９のｂ参
照）。
【０１０１】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【０１０２】
【発明の効果】以上のように、本発明による不揮発性半
導体記憶装置によれば、センス感度を向上させることが
できる。
【０１０３】また、本発明による不揮発性半導体記憶装
置によれば、回路構成を増大させることなくセンス感度
を向上させることができる。
【０１０４】また、本発明による不揮発性半導体記憶装
置によれば、動作速度を落とすことなくセンス感度を向
上させることができる。
【０１０５】また、本発明による不揮発性半導体記憶装
置によれば、消費電力を増大させることなくセンス感度
を向上させることができる。
【図面の簡単な説明】
【図１】 第１の実施の形態による不揮発性半導体記憶
装置の主要部の構成を示す図である。
【図２】 ＮＭＯＳダイオードＮ５，Ｎ６の電圧−電流
特性（Ｉ−Ｖ特性）について説明するための図である。
【図３】 第２の実施の形態による定電流回路の具体的
構成の一例について説明するための図である。
【図４】 第３の実施の形態による不揮発性半導体記憶
装置の構成例を示す図である。
【図５】 第４の実施の形態による不揮発性半導体記憶
装置の主要部の構成について説明するための図である。
【図６】 第６の実施の形態における不揮発性半導体記
憶装置の主要部の構成について説明するための図であ
る。
【図７】 第６の実施の形態における定電流回路の具体
的構成の一例を示す図である。
【図８】 第７の実施の形態における不揮発性半導体記
憶装置の主要部の構成について説明するための図であ
る。
【図９】 多値セルに対する第７の実施の形態の構成の
適用について説明ｓるための図である。
【図１０】 図１０（ａ），１０（ｂ）は、従来構成と
図７に示す本発明の構成とで、差動アンプの入力を比較
した結果を示す図である。
【図１１】 本発明の不揮発性半導体記憶装置１０００
の主要部の構成について説明するための図である。
【図１２】 従来の不揮発性半導体記憶装置の主要部の
構成について説明するための図である。
【符号の説明】
１ａ，１ｂ，４０ａ，４０ｂ，４０ｃ プリセンスアン
プ部、２，２ａ，２ｂ，２ｃ 差動アンプ、３ａ，３
ｂ，３ｃ 電流検出部、４ａ，４ｂ，５ａ，５ｂＹゲー
ト、７ａ，７ｂ，７ｃ カレントミラー、Ｎ５，Ｎ６
ＮＭＯＳダイオード、Ｃ０，Ｃ１，Ｃ１１〜Ｃ１３，Ｃ
２１〜Ｃ２３，Ｃ３２，Ｃ３３，Ｃ４２，Ｃ４３ 定電
流回路、６ａ アレイセル、６ｂ リファレンスセル、
１３，５０，５２ 駆動回路、７０，７２ 抵抗素子。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 甲斐 芳英 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5B025 AA03 AB01 AC01 AD06 AD07 AD09 AE05 AE06 AE08

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 不揮発性のメモリセルと、 前記メモリセルの記憶データを判別するためのリファレ
    ンスセルと、 第１入力ノードの電圧と第２入力ノードの電圧との差を
    検出する差動アンプと、 前記第１入力ノードに接続され、前記メモリセルからの
    第１読出電流を電圧に変換するための第１電流電圧変換
    素子と、 前記第２入力ノードに接続され、前記リファレンスセル
    からの第２読出電流を電圧に変換するための第２電流電
    圧変換素子と、 前記第１および第２読出電流の電流値を調整することに
    より、前記差動アンプの検出感度を調整するゲイン調整
    回路とを備える、不揮発性半導体記憶装置。
  2. 【請求項２】 前記第１および第２電流電圧変換素子の
    それぞれは、ダイオード素子を含み、 前記ゲイン調整回路は、 前記第１および第２入力ノードにオフセット電流を流す
    ための定電流回路を含む、請求項１に記載の不揮発性半
    導体記憶装置。
  3. 【請求項３】 前記定電流回路は、 前記第１入力ノードに接続される第１定電流回路と、 前記第２入力ノードに接続される第２定電流回路とを含
    む、請求項２に記載の不揮発性半導体記憶装置。
  4. 【請求項４】 前記第１および第２定電流回路は、実質
    的に同一の電流を流がす、請求項３に記載の不揮発性半
    導体記憶装置。
  5. 【請求項５】 前記ゲイン調整回路は、 前記第２読出電流に基づき、前記第２読出電流よりも低
    い値の電流を生成し、前記生成した電流を電圧に変換す
    る駆動回路と、 前記第１入力ノードに接続され、前記駆動回路により得
    られる電圧に基づき第１オフセット電流を流す第１素子
    と、 前記第２入力ノードに接続され、前記駆動回路により得
    られる電圧に基づき第２オフセット電流を流す第２素子
    とを含む、請求項１に記載の不揮発性半導体記憶装置。
  6. 【請求項６】 前記第１および前記第２オフセット電流
    は、実質的に同じ電流値である、請求項５に記載の不揮
    発性半導体記憶装置。
  7. 【請求項７】 前記ゲイン調整回路は、 前記第２読出電流に基づき、前記第２読出電流よりも低
    い値の電流を生成し、前記生成した電流を電圧に変換す
    る駆動回路と、 前記第１入力ノードに接続され、前記第２読出電流より
    低い電流を前記第２電流電圧変換素子に供給する第１素
    子と、 前記第２入力ノードに接続され、前記駆動回路により得
    られる電圧に基づきオフセット電流を流す第２素子とを
    含む、請求項１に記載の不揮発性半導体記憶装置。
  8. 【請求項８】 前記第１および第２電流電圧変換素子の
    それぞれは、抵抗素子を含み、 前記ゲイン調整回路は、 前記第１および第２入力ノードにオフセット電流を流す
    ための定電流回路を含む、請求項１に記載の不揮発性半
    導体記憶装置。
  9. 【請求項９】 ｎ個（前記ｎは３以上の整数）の記憶状
    態を取り得る不揮発性のメモリセルと、 前記ｎ個の記憶状態を判別するためのｋ個（前記ｋは２
    以上の整数）のリファレンスセルと、 各々が、前記メモリセルの第１読出電流を電圧に変換す
    るｋ個の第１電流電圧変換素子と、 前記ｋ個のリファレンスセルからのｋ個の第２読出電流
    を電圧に変換するｋ個の第２電流電圧変換素子と、 前記第１電流電圧変換素子の出力と、前記ｋ個の第２電
    流電圧変換素子のそれぞれの出力との差を検出するｋ個
    の差動アンプと、 前記ｋ個の第２読出電流および前記第１読出電流の電流
    値を調整することにより、前記ｋ個の差動アンプのそれ
    ぞれの検出感度を調整するゲイン調整回路とを備える、
    不揮発性半導体記憶装置。
  10. 【請求項１０】 前記第１電流電圧変換素子および前記
    ｋ個の第２電流電圧変換素子のそれぞれは、ダイオード
    素子を含み、 前記ゲイン調整回路は、 前記第１電流電圧変換素子、および少なくとも１つの前
    記ｋ個の第２電流電圧変換素子の入力電流を下げるため
    の定電流回路を含む、請求項９に記載の不揮発性半導体
    記憶装置。
  11. 【請求項１１】 前記ゲイン調整回路は、 前記第１電流電圧変換素子および前記ｋ個の第２電流電
    圧変換素子のそれぞれへの入力電流を、前記ｋ個の差動
    アンプのそれぞれの検出感度に応じて変化させる定電流
    回路を含む、請求項９に記載の不揮発性半導体記憶装
    置。
  12. 【請求項１２】 前記定電流回路により、前記ｋ個の第
    ２電流電圧変換素子のそれぞれへの入力電流は実質的に
    同一になる、請求項１１に記載の不揮発性半導体記憶装
    置。
  13. 【請求項１３】 前記定電流回路は、 前記ｋ個の第２読出電流のうちｊ個（前記ｊは、１以上
    （ｋ−１）以下の整数）の第２読出電流を用いて、（ｋ
    −ｊ）個のオフセット電流を発生する回路を含み、 前記（ｋ−ｊ）個のオフセット電流により、（ｋ−ｊ）
    個の前記第２電流電圧変換素子への入力電流を下げる、
    請求項１１に記載の不揮発性半導体記憶装置。
  14. 【請求項１４】 前記第１電流電圧変換素子および前記
    ｋ個の第２電流電圧変換素子のそれぞれは、抵抗素子を
    含み、 前記ゲイン調整回路は、 前記第１電流電圧変換素子、および少なくとも１つの前
    記ｋ個の第２電流電圧変換素子の入力電流を下げるため
    の定電流回路を含む、請求項９に記載の不揮発性半導体
    記憶装置。
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