KR20020064136A

KR20020064136A - 고감도 센스 앰프 구성을 갖는 비휘발성 반도체 기억 장치

Info

Publication number: KR20020064136A
Application number: KR1020010065008A
Authority: KR
Inventors: 노지리이사오; 오바아츠시; 가이요시히데
Original assignee: 미쓰비시덴키 가부시키가이샤
Priority date: 2001-01-31
Filing date: 2001-10-22
Publication date: 2002-08-07
Also published as: KR100462957B1; US6611468B2; JP2002230989A; TWI232465B; US20020101775A1

Abstract

비휘발성 반도체 기억 장치에서는 어레이 셀 측의 검출 전류를 전압으로 변환하는 NMOS 다이오드 N5와 병렬로 정전류 회로 C0을 배치하고, 참조 셀(reference cell) 측의 검출 전류를 전압으로 변환하는 NMOS 다이오드 N6과 병렬로 정전류 회로 C1을 배치한다. 정전류 회로 C0, C1에 의해 오프셋 전류 Icom을 공급한다. 차동 증폭기(2)의 두 입력 전압의 차이가 커진다.

Description

고감도 센스 앰프 구성을 갖는 비휘발성 반도체 기억 장치{NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE HAVING SENSITIVE SENSE AMPLIFIER STRUCTURE}

본 발명은 비휘발성 반도체 기억 장치에 관한 것으로, 보다 특정적으로는 비휘발성 메모리 셀의 데이터 판독을 위한 구성에 관한 것이다.

종래의 비휘발성 반도체 기억 장치에서는 기본적으로 차동 증폭기를 이용하여 데이터를 판독한다.

여기서, 종래의 비휘발성 반도체 기억 장치에서의 데이터 판독을 위한 센스 앰프 구성에 대하여, 도 12를 이용하여 설명한다. 판독 대상으로 삼는 메모리 셀을 어레이 셀(6a), 어레이 셀(6a)의 데이터를 검출하기 위해서 이용하는 참조 셀을 참조 셀(6b)이라고 기재한다.

어레이 셀(6a)은 Y게이트(NMOS 트랜지스터, 4a, 5a)를 거쳐서 전류 검출부(3a)에 접속되고, 참조 셀(6b)은 Y게이트(NMOS 트랜지스터, 4b, 5b)를 거쳐서 전류 검출부(3a)에 접속된다.

전류 검출부(3a), Y게이트(4a, 5a) 및 어레이 셀(6a)을 포함해서 프리센스 앰프부(1a)라고 한다. 전류 검출부(3b), Y게이트(4b, 5b) 및 참조 셀(6b)을 포함해서 프리센스 앰프부(1b)라고 기재한다.

전류 검출부(3a)는 PMOS 트랜지스터 P1, P2 및 NMOS 트랜지스터 N1, N2를 포함한다. 트랜지스터 P2, N2는 전원 전압 Vcc를 받는 전원 노드와 접지 전압을 받는 노드 GND 사이에 직렬로 접속된다. 트랜지스터 P2의 게이트는 활성/비활성을 제어하는 인에이블 신호 E를 받고, 트랜지스터 N2의 게이트는 노드 Z1과 접속된다.

트랜지스터 P1, N1은 전원 노드와 노드 Z1 사이에 직렬로 접속되고, 트랜지스터 N1의 게이트는 트랜지스터 P2, N2의 접속 노드와 접속된다.

어레이 셀(6a)의 게이트를 구동하는 워드선 VWL을 활성화하여, Y게이트(4a, 5a)를 온(on) 상태로 함으로써, 어레이 셀(6a)의 드레인이 전류 검출부(3a)에 접속된다(어레이 셀(6a)의 선택).

전류 검출부(3b)는 PMOS 트랜지스터 P3, P4 및 NMOS 트랜지스터 N3, N4를 포함한다. 트랜지스터 P4, N4는 전원 전압을 받는 전원 노드와 노드 GND 사이에 직렬로 접속된다. 트랜지스터 P4의 게이트는 인에이블 신호 E를 받고, 트랜지스터 N4의 게이트는 노드 Z3과 접속된다.

트랜지스터 P3, N3은 전원 노드와 노드 Z3 사이에 직렬로 접속되고, 트랜지스터 N3의 게이트는 트랜지스터 P4, N4와의 접속 노드와 접속된다.

참조 셀(6b)의 게이트를 구동하는 워드선 VWL을 활성화하여 Y게이트(4b, 5b)를 온 상태로 함으로써, 참조 셀(6b)의 드레인이 전류 검출부(3b)에 접속된다.

또, 2단의 NMOS 트랜지스터로 이루어지는 Y게이트를 기재했지만, 단수(段數)나 구성 요소는 이것에 한정되지 않는다.

전류 검출부(3a)에 의해 검출된 어레이 셀(6a)의 전류는 트랜지스터 P1과 커런트 미러(7a)를 구성하도록 접속되는 PMOS 트랜지스터 P5를 거쳐서 NMOS 다이오드 N5에 전해진다. 트랜지스터 P1, P5의 게이트가 받는 신호 및 게이트가 접속되는 노드를 Z2라고 한다. 기호 Icell은 트랜지스터 P5를 거쳐서 흐르는 검출 전류를 나타내고 있다.

전류 검출부(3b)에 의해 검출된 참조 셀(6b)의 전류는 트랜지스터 P3과 커런트 미러(7b)를 구성하도록 접속되는 PMOS 트랜지스터 P6을 거쳐서 NMOS 다이오드 N6에 전송된다. 트랜지스터 P3, P6의 게이트가 받는 신호 및 게이트가 접속되는 노드를 Z4라고 한다. 기호 Iref는 트랜지스터 P6을 거쳐서 흐르는 검출 전류를 나타내고 있다.

트랜지스터 P5는 차동 증폭기(2)의 제 1 입력 노드 A에서 NMOS 다이오드 N5와, 트랜지스터 P6은 차동 증폭기(2)의 제 2 노드 B에서 NMOS 다이오드 N6과 접속된다.

전류 Icell은 전류 전압 변환 소자인 NMOS 다이오드 N5에 의해 전압 Vcell0으로 변환된다. 전류 Iref는 전류 전압 변환 소자인 NMOS 다이오드 N6에 의해 전압 Vref0으로 변환된다.

또, 전류 검출부로부터 전류 전압 변환부까지의 회로는 어레이 셀과 참조 셀에서 동등한 소자가 이용된다.

차동 증폭기(2)는 PMOS 트랜지스터 P11, P12, P13 및 NMOS 트랜지스터 N11, N12, N13을 포함한다. 트랜지스터 P11, N11은 전원 노드와 노드 Z5 사이에 직렬로 접속되고, 트랜지스터 N11의 게이트는 노드 A와 접속된다. 트랜지스터 P12, N12는 전원 노드와 노드 Z5 사이에 직렬로 접속되고, 트랜지스터 N12의 게이트는 노드 B와 접속된다.

트랜지스터 N13은 노드 Z5와 노드 GND 사이에 접속되어 게이트에서 제어 신호 IREF를 받는다. 트랜지스터 P13은 트랜지스터 P11, N11의 접속 노드와, 트랜지스터 P12, N12의 접속 노드 사이에 접속되어, 게이트에서 제어 신호 IREF2를 받는다.

차동 증폭기(2)는 노드 A와 노드 B의 미소한 전압차(전압 Vcell0과 전압 Vref0의 차이)를 검출하여, 검출 결과를 트랜지스터 P12와 N12와의 접속 노드 OUT로부터 출력한다. 도시하지 않은 출력 회로는 차동 증폭기(2)의 출력을 논리 레벨의 신호로 변환하여 출력한다.

그런데, 종래의 센스 앰프 회로에서는 검출된 전류를 최종적으로 전압으로서 변환하기 위해서 전압 변환 부분에 다이오드를 사용하고 있다. 따라서, 어레이 셀과 참조 셀로부터 얻어지는 전압차는 그 만큼 커지지는 않는다. 이 때문에, 차동 증폭기(2)를 이용하여 이 미소 전압에서의 차이를 검출하고 있다.

그러나, 임계값의 상태에 따라 하나의 메모리 셀에 복수의 정보를 기억시킬 수 있는 다치 셀을 이용한 경우, 검출해야 할 전류값이 더 작아진다. 이 때문에, 종래의 센스 앰프 회로에서는 충분히 전압차를 검출할 수 없다.

이에 대하여, 검출 감도를 향상시키기 위해서, 차동 증폭기를 2단계로 접속하는 등 하여 이득(gain)을 확보하는 방법이 있다. 그러나, 차동 증폭기를 증가시키면, 2단계의 차동 증폭기의 동작 속도에 의해 지연 시간이 증가하여, 회로의 증가에 의한 소비 전류가 증대한다.

본 발명의 목적은 간단한 회로 구성에 의해 고정밀도로 데이터를 판독할 수있는 반도체 기억 장치를 제공하는 것이다.

도 1은 실시예 1에 따른 비휘발성 반도체 기억 장치의 주요부의 구성을 나타내는 도면,

도 2는 NMOS 다이오드 N5, N6의 전압-전류 특성(I-V 특성)에 대하여 설명하기 위한 도면,

도 3은 실시예 2에 따른 정전류 회로의 구체적 구성의 일례에 대하여 설명하기 위한 도면,

도 4는 실시예 3에 따른 비휘발성 반도체 기억 장치의 구성예를 나타내는 도면,

도 5는 실시예 4에 따른 비휘발성 반도체 기억 장치의 주요부의 구성에 대하여 설명하기 위한 도면,

도 6은 실시예 6에서의 비휘발성 반도체 기억 장치의 주요부의 구성에 대하여 설명하기 위한 도면,

도 7은 실시예 6에서의 정전류 회로의 구체적 구성의 일례를 나타내는 도면,

도 8은 실시예 7에서의 비휘발성 반도체 기억 장치의 주요부의 구성에 대하여 설명하기 위한 도면,

도 9는 다치 셀(multi-level cell)에 대한 실시예 7의 구성의 적용에 대하여 설명하기 위한 도면,

도 10a, 10b는 각각 종래 구성과 도 7에 나타내는 본 발명의 구성에서 차동 증폭기의 입력을 비교한 결과를 나타내는 도면,

도 11은 본 발명의 비휘발성 반도체 기억 장치(1000)의 주요부의 구성에 대하여 설명하기 위한 도면,

도 12는 종래의 비휘발성 반도체 기억 장치의 주요부의 구성에 대하여 설명하기 위한 도면.

도면의 주요 부분에 대한 부호의 설명

1a, lb, 40a, 40b, 40c : 프리센스 앰프부

2, 2a, 2b, 2c : 차동 증폭기3a, 3b, 3c : 전류 검출부

4a, 4b, 5a, 5b : Y 게이트7a, 7b, 7c : 커런트 미러

N5, N6 : NMOS다이오드

C0, C1, C11∼C13, C21∼C23, C32, C33, C42, C43 : 정전류 회로

6a : 어레이 셀6b : 참조 셀

13, 50, 52 : 구동 회로 70, 72 : 저항 소자

본 발명의 한 국면에 따른 비휘발성 반도체 기억 장치는 비휘발성 메모리 셀과, 메모리 셀의 기억 데이터를 판별하기 위한 참조 셀과, 제 1 입력 노드의 전압과 제 2 입력 노드의 전압의 차이를 검출하는 차동 증폭기와, 제 1 입력 노드에 접속되어 메모리 셀로부터의 제 1 판독 전류를 전압으로 변환하기 위한 제 1 전류 전압 변환 소자와, 제 2 입력 노드에 접속되어 참조 셀로부터의 제 2 판독 전류를 전압으로 변환하기 위한 제 2 전류 전압 변환 소자와, 제 1 및 제 2 판독 전류의 전류값을 조정함으로써 차동 증폭기의 검출 감도를 조정하는 이득 조정 회로를 구비한다.

바람직하게는, 제 1 및 제 2 전류 전압 변환 소자의 각각은 다이오드 소자를 포함하고, 이득 조정 회로는 제 1 및 제 2 입력 노드에 오프셋 전류를 공급하기 위한 정전류 회로를 포함한다.

특히, 정전류 회로는 제 1 입력 노드에 접속되는 제 1 정전류 회로와, 제 2 입력 노드에 접속되는 제 2 정전류 회로를 포함한다. 제 1 및 제 2 정전류 회로는 실질적으로 동일한 전류를 공급한다.

바람직하게는, 이득 조정 회로는 제 2 판독 전류에 근거하여 제 2 판독 전류보다도 낮은 값의 전류를 생성하고, 생성된 전류를 전압으로 변환하는 구동 회로와, 제 1 입력 노드에 접속되어 구동 회로에 의해 얻어지는 전압에 근거하여 제 1오프셋 전류를 공급하는 제 1 소자와, 제 2 입력 노드에 접속되어 구동 회로에 의해 얻어지는 전압에 근거하여 제 2 오프셋 전류를 공급하는 제 2 소자를 포함한다. 제 1 및 상기 제 2 오프셋 전류는 실질적으로 동일한 전류값이다.

바람직하게는, 이득 조정 회로는 제 2 판독 전류에 근거하여 제 2 판독 전류보다도 낮은 값의 전류를 생성하여 생성한 전류를 전압으로 변환하는 구동 회로와, 제 1 입력 노드에 접속되어 제 2 판독 전류보다 낮은 전류를 제 2 전류 전압 변환 소자에 공급하는 제 1 소자와, 제 2 입력 노드에 접속되어 구동 회로에 의해 얻어지는 전압에 근거하여 오프셋 전류를 공급하는 제 2 소자를 포함한다.

바람직하게는, 제 1 및 제 2 전류 전압 변환 소자 각각은 저항 소자를 포함하고, 이득 조정 회로는 제 1 및 제 2 입력 노드에 오프셋 전류를 공급하기 위한 정전류 회로를 포함한다.

본 발명의 다른 국면에 따른 비휘발성 반도체 기억 장치는 n개(n은 3 이상의 정수)의 기억 상태를 취하는 비휘발성 메모리 셀과, n개의 기억 상태를 판별하기 위한 k개(k는 2 이상의 정수)의 참조 셀과, 각각이 메모리 셀의 제 1 판독 전류를 전압으로 변환하는 k개의 제 1 전류 전압 변환 소자와, k개의 참조 셀로부터의 k개의 제 2 판독 전류를 전압으로 변환하는 k개의 제 2 전류 전압 변환 소자와, 제 1 전류 전압 변환 소자의 출력과, k개의 제 2 전류 전압 변환 소자 각각의 출력차를 검출하는 k개의 차동 증폭기와, k개의 제 2 판독 전류 및 제 1 판독 전류의 전류값을 조정함으로써, k개의 차동 증폭기 각각의 검출 감도를 조정하는 이득 조정 회로를 구비한다.

바람직하게는, 제 1 전류 전압 변환 소자 및 k개의 제 2 전류 전압 변환 소자 각각은 다이오드 소자를 포함하고, 이득 조정 회로는 제 1 전류 전압 변환 소자 및 적어도 하나의 k개의 제 2 전류 전압 변환 소자의 입력 전류를 낮추기 위한 정전류 회로를 포함한다.

바람직하게는, 이득 조정 회로는 제 1 전류 전압 변환 소자 및 k개의 제 2 전류 전압 변환 소자 각각으로의 입력 전류를 k개의 차동 증폭기 각각의 검출 감도에 따라 변화시키는 정전류 회로를 포함한다. 정전류 회로에 의해, k개의 제 2 전류 전압 변환 소자 각각으로의 입력 전류는 실질적으로 동일하게 된다.

바람직하게는, 정전류 회로는 k개의 제 2 판독 전류 중 j개(상기 j는 1 이상, (k-1) 이하의 정수)의 제 2 판독 전류를 이용하여 (k-j)개의 오프셋 전류를 발생시키는 회로를 포함하고, (k-j)개의 오프셋 전류에 의해 (k-j)개의 제 2 전류 전압 변환 소자로의 입력 전류를 낮춘다.

바람직하게는, 제 1 전류 전압 변환 소자 및 k개의 제 2 전류 전압 변환 소자 각각은 저항 소자를 포함하고, 이득 조정 회로는 제 1 전류 전압 변환 소자 및 적어도 하나의 k개의 제 2 전류 전압 변환 소자의 입력 전류를 낮추기 위한 정전류 회로를 포함한다.

이상과 같이 본 발명에 따른 비휘발성 반도체 기억 장치에 의하면 센스 감도를 향상시킬 수 있다.

또한, 본 발명에 따른 비휘발성 반도체 기억 장치에 의하면 회로 구성을 증대시키지 않고 센스 감도를 향상시킬 수 있다.

또한, 본 발명에 따른 비휘발성 반도체 기억 장치에 의하면 동작 속도를 떨어뜨리지 않고 센스 감도를 향상시킬 수 있다.

또한, 본 발명에 따른 비휘발성 반도체 기억 장치에 의하면 소비 전력을 증대시키지 않고 센스 감도를 향상시킬 수 있다.

본 발명의 상기 및 그 밖의 목적, 특징, 국면 및 이익 등은 첨부 도면을 참조로 하여 설명하는 이하의 상세한 실시예로부터 더욱 명백해질 것이다.

(실시예)

이하, 본 발명의 실시예에 따른 비휘발성 반도체 기억 장치에 대하여 도면을 이용하여 설명한다. 이하에서 동일 또는 상당 부분에는 동일 부호를 부여하여 그 설명을 생략한다.

(실시예 1)

실시예 1에 따른 비휘발성 반도체 기억 장치에 대하여, 도 1을 이용하여 설명한다. 실시예 1에 따른 비휘발성 반도체 기억 장치는 검출 감도가 높은 센스 앰프 회로를 구비한다.

도 1을 참조하면, 판독 대상으로 삼는 메모리 셀(어레이 셀(6a))은 Y게이트를 거쳐서 전류 검출부에 접속된다. 참조 부호 la는, 상기한 바와 같이, 전류 검출부(3a), Y게이트(4a, 5a) 및 어레이 셀(6a)을 포함하는 프리센스 앰프부를 나타내고 있다.

마찬가지로, 어레이 셀(6a)의 데이터를 검출하기 위해서 이용하는 참조 셀(참조 셀(6b))은 Y게이트를 거쳐서 전류 검출부에 접속된다. 참조 부호 1b는, 상기한 바와 같이, 전류 검출부(3b), Y게이트(4b, 5b) 및 참조 셀(6b)을 포함하는 프리센스 앰프부를 나타내고 있다.

프리센스 앰프부(1a)에서 검출된 전류는 커런트 미러(7a, 트랜지스터 P1, P5를 포함함)를 거쳐서, 차동 증폭기(2)의 제 1 입력 노드 A에 접속되는 NMOS 다이오드 N5와 정전류 회로 C0으로 전송된다.

프리센스 앰프부(1b)에서 검출된 전류는 커런트 미러(7b, 트랜지스터 P3, P6을 포함함)를 거쳐서, 차동 증폭기(2)의 제 2 입력 노드 B에 접속되는 NMOS 다이오드 N6과 정전류 회로 C1로 전송된다. 정전류 회로 C0, C1 각각은 일정한 전류 Icom을 공급한다.

차동 증폭기(2)는 노드 A의 전압 Vcell과 노드 B의 전압 Vref의 차이를 검출하고, 검출한 결과를 노드 OUT에서 출력한다.

NMOS 다이오드 N5, N6의 전압-전류 특성(I-V 특성)에 대하여, 도 2를 이용하여 설명한다. 또, 도 2는 트랜지스터의 포화 영역의 특성을 나타내고 있다. I-V 특성은 거의 2차 곡선을 그린다.

종래 구성의 경우, 검출 전류 Iref 및 Icell은 모두 비교적 크다. 따라서, 전류차는 근소한 데 대하여, NMOS 다이오드 N5, N6에 의해 얻어지는 전압 VcellO, VrefO의 차 ｜VrefO-VcellO｜은 작다.

한편, 실시예 1에 따른 구성의 경우, 정전류 회로 CO, C1에 의해, 참조 측및 어레이 셀 측에 동일한 오프셋 전류 Icom을 공급하고 있다. 이 때문에, NMOS 다이오드 N5, N6을 흐르는 전류량이 오프셋 전류만큼 적어진다. NMOS 다이오드를 흐르는 전류를 Icelloff, Irefoff라고 하면, ｜Icell－Iref｜＞｜Icelloff－Irefoff｜가 성립한다.

이것에 의해, ｜VrefO－VcellO｜＜｜Vref－Vcell｜가 성립한다. 따라서, 실시예 1에서의 구성에 따르면, 근소한 전류의 변화를 큰 전압의 변화로 변환할 수 있기 때문에, 높은 검출 감도를 실현할 수 있다.

또, 본 구성을 갖는 비휘발성 반도체 기억 장치(1000)의 전체 구성예에 대해서, 도 11을 이용하여 설명한다. 비휘발성 반도체 기억 장치(1000)는 도 11에 도시하는 바와 같이, 행렬 형상으로 배치되는 복수의 메모리 셀 m, 행 방향으로 배치되는 워드선 WLO, WL1, WL2, … 및 열 방향으로 배치되는 비트선 BL0, BLl, BL2, …을 포함하는 메모리 셀 어레이 MA, 어드레스핀 ADD로부터 외부 어드레스 신호를 받는 어드레스 버퍼(100), 제어핀(CE#, OE#, WE#)으로부터 외부 제어 신호를 받아 내부 제어 신호를 출력하는 제어 회로(102), 어드레스 버퍼(100)가 출력하는 내부 행 어드레스(internal row address)를 디코딩하여 메모리 셀 어레이 MA의 행을 선택하는 행 디코더(104), 어드레스 버퍼(100)가 출력하는 내부 열 어드레스(internal column address)를 디코딩하여 메모리 셀 어레이 MA의 열을 선택하기 위한 열 디코더(106) 및 비트선에 대응하여 마련된 열 디코더(106)의 출력에 의해 온 상태로 되는 Y게이트 YG를 포함한다.

비휘발성 반도체 기억 장치(1000)는 또, 데이터 입출력핀 DQ로부터 데이터를받거나, 또는 메모리 셀 어레이 MA로부터 판독한 데이터를 데이터 입출력핀 DQ로 출력하기 위한 입출력 회로(108), 참조 셀 r, 참조 셀 r의 비트선 BL과 접속되는 Y게이트 YGR, 참조 셀 r의 행(WLR) 및 Y게이트 YGR을 선택하기 위한 제어 회로(110) 및 메모리 셀로부터의 판독 전류와 참조 셀의 판독 전류의 차이를 검출하는 센스 앰프(112)를 포함한다. 상기한 전류 검출부, NMOS 다이오드, 정전류 회로 및 차동 증폭기는 센스 앰프(112)에 포함된다.

(실시예 2)

실시예 2에서는 실시예 1에서의 정전류 회로의 구체적 구성의 일례에 대하여 설명한다. 도 3을 참조하면, PMOS 트랜지스터 P20 및 NMOS 다이오드 N20을 포함하는 구동 회로(13) 및 NMOS 트랜지스터 N18, N19는 정전류 회로 C0, C1을 구성한다.

트랜지스터 P20은 전원 전압을 받는 노드와 노드 Z6 사이에 접속된다. 트랜지스터 P20의 게이트는 커런트 미러(7a)의 구성 요소인 트랜지스터 P6의 게이트와 동일한 신호 Z2를 받는다. NMOS 다이오드 N20은 노드 Z6와 노드 GND 사이에 접속된다.

트랜지스터 N18은 노드 A와 노드 GND 사이에 접속되고, 게이트는 노드 Z6의 전압 신호 Vcom을 받는다. 트랜지스터 N19는 노드 B와 노드 GND 사이에 접속되고, 게이트로 노드 Z6의 전압 신호 Vcom을 받는다.

참조 측의 프리센스 앰프부(1b)에 포함되는 트랜지스터 P3은 트랜지스터 P6과의 사이에서 커런트 미러를 구성하고, 또한, 트랜지스터 P20과의 사이에서도 커런트 미러를 구성한다. PM0S 트랜지스터의 크기 비를 변경하여, 트랜지스터 P20에 흐르는 전류 Iref×a를 검출 전류 Iref보다 작게 한다(Iref×a ＜ Iref : O＜a＜1).

트랜지스터 P20에 의해서 얻어지는 전류 Iref×a는 NMOS 다이오드 N20에 의해 전압 Vcom으로 변환된다. 전압 Vcom은 정전류를 공급하기 위한 NMOS 트랜지스터 N18, N19의 게이트에 인가된다. NMOS 다이오드 N20과 트랜지스터 N18, N19의 크기는 실질적으로 동일하게 하고, 트랜지스터 N18, N19에 의해 오프셋 전류 Iref×a를 공급한다.

실시예 2에 따르면, 참조 측에서 검출된 전류 그 자체를 이용하여 오프셋 전류를 발생시키기 때문에, 회로 구성이 용이하게 된다.

(실시예 3)

실시예 3에서는 실시예 2의 변형예를 나타낸다. 실시예 2에서는 오프셋 전류 Iref×a를 공급하기 위한 구성을 나타내었지만, 실시예 3에서는 커런트 미러를 구성하는 PM0S 트랜지스터의 크기 비를 변경함으로써, 차동 증폭기의 하나의 입력 노드에 전류 Iref×(1-a)를 공급한다.

도 4를 참조하면, 트랜지스터 P6 대신에 PMOS 트랜지스터 P6'를 배치한다. 트랜지스터 P6'는 프리센스 앰프부(1b)에서의 트랜지스터 P3과 함께 커런트 미러(7c)를 구성한다. 트랜지스터 P6'는 전원 노드와 노드 B 사이에 접속되고, 게이트로 신호 Z4를 받는다.

트랜지스터 P3과 P6'의 크기 비에 따라, 노드 B에 전류 Iref×(1-a)를 공급한다. 노드 B에는 전류 전압 변환 소자인 NMOS 다이오드 N6을 접속시킨다. 이것에 의해, 차동 증폭기(2)의 입력 노드 B에 공급되는 전압이 종래보다 낮아진다.

어레이 셀 측의 프리센스 앰프부(1a)에 대해서는 PM0S 트랜지스터 P20 및 NMOS 다이오드 N20을 포함하는 구동 회로(13) 및 NMOS 트랜지스터 N18을 배치한다. 이들의 접속 관계는 상술한 바와 같다.

트랜지스터 P3, P20은 커런트 미러를 구성한다. 트랜지스터 P20에 의해, 노드 Z6에 전류 Iref×a를 공급하고, NMOS 다이오드 N20에 의해, 전류 Iref×a를 전압 Vcom으로 변환한다.

게이트가 트랜지스터 P20과 NMOS 다이오드 N20과의 접속 노드 Z6에 접속되는 트랜지스터 N18에 의해, 오프셋 전류 Iref×a를 공급한다. 이것에 의해, 차동 증폭기의 입력 노드 A에 공급되는 전압이 종래의 구성보다 낮아진다. 따라서, 실시예 3에 따른 구성을 이용한 경우에도 실시예 2와 마찬가지의 효과를 낼 수 있다.

또, 커런트 미러 및 회로 정수는 비례 관계를 동일하게 하면, 동일 전압을 얻을 수 있는 것은 공지이며, 구동력 향상을 위해 커런트 미러부 및 그 부하 회로의 크기를 n배로 하여도 동일한 효과가 얻어진다.

(실시예 4)

실시예 4에서는 다치 셀을 포함하는 비휘발성 반도체 기억 장치에서의 판독 구성에 대하여 설명한다. 도 5를 참조하여, 임계값 상태에 따라 4개의 데이터를기억할 수 있는 4치 셀(four-value cell)에 대응하는 구성을 일례로 하여 설명한다. 어레이 셀로부터의 판독 전류가 4개의 레벨 중 어느 것에 속하는지를 판별하기 위해서, 판독 전류와 3개의 다른 전류값을 비교한다.

도 5를 참조하여, 어레이 셀 측에는 프리센스 앰프부(1a), PMOS 트랜지스터 P21, P22, P23 및 전류 전압 변환 소자인 NMOS 다이오드 N21, N22, N23을 배치한다.

트랜지스터 P21은 전원 노드와 노드 A1 사이에 배치되고, NMOS 다이오드 N21은 노드 A1과 노드 GND 사이에 접속된다. 트랜지스터 P22는 전원 노드와 노드 A2 사이에 배치되고, NMOS 다이오드 N22는 노드 A2와 노드 GND 사이에 접속된다. 트랜지스터 P23은 전원 노드와 노드 A3 사이에 배치되고, NMOS 다이오드 N23은 노드 A3과 노드 GND 사이에 접속된다.

트랜지스터 P21, P22, P23 각각은 프리센스 앰프부(1a)에 포함되는 트랜지스터 P1과 함께 커런트 미러를 구성한다.

노드 A1, A2, A3 각각에는 정전류 회로 C11, C12, C13을 각각 배치한다. 정전류 회로 C11, C12, C13은 각각 전류 Icom1, Icom2, Icom3을 공급한다.

참조 셀 측에는 프리센스 앰프부(40a, 40b, 40c), PMOS 트랜지스터 P31, P32, P33 및 전류 전압 변환 소자인 NMOS 다이오드 N31, N32, N33을 배치한다. 프리센스 앰프부(40a, 40b, 40c) 각각의 회로 구성은 프리센스 앰프부(1b)와 동일하다.

프리센스 앰프부(40a, 40b, 40c)는 각각 레벨이 다른 참조 셀(R1, R2, R3으로 기재함)에 대응하고 있다.

트랜지스터 P31, P32, P33 각각은 프리센스 앰프부(40a, 40b, 40c)에 포함되는 PMOS 트랜지스터(프리센스 앰프부(1b)에서의 트랜지스터 P3에 상당)와 함께 커런트 미러를 구성한다. 트랜지스터 P31의 게이트에서 받는 신호(또는 신호의 노드)를 Z4a, 트랜지스터 P32의 게이트에서 받는 신호(또는 신호의 노드)를 Z4b, 트랜지스터 P33의 게이트에서 받는 신호(또는 신호의 노드)를 Z4c로 기재한다.

트랜지스터 P31은 전원 노드와 노드 B1 사이에 배치되고, NMOS 다이오드 N31은 노드 B1과 노드 GND 사이에 접속된다. 트랜지스터 P32는 전원 노드와 노드 B2 사이에 배치되고, NMOS 다이오드 N32는 노드 B2와 노드 GND 사이에 접속된다. 트랜지스터 P33은 전원 노드와 노드 B3 사이에 배치되고, NMOS 다이오드 N33은 노드 B3과 노드 GND 사이에 접속된다.

프리센스 앰프부(40a) 및 트랜지스터 P31에 의해 검출되는 전류를 Iref1, 프리센스 앰프부(40b) 및 트랜지스터 P32에 의해 검출되는 전류를 Iref2, 프리센스 앰프부(40c) 및 트랜지스터 P33에 의해 검출되는 전류를 Iref3이라 한다.

노드 Bl, B2, B3의 각각에는 정전류 회로 C21, C22, C23을 배치한다. 정전류 회로 C21, C22, C23은 각각 전류 Icoml, Icom2, Icom3을 공급한다.

차동 증폭기(2a)에 의해 노드 A1의 전압과 노드 B1의 전압의 차이가 검출된다. 검출 결과로서 신호 OUT1이 출력된다. 차동 증폭기(2b)에 의해 노드 A2의 전압과 노드 B2의 전압의 차이가 검출된다. 검출 결과로서 신호 OUT2가 출력된다. 차동 증폭기(2c)에 의해 노드 A3의 전압과 노드 B3의 전압의 차이가 검출된다. 검출 결과로서 신호 OUT3이 출력된다.

신호 OUT1, OUT2, OUT3에 의해, 어레이 셀의 데이터가 4개의 레벨 중 어느 것에 상당하는지가 판단된다.

정전류 회로에 의해 공급되는 오프셋 전류 Icom1, Icom2, Icom3은 센스 레벨에 따라 결정된다.

종래의 다치 플래쉬(multi-level flash)에 대응하는 판독 회로에서는 NMOS 트랜지스터의 전류-전압 특성에 의해, 임계값이 낮은 레벨(공급되는 전류가 큼)일수록 센스 감도는 나빠진다.

이에 비하여, 실시예 4에서는 참조 측 및 어레이 셀 측 각각에 대하여, 센스 레벨에 따른 소정의 오프셋 전류를 공급할 수 있다. 그 결과, 어느 레벨에서도 높은 센스 감도를 얻을 수 있다.

(실시예 5)

실시예 5에서는 실시예 4에 있어서의 개량예를 설명한다. 실시예 4에서 설명한 판독 구성에서, 판독 전류로부터 오프셋 전류를 뺀 값이 모두 같게 되도록 정전류 회로의 회로 구성을 결정한다. 이것에 의해 모든 레벨의 검출 감도를 같게 할 수 있다.

일례로서, 참조 셀 R1의 판독 전류를 10㎂, 참조 셀 R2의 판독 전류를 20㎂, 참조 셀 R3의 판독 전류를 30㎂로 한다. 이에 대하여, 오프셋 전류 Icom1, Icom2, Icom3이 각각 5㎂, 15㎂, 25㎂로 되도록 정전류 회로를 구성한다. 그 결과,(Iref1-Icom1), (Iref2-Icom2), (Iref3-Icom3)이 모두 같게 된다. 따라서, 모든 검출 감도를 같게 할 수 있다.

(실시예 6)

실시예 6에 있어서의 센스 앰프 구성에 대하여 설명한다. 도 6 및 도 7을 참조하여, 4치 셀에 대응하는 구성을 일례로 하여 설명한다. 도 6을 참조하면, 어레이 셀 측에서는 프리센스 앰프부(1a)에 대하여, 트랜지스터 P21, P22, P23, NMOS 다이오드 N21, N22, N23 및 정전류 회로 C32, C33을 배치한다. 프리센스 앰프부(1a), 트랜지스터 P21, P22, P23 및 NMOS 다이오드 N21, N22, N23의 접속 관계는 상술한 바와 같다. 정전류 회로 C32는 노드 A2에, 정전류 회로 C33은 노드 A3에 접속한다. 정전류 회로 C32, C33은 각각 전류 Icom2, Icom3을 공급한다.

참조 셀 측에서는 프리센스 앰프부(40a, 40b, 40c)에 대하여, 트랜지스터 P31, P32, P33, NMOS 다이오드 N31, N32, N33 및 정전류 회로 C42, C43을 배치한다. 프리센스 앰프부(40a, 40b, 40c), 트랜지스터 P31, P32, P33 및 NMOS 다이오드 N31, N32, N33의 접속 관계는 상술한 바와 같다. 정전류 회로 C42는 노드 B2에, 정전류 회로 C43은 노드 B3에 접속된다. 정전류 회로 C42, C43은 각각 전류 Icom2, Icom3을 공급한다.

차동 증폭기(2a)는 노드 A1과 B1의 전압차를, 차동 증폭기(2b)는 노드 A2와 B2의 전압차를, 차동 증폭기(2c)는 노드 A3과 B3의 전압차를 검출한다.

오프셋 전류 Icom2는 1단계 낮은 참조 전류 Iref1을 이용하여 생성한다. 오프셋 전류 Icom3은 1단계 낮은 참조 전류 Iref2를 이용하여 생성한다.

보다 구체적으로는 도 7을 참조하여, PMOS 트랜지스터 P40 및 NMOS 다이오드 N40을 포함하는 구동 회로(50) 및 NMOS 트랜지스터 N41, N42에 의해 정전류 회로 C32, C42를 구성한다.

PMOS 트랜지스터 P43 및 NMOS 다이오드 N43을 포함하는 구동 회로(52) 및 NMOS 트랜지스터 N44, N45에 의해 정전류 회로 C33, C43을 구성한다.

트랜지스터 P40은 전원 노드와 노드 Z9 사이에 접속되고, 게이트는 신호 Z4a를 받는다. NMOS 다이오드 N40은 노드 Z9와 노드 GND 사이에 접속된다. 트랜지스터 N41은 노드 A2와 노드 GND 사이에 접속되고, 게이트는 노드 Z9와 접속된다. 트랜지스터 N42는 노드 B2와 노드 GND 사이에 접속되고, 게이트는 노드 Z9와 접속된다. 트랜지스터 P40에는 전류 Iref1이 흐른다. 기본 구성은 실시예 2에서 설명한 구성과 동일하다.

트랜지스터 P43은 전원 노드와 노드 Z10 사이에 접속되고, 게이트는 신호 Z4b를 받는다. NMOS 다이오드 N43은 노드 Z10과 노드 GND 사이에 접속된다. 트랜지스터 N44는 노드 A3과 노드 GND 사이에 접속되고, 게이트는 노드 Z10과 접속된다. 트랜지스터 N44는 노드 B3과 노드 GND 사이에 접속되고, 게이트는 노드 Z10과 접속된다. 트랜지스터 P43에는 전류 Iref2가 흐른다. 기본 구성은 실시예 2에서 설명한 구성과 동일하다.

전류 Irefl, Iref2, Iref3은 Iref3＞Iref2＞Iref1의 관계에 있다.

이와 같이 실시예 6에서는, 참조 전류 Iref3의 오프셋 전류 Icom3을 참조 전류 Iref2로부터, 참조 전류 Iref2의 오프셋 전류 Icom2를 참조 전류 Iref1에 의해 생성한다. 이와 같이 함으로써, 오프셋 전류를 발생하는 회로를 간단하게 구성할 수 있게 된다.

또한, 예를 들면, 전류 Irefl, Iref2, Iref3을 10㎂, 20㎂, 30㎂로 하고, 오프셋 전류 Icom2, Icom3을 각각 10㎂, 20㎂로 되도록 정전류 회로를 구성하면, 모든 검출 감도를 같게 할 수 있다.

또, 도 10a, 10b는 각각 종래 구성과 도 7에 나타내는 본 발명의 구성에서, 차동 증폭기의 입력을 비교한 결과를 나타내고 있다. 도 1Oa는 종래 구성(오프셋 전류 없음)에, 도 10b는 본 발명의 구성(오프셋 전류 있음)에 대응하고 있다.

오프셋 전류가 있을 경우, 오프셋 전류가 없을 경우에 비해 전위차가 커지고 있는 것을 알수 있다.

(실시예 7)

실시예 7에서는 실시예 1의 변형예를 나타낸다. 도 8을 참조하면, 실시예 7에 따른 비휘발성 반도체 기억 장치는 어레이 셀에 대응하는 프리센스 앰프부(1a)와, 참조 셀에 대응하는 프리센스 앰프부(1b)와, 차동 증폭기(2)와, 트랜지스터 P5, P6과, 정전류 회로 C0, C1과, 저항 소자(70, 71)를 포함한다.

차동 증폭기(2)와, 프리센스 앰프부(1a), 트랜지스터 P5 및 정전류 회로 C0의 관계는 상술한 바와 같다. 차동 증폭기(2)와, 프리센스 앰프부(1b), 트랜지스터 P6 및 정전류 회로 C1의 관계는 상술한 바와 같다.

실시예 7에서는 차동 증폭기(2)의 제 1 입력 노드 A와 노드 GND 사이에 저항 소자(70)를 접속하고, 차동 증폭기(2)의 제 2 입력 노드 B와 노드 GND 사이에 저항 소자(72)를 접속한다.

저항 소자(70)는 검출 전류 Icell을 전압으로 변환하고, 저항 소자(72)는 검출 전류 Iref를 전압으로 변환한다. 실시예 1 내지 실시예 6에서는 전류 전압 변환 소자로서 NMOS 다이오드의 경우를 나타내었지만, 이것을 저항 소자(70), 또는 저항 소자(72)로 치환해도 실시예 1과 마찬가지로 센스 감도를 향상시킬 수 있게 된다.

다치 셀에 대한 실시예 7의 구성의 적용에 대하여, 도 9를 이용하여 설명한다. 일반적으로는 미소한 전류값을 큰 전압차로 변환하기 위해서는 저항값을 크게 해야 한다.

그런데, 다치 셀에 대응하는 판독 회로에서는, 낮은 전류값을 기준으로 하면 높은 전류를 검출할 때에 전압차가 동작 전압 Vcc를 초과해서 회로가 정확하게 동작하지 않는 경우가 발생할 수 있다(도 9a 참조).

그러나, 실시예 7에 의한 구성에 따르면, 정전류 회로를 이용하여 오프셋 전류를 공급하고 있다. 따라서, 판독 감도를 저하시키지 않고 전압 레벨을 적정하게 낮출 수 있게 된다(도 9b 참조).

이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경 가능한 것은 물론이다.

Claims

비휘발성 메모리 셀과,

상기 메모리 셀의 기억 데이터를 판별하기 위한 참조 셀(reference cell)과,

제 1 입력 노드의 전압과 제 2 입력 노드의 전압의 차이를 검출하는 차동 증폭기와,

상기 제 1 입력 노드에 접속되어, 상기 메모리 셀로부터의 제 1 판독 전류를 전압으로 변환하기 위한 제 1 전류 전압 변환 소자와,

상기 제 2 입력 노드에 접속되어, 상기 참조 셀로부터의 제 2 판독 전류를 전압으로 변환하기 위한 제 2 전류 전압 변환 소자와,

상기 제 1 및 제 2 판독 전류의 전류값을 조정함으로써, 상기 차동 증폭기의 검출 감도를 조정하는 이득 조정 회로

를 구비하는 비휘발성 반도체 기억 장치.
n개(상기 n은 3 이상의 정수)의 기억 상태를 취할수 있는 비휘발성 메모리 셀과,

상기 n개의 기억 상태를 판별하기 위한 k개(상기 k는 2 이상의 정수)의 참조 셀과,

각각이 상기 메모리 셀의 제 1 판독 전류를 전압으로 변환하는 k개의 제 1전류 전압 변환 소자와,

상기 k개의 참조 셀로부터의 k개의 제 2 판독 전류를 전압으로 변환하는 k개의 제 2 전류 전압 변환 소자와,

상기 제 1 전류 전압 변환 소자의 출력과, 상기 k개의 제 2 전류 전압 변환 소자 각각의 출력의 차이를 검출하는 k개의 차동 증폭기와,

상기 k개의 제 2 판독 전류 및 상기 제 1 판독 전류의 전류값을 조정함으로써, 상기 k개의 차동 증폭기 각각의 검출 감도를 조정하는 이득 조정 회로

를 구비하는 비휘발성 반도체 기억 장치.