JPS63271799A - 半導体不揮発性メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 半導体不揮発性メモリ装置であって、不揮発性のメモリ
セルに対応して設けられたセンス増幅回路と、該センス
増幅回路から出力されたデータの誤りを自動的に訂正す
る回路を有し、かつ誤り訂正回路からの信号に現れる過
渡的な誤り信号（いわゆる「ひげ」）を除去する回路を
備えることにより、誤り訂正回路による誤りデータ訂正
動作を確実なものにする。

〔産業上の利用分野〕

本発明は、半導体不揮発性メモリ装置に関し、特に、電
気的に書換え可能な不揮発性のメモリ、例えばＥ　Ｅ　
Ｐ　ＲＯＭ　（Ｅｌｅｃｔｒｉｃａｌｌｙ　Ｐ！、ｒａ
ｓａｂｌｅ　ａｎｄＰｒｏｇｒａｍｍａｂｌｅ　Ｒｅａ
ｄ　０ｎｌｙ　Ｍｅｍｏｒｙ）、またはＥ’ＰＲＯＭ　
　（ｔｉｒａｓａｂｌｅ　　ａｎｄ　　Ｐｒｏｇｒａｍ
ｍａｂｌｅ　　Ｒｅａｄ　　ＯｎｌｙＭｅｍｏｒｙ）等
を有し、該メモリからのデータの読出しを高精度に行え
るようにした装置に関する。これらのメモリは、■電源
の供給がなくても長時間に渡って記憶の保持が可能であ
る、■消去および書換えを容易に行える、■最近の価格
の低減化、等の事情により、種々の用途、例えば電子楽
器、ファクシミリ、電話機、ＩＣカード等に利用されて
いる。

〔従来の技術〕

上述した電気的に書換え可能な不揮発性のメモリの一例
として例えばＥＥＦＲＯＭを例にとると、このＥＥＦＲ
ＯＭの重要な特性の１つに繰返し書換え可能回数がある
。この繰返し書換え可能回数はメーカ側がユーザ側に対
してデバイスの品質を保証する観点から設定されるもの
である（例えば１万回）が、セルの結晶、トンネル絶縁
膜等の欠陥、ごみ粒子、パターニング不良等に起因して
、何度もこの書換えを繰返した時にメモリ・セルが不良
となる場合がある。この種の原因により不良となるメモ
リの多くは、全ビット（例えば６４にすなわち６５５３
６ビツト）に占める割合は１〜１０ビツトと非常に少な
く、故障分類で偶発不良領域にある。

このような問題に対処するため、５ｅｅｑ　Ｔｅｃｈ、
社により１９８４年、誤り訂正回路（Ｅｒｒｏｒ　Ｃｂ
ｅｃｋ　ａｎｄＣｏｒｒｅｃｔ　ｃｉｒｃｕｉｔ；　Ｅ
　ＣＣ回路）をメモリと同一チップ上に搭載した装置が
提案された（ＩＳＳＣＣ８４゜ＴＲＡＭ　１０．４）。

このＥＣＣ回路は、セルにデータを書込む際に該データ
から予め成る組合せで検査用のデータを作成し、該セル
に書込まれたデータをセンス増幅回路（以下Ｓ／Ａ回路
と称する）を介して読出す際に、セルのデータと検査用
のデータとの成る組合せに基づき、セルのデータが正し
くない場合にはその誤ったデータのビットを反転さ、せ
て出力する機能を有している。従って、このＥＣＣ回路
によれば、仮にセルが不良になったとしても、セル毎に
１ビツトずつ正しい出力信号が読出される。

第５図にはＥＣＣ回路を用いた従来形の一例としてのＥ
ＥＦＲＯＭ装置の主要部の構成が示される。同図におい
て、５０は制御ゲートに所定の電圧Ｖｒｅｆが印加され
た２重ゲート構造のＥＥＦＲＯＭセル、５１は制御ゲー
トがワードデコーダー〇側に接続されたトランジスタ、
５２は制御ゲートがコラムデコーダＣＤ側に接続された
トランジスタを示し、これらは直列に接続されている。

５３はセンスアンプ（Ｓ／Ａ）回路であって、セル５０
に流れる電流ｉｃを電圧Ｖｃに変換する回路５４と、こ
のｉｃ　／Ｖｃ変換回路５４の出力電圧Ｖｃのバッファ
リングを行うバッファ回路５５とを有している。５６は
前述したＥＣＣ回路、５７は排他的論理和ゲートを示す
。

第５図に示される装置においては、所定のアドレス指定
に基づきワードデコーダ出カー〇およびコラムデコーダ
出力ＣＤによってセル５０が選択され、それによってト
ランジスタ５１および５２がオンした時に、セル５０に
流れる電流ｉ、を電圧Ｖｃに変換し、バッファリングを
行なった後でＥＣＣ回路５６によりデータの誤り訂正を
行い、それによって本来の正しいデータが読出されるよ
うになっている。

〔発明が解決しようとする問題点〕

上述した従来形装置における問題点について、以下、第
６図（ａ）　〜（ｄ）および第７図（ａ）　〜（ｆ）を
参照しながら説明する。

（１）第１の問題点く第６図（ａ）〜（ｄ）参照）ＥＥ
ＦＲＯＭにおいては、トンネル絶縁膜が劣化し、例えば
このトンネル絶縁膜に微少リークが発生してその結果、
セルのフローティングゲートの電荷が抜けていくことに
よりセルのＩｌｏのマージンが低下すると、Ｓ／Ａ出力
ＶｓＡ’　（ｎ）の０″から“１”へのレベル遷移は、
（ａ）に示されるように他（７）Ｓ／Ａ出力Ｖｓｓ’　
（１）、Ｖｓｎ’　（２）の確定時点ｔａより遅れたｔ
ｂの時点で行われる。

この場合、ｔａＯ時点では、Ｓ／Ａ出力ＶｓＡ’　（ｎ
）（以下単にｖｉＡ’　と表わす）は本来の“１”では
なく“０”であるので、（ｂ）に示されるように、ＥＣ
Ｃ回路５６は“１”に訂正する旨の信号を排他的論理和
ゲート５７に供給する。これによって、排他的論理和ゲ
ート５７からは訂正された出力信号０［ＩＴとして１”
が出力される。

続いて、Ｓ／Ａ出力ｖ３．′が本来のレベルとして“０
”から“１”に遷移するｔｂの時点において、該Ｓ／Ａ
出力の論理レベルは“１”になり、これに応答してＥＣ
Ｃ回路が作動する。しかしながら（ｃ）に示されるよう
に、ＥＣＣ回路５６は瞬時には応答できないのでしばら
（の間、１′″を出力する。従ってこの間、排他的論理
和ゲート５７からは誤った出力信号ＯＵＴとして、（ａ
）に示されるように、“０”の過渡的な誤り信号（ハザ
ード、いわゆる「ひげＪ）が出力される。

続いて、ＥＣＣ回路５６がＳ／Ａ出力ｖｓＡ’　の“０
から“１″への遷移に応答した出力を発生するｔｃの時
点でようやく、（ｄ）に示されるようにＥＣＣ回路５６
は“０”に訂正する旨の信号を排他的論理和ゲート５７
に供給する。これによって、排他的論理和ゲート５７か
らは再度訂正された出力信号ＯＵＴとして１”が出力さ
れる。

すなわち、ＥＣＣ回路を搭載したＥＥＰＲＯＭ装置にお
いては、トンネル絶縁膜の劣化に起因して成るセルのＩ
ｌｏのマージンが低下し、それによってＳ／Ａ出力のレ
ベル遷移が遅延した時は、瞬時にＥＣＣ回路が動作する
ことは不可能であるので、出力信号ＯＭＩＴには必然的
に「ひげ」が重畳してしまうことになる。これは、デー
タの高精度な読出しという観点から、好ましいこととは
言えない。

（２）第２の問題点（第７図（ａ）〜（ｆ）参照）同図
において（ａ）はバッファ５５の入出力電圧特性を示し
、ｖｔｈはしきい値レベルを表わす。すなわち、ｉｃ／
ｖｃ変換回路５４の出力Ｖｃがこのｖｔｈの”　　レベ
ルより高い時はＳ／Ａ出力Ｖｓｓ’　ハＶｃｃ　ｚ　ス
なわち“１”で、ｉｃ／Ｖｃ変換回路５４の出力Ｖｃが
このｖｔｈのレベルより低い時はＳ／Ａ出力ｖｓａ’は
Ｖｓｓ　、すなわちＯ′″である。

ところが、さらにセルの１７０のマージンが低下してセ
ル電流がＳ／Ａ出力ｖ３．′　のＩｌｏの遷移領域（Ｖ
ｔｈに対応）に掛かった場合、あるいは（ｂ）に示され
るようにセル電流ｉ　ｃにノイズ等が重畳して該セル電
流ｉｃがしきい値電流ｉい値を境にして変動した場合に
は、（ｃ）に示されるようにセル電圧Ｖｃの値がしきい
値レベルｖｔｂを境にして変動するという事態が生じる
。

従ッテ、Ｓ／Ａ回路５３ノ出力信号ｖｓＡ’　は（ｄ）
に示されるように所定のレベルに確定されず、発振して
しまう。このことは、後段に接続されるＥＣＣ回路５６
の誤りデータ訂正動作を不可能にするものであり、好ま
しくない。

（ｅ）はセル・スレッショルド電圧Ｖｃｔｈの時間的変
化を示しており、図中、ＶＦＧはフローティングゲート
の電荷が空の時のセル・スレッショルド電圧、Ｅｔｈは
データ消去時のセル・スレッショルド電圧、Ｗｔｈはデ
ータ書込み時のセル・スレッショルド電圧を表わす。セ
ルが正常な時は、Ｅｔｈおよびｈｔｈは共にＶＦＧとの
間に充分なレベル差を確保しているので、セル電流に多
少の変動があってもデータ消去およびデータ書込みは高
精度に行うことができる。しかしながら、トンネル絶縁
膜の劣化によりセルにリークが生じている場合には、図
中矢印で示されるように、ｇｔｈおよびｗｔｈは共にＶ
ＦＧのレベルに近づいていく。従って、セル電流が何ら
かの原因で変動した場合には、上述したようにＳ／Ａ出
力ｖｓａ’が確定されず、発振してしまう。

（ｆ）はセル電流ｉｃとセル・スレッショルド電圧Ｖｃ
ｔｈとの関係を示す。同図においてＶＦＧのレベルを仮
にＥｔｈまたは−ｔｈのいずれの側に設定したとしても
、セル電流ｉｃの値は必ずＥｔｈまたはｈｔｈのいずれ
かの側でＳ／Ａ出力のＩｌｏの遷移領域を横切る。これ
は、Ｓ／Ａ出力Ｖ３Ａ’が確定されず、発振してしまう
状態を意味するものである。

本発明は、上述した従来技術における問題点に鑑み創作
されたもので、回路構成を複雑にすることなく、完全な
ＥＣＣ救済を可能にする半導体不揮発性メモリ装置を提
供することを目的としている。

ｃ問題点を解決するための手段〕 上述した従来技術における問題点は、第１図の原理ブロ
ック図に示されるように、不揮発性のメモリセル１と、
該メモリセルに対応して設けられ、該メモリセルが選択
された時に該メモリセルに流れるセル電流ｉｃの変化を
電圧Ｖｃの変化に変換する回路２Ａを有するセンス増幅
回路２と、該センス増幅回路から出力された電圧信号Ｖ
Ｓａに対して該電圧信号の論理レベルの誤りを自動的に
訂正する誤り訂正回路３と、該誤り訂正回路により訂正
された信号に現れる過渡的誤り信号を除去する回路４と
、を備えてなる半導体不揮発性メモリ装置を提供するこ
とにより、解決される。

〔作　用〕

上述した構成によれば、誤り訂正回路３により訂正され
た信号に現れる過渡的誤り信号（いわゆる「ひげ」）は
その後段に接続された過渡的誤り信号除去回路４により
除去されるので、本来の正しいデータ、すなわちセル内
に書込まれたデータは常に、誤ることなく高精度に読出
される。

〔実施例〕

第２図には本発明の一実施例としてのＥＥＰＲＯＭ装置
の主要部の構成が示される。

第２図において、２０はＥＥＦＲＯＭセルを示し、該セ
ルはフローティングゲートＦＧを有し、また制御ゲート
には所定の電圧Ｖｒｅ　ｆが印加されている。

ＥＥＦＲＯＭセルは、トンネル絶縁膜（図示せず）を通
してフローティングゲートＦＧへ電荷を注入または放出
して書込みと消去または読出しが行われるようになって
いる。セル２０のソース側は低電位の電源ラインＶｓｓ
に接続され、そのドレイン側はトランジスタ２工および
２２を介してＳ／Ａ　（、センスアンプ）回路２５内の
ｉｃ／Ｖｃ変換回路２５Ａに接続されている。トランジ
スタ２１の制御ゲートはワードラインを介してワードデ
コーダ２３に接続され、アドレスＡＤＤ指定に基づいて
該ワードデコーダがセル選択動作を行うことによりトラ
ンジスタ２１がオンするようになっている。また、トラ
ンジスタ２２０制御ゲートはビットラインを介してコラ
ムデコーダ２４に接続され、上述のアドレスＡＩ）Ｄ指
定に基づいて該コラムデコーダがセル選択動作を行うこ
とによりトランジスタ２２がオンするようになっている
。従って、トランジスタ２１および２２がオン状態にあ
る時に、もしセル２０のフローティングゲートＰＧに正
電荷が蓄積されていれば、すなわちセルが“０”の状態
にあれば、セル電流ｉｃが流れる。逆に、トランジスタ
２１および２２がオン状態にある時に、セル２０のフロ
ーティングゲートＦＧに負電荷が蓄積されていれば、す
なわちセルが１１′″の状態にあれば、セル電流ｔｃは
流れない。

Ｓ／Ａ回路２５は、セル電流ｉｃの変化を電圧Ｖｃの変
化に変換するｔｃ／Ｖｃ変換回路２５Ａと、この電圧Ｖ
ｃに所定のヒステリシス特性を持たせてバッファリング
を行うシュミット・トリガ回路２５Ｂを有している。ｉ
ｅ　／Ｖｃ変換回路２５Ａは、基準電圧ｖ０がゲートに
印加されたエンハンスメントモードのトランジスタ２５
１　と、ドレイン側に電源電圧Ｖｃｃが印加されたデプ
レッションモードのトランジスタ２５２とを有している
。また、シュミット・トリガ回路２５Ｂは、後で詳述す
るが、所定のヒステリシス電圧ｖｈを有しており、この
ヒステリシス電圧ｖｈＯ値はノイズ等に起因する電圧Ｖ
ｃの変動分よりも大きく設定されている。

さらに２６はＳ／Ａ回路２５の出力電圧ＶＳＡに対して
バッファリングを行うバッファ、２７はＳ／Ａ回路２５
からバッファ２６を介して出力される信号すなわちデー
タのレベルの誤りを自動的に訂正する誤り訂正回路を示
す。この誤り訂正回路２７は、誤り訂正信号発生回路２
７Ａと、排他的論理和ゲート２７Ｂと、センスアンプ（
Ｓ／Ａ）２７Ｇと、検査セルアレイ２７Ｄと、検査デー
タ発生回路２１Ｂとををしている。誤り訂正回路２７に
おいては、まず検査データ発生回路２７Ｂが入力された
書込みデータに基づき成る組合せで検査用データを作成
し、この作成された検査用データは、検査セルアレイ２
７Ｄに格納され、センスアンプ（Ｓ／Ａ）２７Ｃで増幅
された後、誤り訂正信号発生回路２７八に送られる。

この誤り訂正信号発生回路２７Ａは、Ｓ／Ａ回路２５か
らのデータと検査用Ｓ／Ａ２７Ｃからのデータとの成る
組合せに基づき、前者のデータが正しくない場合にはそ
の誤ったデータのビットを反転させて排他的論理和ゲー
）　２７Ｂに供給する機能を有している。

Ｒｅに２８はハザード除去回路であって、排他的論理和
ゲー）　２７Ｂを介して送られてくる信号、すなわちセ
ルのデータに重畳して現れる、誤り訂正回路２７の訂正
動作に起因して必然的に発生する過渡的なパルス性の誤
り信号（ハザード）を除去するためのものである。この
ハザード除去回路２８の具体的な構成については、後で
詳述する。

次に、本実施例装置の特徴の１つであるシュミット・ト
リガ回路の作用について、第３図（ａ）〜（ｅ）を参照
しながら説明する。

同図において（ａ）はヒステリシス特性を示し、２つの
ことなるしきい値電圧Ｖｔｈ１．Ｖｔｈｚをそれツレ境
ニシテ、Ｓ／Ａ出力ｖｓＡがＶｃｃ　（”　１　”）ま
たはＶｓｓ　（“０″）のいずれかのレベルに遷移する
ようになっている。従って、前述したようにセル電流ｉ
　ｃの変動の幅、言い換えるとセル電圧Ｖｃの変動の幅
がヒステリシス電圧ｖｈの範囲内に収まっている場合に
は、その変動による影響はＳ／Ａ出力ＶＳａには現れな
い。

例えば、（ｂ）において■で示されるようにセル電ｍｉ
ｅにノイズ等が重畳し、それに応じてセル電圧Ｖｃが（
ｃ）の■に示されるように変動したとしても、その変動
分は上述のヒステリシス電圧ｖｈの範囲内に充分数まっ
ているので、Ｓ／Ａ出力ｖＳＡは、変動する以前の状態
がＶｓｓ　（Ｏ“）の場合には、（ｄ）の■に示される
ように発振することなくそのまま“０”の状態を維持す
る。逆に、変動する以前の状態がＶｃｃ　（“１″）の
場合には、Ｓ／Ａ出力ＶＳＡは、（ｅ）の■に示される
ようにｔｌの時点において発振することなく“０”の状
態に遷移する。セル電流ｉｃが■のように変動した場合
にも同様に、Ｓ／Ａ出力ＶＳＡは発振することなく、所
定のレベルに安定的に確定される。

次に、本実施例装置のもう１つの特徴をなすハザード除
去回路の作用について、第４図（ａ）〜（ｃ）を参照し
ながら説明する。

同図において（ａ）はハザード除去回路２８の具体的な
一構成例を示す。すなわち、同図に示される回路は、抵
抗とキャパシタからなる積分回路４Ａと、２つのインバ
ータ４Ｂ、　４Ｃとから構成される。特にインバータ４
Ｂについては、その動作レベル（トリップレベルＶｔｐ
）の大きさは、積分回路４Ａにより得られる信号の変化
の最大値の大きさよりも大きく設定されている。

従って、（ｂ）の■に示されるように“１”の信号に負
のハザードが重畳していても、積分回路４Ａの出力（■
の波形）の変化の最大値が上述のトリップレベルＶｔｐ
に達していないので、インバータ４Ｂは本来の反転動作
を行わない。従って、ハザード除去回路の出力（■の波
形）には■のハザードによる影響は現れず、それ故、本
来の“１”の信号のみが出力される。

（ｃ）は、′０”の信号に正のハザードが重畳している
時の各動作波形を示す。この場合にも同様に、積分回路
４Ａの出力（■の波形）の変化の最大値が上述のトリッ
プレベルＶｔｐに達していないので、インバータ４Ｂは
本来の反転動作を行わず、それ故、本来の“Ｏ”の信号
のみが出力される。

なお、上述した実施例では不揮発性のメモリとしてＥＥ
ＰＲＯＭを用いた場合について説明したが、これはＥＰ
ＲＯＭでもよい。すなわち、本発明は、使用中にセルの
リーク等の原因によりセルが不良となるような可能性を
有するメモリであれば広く適用され得るものである。

〔発明の効果〕

以上説明したように本発明の半導体不揮発性メモリ装置
によれば、Ｓ／Ａ回路内にラッチ、ＡＴＤ回路等を設け
ることなく比較的簡易構成で、誤り訂正回路による誤り
データ訂正動作を確実なものにし、完全なＥＣＣ救済を
実現することができる。

【図面の簡単な説明】

第１図は本発明による半導体不揮発性メモリ装置の原理
ブロック図、 第２図は本発明の一実施例としてのＥＥＦＲＯＭ装置の
主要部の構成を示す図、 第３図（ａ）〜（ｅ）は第２図のＳ／Ａ回路の作用を説
明するための図、 第４図（ａ）〜（ｃ）は第２図のハザード除去回路の作
用を説明するための図、 第５図は従来形の一例としてのＥＥＦＲＯＭ装置の主要
部の構成を示す図、 第６図（ａ）〜（ｄ）は第５図装置の１つの問題点を説
明するための図、 第７図（ａ）〜（ｆ）は第５図装置の他の問題点を説明
するための図、 である。 （符号の説明） １・・・メモリセル、 ２・・・センス増幅回路（Ｓ／Ａ回路）、２Ａ・・・セ
ル電流／電圧（ｉｃ／Ｖｃ　）変換回路、２Ｂ・・・シ
ュミット・トリガ回路、 ３・・・誤り訂正回路、 ４・・・過渡的誤り信号除去回路、 ｉＣ・・・セル電流、 Ｖｃ・・・セル電圧、 ｖ！Ａ・・・Ｓ／Ａ出力信号。 （ＣＩ）−構成例を示す回路図 （Ｃ）　　動作波形の他の例を示す図 ｔａ　　　　　　ｔｂｔｃ （ａ）Ｓ／Ａ出力のレベル遷移図 第５図装置の１つの問題。 第 （ｂ）　　ＥＣＣ回路の作用説明図（１，）（ｃ）ＥＣ
Ｃ回路の作用説明図（ｔｂ）（（ｊ）　ＥＣＣ回路の作
用説明図（ｔｃ）薇を説明するだめの図 ３図

Claims (1)

1. 【特許請求の範囲】 １、不揮発性のメモリセル（１）と、 該メモリセルに対応して設けられ、該メモリセルが選択
   された時に該メモリセルに流れるセル電流（ｉ＿ｃ）の
   変化を電圧（Ｖ＿Ｃ）の変化に変換する回路（２Ａ）を
   有するセンス増幅回路（２）と、該センス増幅回路から
   出力された電圧信号（Ｖ＿Ｓ＿Ａ）に対して該電圧信号
   の論理レベルの誤りを自動的に訂正する誤り訂正回路（
   ３）と、 該誤り訂正回路により訂正された信号に現れる過渡的誤
   り信号を除去する回路（４）と、 を備えてなる半導体不揮発性メモリ装置。 ２、前記過渡的誤り信号除去回路（４）は、積分回路（
   ４Ａ）と、該積分回路により得られる信号の変化の絶対
   値よりも大きいしきい値レベルで動作するインバータ（
   ４Ｂ）とを有する、特許請求の範囲第１項記載の半導体
   不揮発性メモリ装置。