KR20020070073A - 전류차를 증폭 검지하는 신호 증폭 회로 및 그를 구비한반도체 기억 장치 - Google Patents

Abstract

본 발명에 따른 신호 증폭 회로는 기준 전류와 메모리셀 전류의 차에 따른 전압을 제 1 노드 Ns에 생성하는 전류 비교부(120)와, 제 2 노드 No에 출력 신호 DOUT를 생성하는 출력 레벨 설정부(160)를 포함한다. 출력 레벨 설정부(160)는 제어 전압 Vm에 따른 일정 전류 Ip를 전원 노드(101)로부터 제 2 노드 No로 공급하기 위한 제 1 트랜지스터 QP12와, 제 1 노드 Ns의 전압에 따른 전류 In를 제 2 노드 No로부터 접지 노드(102)로 흐르게 하기 위한 제 2 트랜지스터 QN12를 갖는다. 제 2 트랜지스터 QN12를 흐르는 전류 In는 기준 전류와 메모리셀 전류가 균형을 이룬 상태에서 일정 전류 Ip와 균형을 이루도록 설계된다.

Description

전류차를 증폭 검지하는 신호 증폭 회로 및 그를 구비한 반도체 기억 장치{SIGNAL AMPLIFICATION CIRCUIT FOR AMPLIFYING AND SENSING CURRENT DIFFERENCE AND SEMICONDUCTOR MEMORY DEVICE INCLUDING SAME}

본 발명은 신호 증폭 회로에 관한 것으로, 보다 구체적으로는 반도체 기억 장치의 데이터 판독에 이용되는 센스 증폭 회로에 관한 것이다.

종래, 비휘발성 반도체 기억 장치 등에 있어서, 두 개의 입력 노드에 각각 흐르는 전류의 차를 증폭 검지하여, 이 전류차에 따른 데이터 출력을 실행하는 신호 증폭 회로가 이용되고 있다. 이러한 신호 증폭 회로에서는 검출 감도, 검출 정밀도, 동작 속도 및 소비 전력과 같은 점이 성능 면에서 중시된다.

도 14는 비휘발성 반도체 기억 장치에 있어서 센스 증폭기로서 이용되는 종래 기술의 신호 증폭 회로의 구성을 나타내는 회로도이다.

도 14를 참조하여, 종래 기술의 신호 증폭 회로(1)는 센스 입력 노드 Ni1, Ni2를 각각 흐르는 전류의 차를 증폭하여 출력 신호 DOUT의 신호 레벨에 반영한다.

센스 입력 노드 Ni1은 데이터 판독 시에 선택 게이트 YG 및 비트선 BL을 통해서 메모리셀 트랜지스터 MCT와 전기적으로 결합된다. 메모리셀 트랜지스터 MCT는 워드선 WL과 접속된 제어 게이트를 갖고, 그의 소스 및 드레인은 접지 전압 Vss 및 비트선 BL과 각각 접속된다.

메모리셀 트랜지스터 MCT의 임계값 전압은 기억하고 있는 데이터의 레벨(이하, 「기억 데이터 레벨」이라 함)에 따라 변화된다. 따라서, 워드선 WL을 소정 전압으로 활성화함으로써, 메모리셀 트랜지스터 MCT의 임계값 전압, 즉 기억 데이터 레벨에 따른 전류를 메모리셀 트랜지스터 MCT에 흘릴 수 있다. 일반적으로 1개의 워드선 WL의 활성화에 응답하여 복수의 메모리셀 트랜지스터 MCT가 선택되어 대응하는 복수의 비트선의 각각에 기억 데이터 레벨에 따른 전류가 흐른다.

선택 게이트 YG는 열 선택선 YL의 활성화에 응답하여 온 상태로 된다. 열 선택 결과에 따른 열 선택선 YL의 선택적인 활성화에 의해서 워드선 WL의 활성화에 응답하여 선택된 복수의 메모리셀 트랜지스터 MCT 중 1개가 더 선택되어 센스 입력 노드 Ni1과 접속된다.

이와 같이, 워드선 WL 및 열 선택선 YL의 선택적인 활성화에 응답하여 선택된 메모리셀 트랜지스터 MCT가 센스 입력 노드 Ni1과 전기적으로 결합된다.

한편, 센스 입력 노드 Ni2는, 데이터 판독 시에 있어서, 데이터 판독 시의 기준값을 부여하기 위한 기준 메모리셀 트랜지스터 MCRT와 전기적으로 결합된다. 기준 메모리셀 트랜지스터 MCRT는 기준이 되는 고정된 임계값 전압을 갖는다.

메모리셀 트랜지스터 MCT에 대한 구성과 마찬가지로, 기준 메모리셀 트랜지스터 MCRT에 대하여도 워드선 WRL, 선택 게이트 YGR, 비트선 RBL 및 열 선택선 YRL이 배치된다. 워드선 WRL 및 열 선택선 YRL은 데이터 판독 시에 활성화된다.

신호 증폭 회로(1)는 센스 입력 노드 Ni1, Ni2에 각각 흐르는 전류의 차를 증폭하여 출력 신호 DOUT의 신호 레벨을 설정한다.

신호 증폭 회로(1)는 N 채널형의 전계 효과형 트랜지스터 Ta와 커런트 미러를 구성하는 P 채널형의 전계 효과형 트랜지스터 Tb, Tc와, 전류 전압 변환을 행하기 위한 다이오드 DC와, 바이어스 회로(2)를 갖는다. 또, 이하 본 명세서 중에서는 N 채널형의 전계 효과형 트랜지스터 및 P 채널형의 전계 효과형 트랜지스터를단지 N형 트랜지스터 및 P형 트랜지스터라고도 한다.

바이어스 회로(2)에 입력되는 인에이블 신호 /EN1에 응답하여 N형 트랜지스터 Ta가 온 상태로 되어, 센스 입력 노드 Ni1과 커런트 미러를 구성하는 P형 트랜지스터 Tb, Tc의 게이트가 전기적으로 결합된다.

N형 트랜지스터 Ta의 온 상태에 응답하여 전원 전압 Vcc ~ P형 트랜지스터 Tb ~ N형 트랜지스터 Ta ~ 센스 입력 노드 Ni1 ~ 선택된 메모리셀 트랜지스터 MCT ~ 접지 전압 Vss의 경로로, 선택된 메모리셀 트랜지스터 MCT의 기억 데이터 레벨에 대응한 메모리셀 전류 Icell이 흐른다.

바이어스 회로(2)의 작용에 따라서 센스 입력 노드 Ni1의 전압 레벨은 적어도 바이어스 회로(2) 내의 N형 트랜지스터 Td의 임계값 전압 이상으로 유지된다.

P형 트랜지스터 Tb와 커런트 미러를 구성하는 P형 트랜지스터 Tc는 메모리셀 전류 Icell에 따른 내부 전류 Ic를 노드 Nc로 흐르게 한다. 메모리셀 전류 Icell과 내부 전류 Ic의 비는 P형 트랜지스터 Tb, Tc의 전류 구동 능력의 비, 즉 트랜지스터 크기의 비에 의해서 결정된다.

다이오드 DC는 다이오드 접속된 N형 트랜지스터로 구성되고, 노드 Nc에 흐르는 내부 전류 Ic에 따른 전압을 노드 Nc에 발생시킨다.

신호 증폭 회로(1)는 바이어스 회로(3)와, N형 트랜지스터 Te와, 커런트 미러를 구성하는 P형 트랜지스터 Tf, Tg 및 다이오드 DR을 더 구비한다.

바이어스 회로(3)에 입력되는 인에이블 신호 /EN2에 응답하여 센스 입력 노드 Ni2와 커런트 미러를 구성하는 트랜지스터 Tf, Tg의 게이트가 전기적으로 결합된다.

N형 트랜지스터 Te의 온 상태에 응답하여 센스 입력 노드 Ni2에는 기준 메모리셀 트랜지스터 MCRT에 대응한 기준 전류 Iref가 흐른다.

바이어스 회로(3)는 바이어스 회로(2)와 마찬가지로 동작하여, 센스 입력 노드 Ni2의 전압 레벨을 적어도 트랜지스터 Th의 임계값 전압 이상으로 유지한다.

메모리셀 전류 Icell에 대한 것과 마찬가지의 구성이 기준 메모리셀 트랜지스터 MCRT를 흐르는 기준 전류 Iref에 대하여도 마련되어 있고, P형 트랜지스터 Tf와 커런트 미러를 구성하는 P형 트랜지스터 Tg는 기준 전류 Iref에 따른 내부 전류 Ir를 노드 Nr에 흐르게 한다. 기준 전류 Iref와 내부 전류 Ir의 비는 P형 트랜지스터 Tf, Tg의 전류 구동 능력의 비, 즉 트랜지스터 크기의 비에 의해서 결정된다.

다이오드 DR은 다이오드 DC와 마찬가지로 다이오드 접속된 N형 트랜지스터로 구성되고, 기준 전류 Iref에 따른 전압을 노드 Nr에 발생시킨다.

신호 증폭 회로(1)는 차동 증폭기(4)를 더 구비한다.

차동 증폭기(4)는 노드 Nc, Nr의 전압차를 증폭하여 출력 신호 DOUT의 신호 레벨을 전원 전압 Vcc ~ 접지 전압 Vss의 범위 내에서 설정한다. 차동 증폭기(4)의 구성은 일반적인 것이기 때문에 상세한 설명은 생략한다.

이러한 구성으로 함으로써, 선택된 메모리셀 트랜지스터 MCT를 흐르는 메모리셀 전류 Icell을, 기준 메모리셀 트랜지스터 MCRT를 흐르는 기준 전류 Iref와 비교하여, 메모리셀 트랜지스터 MCT의 기억 데이터 레벨에 따른 출력 신호 DOUT를 출력할 수 있다. 따라서, 이러한 신호 증폭 회로(1)를 이용한 비휘발성 반도체 기억장치의 데이터 판독이 가능하다.

그러나, 종래 기술의 신호 증폭 회로(1)에 있어서는 센스 입력 노드 Ni1, Ni2에 입력되는 전류의 각각을 일단 전압으로 변환하고, 변환된 이들 전압간의 비교에 의해서 데이터 판독을 실행하고 있다.

일반적으로, 비휘발성 반도체 장치의 데이터 판독에 이용된 경우에서의 상기한 전압차, 즉 도 14 중의 노드 Nc, Nr간의 전압차는 비교적 미소한 값으로 된다. 이 때문에, 차동 증폭기(4)를 설치하여 전압 증폭을 실행할 필요가 있다.

또한, 최근에는 비휘발성 반도체 기억 장치에 있어서, 하나의 메모리셀에 "1", "0" 중 어느 하나를 나타내는 1비트 정보뿐만 아니라, 복수 비트의 정보를 기억하는 멀티 레벨 셀 등이 개발되어 있고, 이 경우에는 검지해야 할 전류차가 더 작게 설정된다.

이 경우에는 차동 증폭기의 단수(段數)를 증가시키는 것 등에 의해, 데이터 판독에서의 이득을 확보하는 것이 필요하게 되지만, 차동 증폭기의 단수 증가는 동작 속도의 지연 및 소비 전류의 증대와 같은 문제를 초래한다.

이러한 문제를 해결하기 위해서, 예컨대, 일본 특허 공개 평성 제6-180988호 공보의 도 1에서, 센스 입력 노드에 입력되는 전류끼리의 비교 결과에 따른 전압을 직접 발생시키고, 이것에 근거하여 데이터 출력을 실행하는 검지 증폭기의 구성이 개시되어 있다.

그러나, 해당 공보에 개시된 검지 증폭기에서는 입력 전류의 비교에 의해서 발생된 전압을 최종단에서 단순한 인버터로 받아 데이터 출력을 실행하고 있다. 이 때문에, 입력 전류끼리의 비교 결과와 출력되는 데이터 레벨간의 대응 관계를 외란(外亂)의 영향을 배제하여 일정하게 유지하는 것이 곤란하게 될 가능성이 있다.

예컨대, 이러한 외란의 대표 예로서 동작 전원 전압의 변동을 들 수 있다. 즉, 최종단의 인버터의 임계값, 즉 해당 인버터의 출력 레벨의 전환점에 대응한 해당 인버터로의 입력 전압 레벨은 입력 전류끼리가 동일한 상태에 대응하여 설정할 필요가 있는 한편, 인버터의 임계값은 동작 전원 전압의 영향을 받아 변동된다. 그 결과, 해당 인버터로부터의 출력은 검출 대상으로 되는 전류 사이의 비교 결과를 정확히 반영할 수 없어, 데이터 판독 정밀도를 손상시킬 수 있다.

특히, 최근에는 반도체 장치의 저소비 전력화의 관점에서 저전압 동작화가 진행되고 있어, 동작 전원 전압의 변동은 데이터 판독 정밀도에 더 큰 영향을 끼칠 우려가 있다.

본 발명의 목적은 외란에 기인하는 데이터 판독 정밀도의 악화를 방지할 수 있고, 입력된 전류 사이의 차를 증폭 검지하기 위한 신호 증폭 회로 및 그것을 구비한 반도체 기억 장치를 제공하는 것이다.

도 1은 본 발명의 실시예 1에 따른 신호 증폭 회로의 대표예인 센스 증폭 회로를 구비한 비휘발성 반도체 기억 장치의 구성을 나타내는 블록도,

도 2는 N형 트랜지스터의 일반적인 동작 특성을 도시하는 도면,

도 3은 전류 비교부의 동작을 설명하는 개념도,

도 4는 출력 레벨 설정 회로의 구성예를 나타내는 회로도,

도 5a 및 도 5b는 본 발명의 실시예 1에 따른 신호 증폭 회로의 대표예인 센스 증폭 회로의 동작을 설명하는 타이밍차트,

도 6은 출력 레벨 설정 회로의 다른 구성예를 나타내는 회로도,

도 7은 본 발명의 실시예 2에 따른 센스 증폭 회로의 구성을 설명하기 위한 회로도,

도 8은 실시예 2에 따른 센스 증폭 회로에서의 데이터 판독을 설명하기 위한 도면,

도 9는 본 발명의 실시예 3에 따른 센스 증폭 회로의 구성을 설명하기 위한회로도,

도 10은 실시예 3에 따른 프리셋 제어 신호의 설정을 설명하는 타이밍차트,

도 11은 본 발명의 실시예 4에 따른 센스 증폭 회로의 구성을 설명하기 위한 회로도,

도 12는 실시예 4에 따른 프리셋 제어 신호의 설정을 설명하는 타이밍차트,

도 13은 본 발명의 실시예 5에 따른 센스 증폭 회로의 구성을 설명하기 위한 회로도,

도 14는 종래 기술에 따른 신호 증폭 회로의 구성을 나타내는 회로도.

도면의 주요 부분에 대한 부호의 설명

100 : 센스 증폭 회로101 : 전원 노드

102 : 접지 노드103 : 프리셋 전원 노드

110, 130 : 바이어스 회로120, 120a, 120b : 전류 비교부

140 : 기준 전압 생성부

160, 160a, 160b, 161 : 출력 레벨 설정 회로

165 : 제어 전압 발생부170 : 프리셋 회로

Icell : 메모리셀 전류Iref : 기준 전류

MCT : 메모리셀 트랜지스터MCRT : 기준 메모리셀 트랜지스터

본 발명은 요약하면, 제 1 및 제 2 입력 노드를 각각 흐르는 입력 전류 및기준 전류의 차를 증폭하여 검지하기 위한 신호 증폭 회로로서, 기준 전압 생성부와, 제 1 트랜지스터와, 전류 비교부와, 출력 레벨 설정부를 구비한다. 기준 전압 생성부는 기준 전류에 따른 기준 전압을 제 1 노드에 생성한다. 제 1 트랜지스터는 제 1 도전형이고, 제 1 전압을 공급하는 제 1 전원 노드와 제 1 입력 노드 사이에 전기적으로 결합되어 입력 전류를 통과시킨다. 전류 비교부는 기준 전압에 근거하여 입력 전류의 기준 전류에 대한 차에 따른 전압을 제 2 노드에 생성한다. 또한, 전류 비교부는 제 1 도전형의 제 2 트랜지스터와 제 1 도전형과는 반대의 도전형인 제 2 도전형의 제 3 트랜지스터를 포함한다. 제 2 트랜지스터는 제 1 전원 노드와 제 2 노드 사이에 전기적으로 결합되어 제 1 트랜지스터와 커런트 미러를 구성한다. 제 3 트랜지스터는 기준 전압의 입력을 받는 제어 전극을 갖고, 제 2 전압을 공급하는 제 2 전원 노드와 제 2 노드 사이에 전기적으로 결합된다. 출력 레벨 설정부는 제 2 노드의 전압에 따라서 검지 결과에 따른 전압을 출력 노드로 출력한다. 출력 레벨 설정부는 제 1 전원 노드와 출력 노드 사이에 전기적으로 결합되어, 기준 전압에 따른 전압을 받는 제어 전극을 갖는 제 1 도전형의 제 4 트랜지스터와, 출력 노드와 제 2 전원 노드 사이에 전기적으로 결합되어, 제 2 노드와 결합된 제어 전극을 갖는 제 2 도전형의 제 5 트랜지스터를 포함한다. 입력 전류와 기준 전류가 동일한 상태에서, 제 4 및 제 5 트랜지스터를 각각 흐르는 전류는 균형을 이룬다.

따라서, 본 발명의 주요한 이점은 제 1 또는 제 2 전원 노드의 전압 의존성을 배제하여 데이터 판독의 임계값을 기준 전류와 입력 전류가 균형을 이루는 상태에 대응시켜 안정적으로 설정할 수 있다는 점에 있다. 이 결과, 전원 전압의 변동에 기인하는 검출 오차의 발생을 방지할 수 있다.

본 발명의 다른 국면에 따르면, 반도체 기억 장치로서, 복수의 메모리셀과, 기준 메모리셀과, 선택부와, 센스 증폭 회로를 구비한다. 복수의 메모리셀 중 하나에는, 데이터 판독 시에, 기억 데이터의 레벨에 따른 전류량이 흐른다. 기준 메모리셀에는 데이터 판독의 기준이 되는 전류량이 흐른다. 선택부는 데이터 판독 시에 복수의 메모리셀 중 데이터 판독의 대상으로서 선택된 하나 및 기준 메모리셀을, 제 1 및 제 2 센스 입력 노드의 각각과 전기적으로 결합시킨다. 센스 증폭 회로는 제 1 및 제 2 센스 입력 노드를 각각 흐르는 입력 전류 및 기준 전류의 차를 증폭하여 검지한다. 센스 증폭 회로는 기준 전류에 따른 기준 전압을 제 1 노드에 생성하기 위한 기준 전압 생성부와, 제 1 전압을 공급하는 제 1 전원 노드와 제 1 입력 노드 사이에 전기적으로 결합되어 입력 전류를 통과시키는 제 1 도전형의 제 1 트랜지스터와, 기준 전압에 근거하여 입력 전류의 기준 전류에 대응하는 차에 따른 전압을 제 2 노드에 생성하기 위한 전류 비교부를 포함한다. 전류 비교부는 제 1 전원 노드와 제 2 노드 사이에 전기적으로 결합되어 제 1 트랜지스터와 커런트 미러를 구성하는 제 1 도전형의 제 2 트랜지스터와, 기준 전압의 입력을 받는 제어 전극을 갖고, 제 2 전압을 공급하는 제 2 전원 노드와 제 2 노드 사이에 전기적으로 결합되는 제 1 도전형과는 반대의 도전형인 제 2 도전형의 제 3 트랜지스터를 갖는다. 센스 증폭 회로는 제 2 노드의 전압에 따라서 검지 결과에 따른 전압을 갖는 판독 데이터를 출력 노드로 출력하기 위한 출력 레벨 설정부를 더 포함한다.출력 레벨 설정부는 제 1 전원 노드와 출력 노드 사이에 전기적으로 결합되어 기준 전압에 따른 전압의 입력을 받는 제어 전극을 갖는 제 1 도전형의 제 4 트랜지스터와, 출력 노드와 제 2 전원 노드 사이에 전기적으로 결합되어 제 2 노드와 결합된 제어 전극을 갖는 제 2 도전형의 제 5 트랜지스터를 갖는다. 입력 전류와 기준 전류가 동일한 상태에 있어서 제 4 및 제 5 트랜지스터를 각각 흐르는 전류는 균형을 이룬다.

따라서, 제 1 또는 제 2 전원 노드의 전압 의존성을 배제하여 데이터 판독의 임계값을 기준 전류와 입력 전류가 균형을 이루는 상태에 대응시켜 안정적으로 설정할 수 있는 신호 증폭 회로를 센스 증폭 회로로서 구비하는 반도체 기억 장치를 제공할 수 있다. 따라서, 전원 전압의 변동에 기인하는 데이터 판독 정밀도의 악화를 방지할 수 있다.

이하에 있어서, 본 발명의 실시예에 대하여 도면을 참조하여 상세하게 설명한다. 또한, 도면 중에서 동일 부호는 동일 또는 상당하는 부분을 나타내는 것으로 한다.

(실시예 1)

도 1을 참조하면, 본 발명의 실시예 1에 따른 신호 증폭 회로를 구비하는 비휘발성 반도체 기억 장치(10)는 메모리 어레이(20)와, 컨트롤 회로(30)와, 디코딩부(40)와, 선택 회로(50)를 구비한다.

메모리 어레이(20)는 행렬 형상으로 배치되는 복수의 메모리셀 트랜지스터MCT와 적어도 1개의 기준 메모리셀 트랜지스터 MCRT를 포함한다. 각 메모리셀 트랜지스터 MCT는 비휘발적으로 데이터를 기억하고 기억 데이터 레벨에 따른 임계값 전압을 갖는다.

메모리셀 트랜지스터 MCT의 행 및 열에 대응하여, 워드선 및 비트선이 각각 배치된다. 도 1에 있어서는 대표적으로 나타낸 1개의 메모리셀 트랜지스터 MCT에 대한 워드선 WL 및 비트선 BL의 배치가 도시된다. 메모리셀 트랜지스터 MCT는 대응하는 워드선 WL과 결합된 제어 게이트를 갖는다.

데이터 판독 시에 있어서는 워드선 WL을 소정 전압으로 활성화시킴에 따라서, 선택된 메모리셀 트랜지스터에 기억되는 데이터 레벨에 따른 전류를 메모리셀 트랜지스터 MCT의 소스·드레인 사이에 흐르게 할 수 있다.

기준 메모리셀 트랜지스터 MCRT는 데이터 판독 시에 있어서, 이 기준 전압을 생성하기 위해서 설치되고, 고정된 임계값 전압을 갖는다. 도 1에 있어서는, 기준 메모리셀 트랜지스터 MCRT에 대응하여 배치되는 워드선 및 비트선을 각각 부호 WRL 및 BRL로 표기한다.

본원 발명에 있어서, 기준 메모리셀 트랜지스터 MCRT의 배치는 특히 한정적인 것은 아니며, 예컨대 메모리셀 트랜지스터 MCT와 행 또는 열을 공유하도록 배치하고, 워드선 WRL 및 비트선 BRL 중 어느 한쪽을 메모리셀 트랜지스터 MCT에 대하여 배치되는 워드선 WL 또는 비트선 BL과 공유하는 것도 가능하다. 또, 기준 메모리셀 트랜지스터는 메모리 어레이(20)와는 별도로 배치할 수도 있다.

워드선 WRL을 소정 전압으로 활성화시킴에 따라서 기준 메모리셀 트랜지스터MCRT에 데이터 판독 시의 기준 전류를 흐르게 할 수 있다.

제어 회로(30)는 외부로부터 입력되는 명령 제어 신호에 따라서 비휘발성 반도체 기억 장치(10)의 전체 동작을 제어한다. 디코딩부(40)는 메모리 어레이(20) 내에 행렬 형상으로 배치된 메모리셀 트랜지스터 MCT를 선택하기 위한 어드레스 신호에 따라서 워드선 WL 및 칼럼 선택선 YL을 선택적으로 활성화시킨다. 기준 메모리셀 트랜지스터에 대응하여 설치되는 워드선 WRL 및 열선 YRL의 선택적인 활성화에 대해서도 디코딩부(40)에서 아울러 실행할 수 있다.

선택 회로(50)는 열 선택 결과에 따라서 선택된 메모리셀 열에 대응하는 비트선 BL 및 비트선 BRL을 센스 입력 노드 Ni1, Ni2와 각각 전기적으로 결합시킨다. 그 결과, 비휘발성 반도체 기억 장치(10)에 있어서는 데이터 판독 시에 어드레스 신호에 따라서 선택된 메모리셀 트랜지스터 MCT와 기준 메모리셀 트랜지스터 MCRT의 각각이 센스 입력 노드 Ni1, Ni2와 전기적으로 결합된다.

비휘발성 반도체 기억 장치(10)는 센스 입력 노드 Ni1, Ni2를 각각 흐르는 전류의 차를 증폭하여, 출력 신호 DOUT를 생성하는 센스 증폭 회로(100)를 더 구비한다. 센스 증폭 회로(100)는 본원 발명에 따른 신호 증폭 회로의 대표 예로서 나타낸다.

센스 증폭 회로(100)는 N형 트랜지스터 QN1과, 바이어스 회로(110)와, P형 트랜지스터 QP1과, 전류 비교부(120)를 구성하는 P형 트랜지스터 QP2 및 N형 트랜지스터 QN2를 포함한다.

N형 트랜지스터 QN1은 바이어스 회로(110)를 통하여 입력되는 인에이블 신호/EN1의 활성화(L 레벨)에 응답하여 온 상태로 되어 센스 입력 노드 Ni1과 노드 Ni1 사이를 전기적으로 결합한다.

바이어스 회로(110)는 전원 전압 Vcc를 공급하는 전원 노드(101)와 접지 전압 Vss를 공급하는 접지 노드(102) 사이에 직렬로 전기적으로 결합되는 P형 트랜지스터 QP3 및 N형 트랜지스터 QN3을 갖는다. P형 트랜지스터 QP3은 전원 노드(101)와 N형 트랜지스터 QN1의 게이트 사이에 전기적으로 결합되어, 게이트에 인에이블 신호 /EN1을 받는다. N형 트랜지스터 QN3은 N형 트랜지스터 QN1의 게이트와 접지 노드(102) 사이에 전기적으로 결합되고, 그 게이트는 센스 입력 노드 Ni1과 결합된다.

P형 트랜지스터 QP1은 전원 노드(101)와 노드 N1 사이에 전기적으로 결합되어 노드 N1과 결합되는 게이트를 갖는다.

전류 비교부(120)는 전원 게이트(101)와 노드 Ns 사이에 전기적으로 결합되어 노드 N1과 결합되는 게이트를 갖는 P형 트랜지스터 QP2와, 접지 노드(102)와 노드 Ns 사이에 전기적으로 결합되어 노드 Nr과 결합되는 게이트를 갖는 N형 트랜지스터 QN2를 갖는다.

P형 트랜지스터 QP1, QP2는 커런트 미러를 구성하므로, 센스 입력 노드 Ni1을 흐르는 메모리셀 전류 Icell에 대응한 내부 전류 Ic가 P형 트랜지스터 QP2를 흐르도록 한다. 메모리셀 전류 Icell과 내부 전류 Ic의 비는 P형 트랜지스터 QP1, QP2의 전류 구동 능력의 비, 즉 트랜지스터 크기의 비에 따라서 결정된다.

신호 증폭 회로(100)는 N형 트랜지스터 QN5, 바이어스 회로(130) 및 기준 전압 생성부(140)를 더 포함한다.

N형 트랜지스터 QN5는 바이어스 회로(130)를 통하여 입력되는 인에이블 신호 /EN2의 활성화(L레벨)에 응답하여 온 상태로 되어 센스 입력 노드 Ni2와 노드 N2 사이에 전기적으로 결합된다.

바이어스 회로(130)는 전원 노드(101)와 접지 노드(102) 사이에 직렬로 전기적으로 결합되는, P형 트랜지스터 QP8 및 N형 트랜지스터 QN8을 갖는다. P형 트랜지스터 QP8은 전원 노드(101)와 N형 트랜지스터 QN5의 게이트 사이에 전기적으로 결합되어, 게이트에 인에이블 신호 /EN2를 받는다. N형 트랜지스터 QN8은 N트랜지스터 QN5의 게이트와 접지 노드(102) 사이에 전기적으로 결합되고, 그 게이트는 센스 입력 노드 Ni2와 결합된다.

기준 전압 생성부(140)는 P형 트랜지스터 QP5, P형 트랜지스터 QP6 및 N형 트랜지스터 QN6을 갖는다.

P형 트랜지스터 QP5는 전원 노드(101)와 노드 N2 사이에 전기적으로 결합되어 노드 N2와 결합되는 게이트를 갖는다. P형 트랜지스터 QP6은 전원 노드(101)와 노드Nr 사이에 전기적으로 결합되어, 노드 N2와 결합되는 게이트를 갖는다. P형 트랜지스터 QP6은 P형 트랜지스터 QP5와 함께 커런트 미러를 구성하고 있다.

N형 트랜지스터 QN6은 노드 Nr과 접지 노드(102) 사이에 전기적으로 결합되고, 그의 게이트는 노드 Nr과 접속된다.

따라서, 기준 전압 생성부(140)에 있어서, 센스 입력 노드 Ni2를 흐르는 기준 전류 Iref에 따른 내부 전류 Ir이 노드 Nr에 공급된다. 기준 전류 Iref와 내부전류 Ir의 비는 P형 트랜지스터 QP5, QP6의 전류 구동 능력의 비, 즉 트랜지스터 크기의 비에 따라서 결정된다.

또, 다이오드 접속된 N형 트랜지스터 QN6에 의해서 내부 전류 Ir에 따른 기준 전압 Vr이 노드 Nr에 생성된다.

내부 전류 Ic와 메모리셀 전류 Icell의 비 및 내부 전류 Ir과 기준 전류 Iref의 비는 동일한 값이 되도록 센스 증폭 회로(100) 내의 각 트랜지스터의 특성이 설계된다. 즉, P형 트랜지스터 QP1과 QP2의 전류 구동 능력(트랜지스터 크기)의 비와, P형 트랜지스터 QP5와 QP6의 전류 구동 능력(트랜지스터 크기)의 비는 동일하게 되도록 설계된다. 또한, N형 트랜지스터 QN2, QN6의 전류 구동 능력(트랜지스터 크기)은 동일하게 되도록 설계된다.

이것에 의해, 내부 전류 Ir, Ic의 비교에 의해서, 기준 전류 Iref에 대응하는 메모리셀 전류 Icell의 대소를 검지할 수 있다.

센스 증폭 회로(100)는 또 노드 Ns의 전압 레벨에 따라서 출력 신호 DOUT의 신호 레벨을 설정하는 출력 레벨 설정 회로(160)를 포함한다.

출력 레벨 설정 회로(160)는 출력 신호 DOUT에 있어서의 H레벨 및 L레벨의 경계점에 대응하는 노드 Ns의 전압(이하 「출력 임계값」이라고도 함)을, 센스 증폭 회로(100)에 입력되는 메모리셀 전류 Icell과 기준 전류 Iref를 동일한 상태로 대응시켜 설계하다.

다음에, 센스 증폭 회로(100)의 동작에 대하여 설명한다.

인에이블 신호 /EN1의 활성화에 응답하여, 전원 노드(101) ~ P형 트랜지스터QP1 ~ N형 트랜지스터 QN1 ~ 센스 입력 노드 Ni1 ~ 메모리셀 트랜지스터 MCT의 전류 경로가 형성되고, 선택된 메모리셀 트랜지스터 MCT의 기억 데이터 레벨에 따른 메모리셀 전류 Icell이 센스 입력 노드 Ni1에 흐른다.

바이어스 회로(110)에 의해서 센스 입력 노드 Ni1의 전압 레벨은 적어도 N형 트랜지스터 QN3의 임계값 전압 이상으로 설정된다. 이것에 의해, 센스 증폭 회로(100)에 있어서의 증폭 동작을 이득이 안정된 영역에서 실행할 수 있다.

P형 트랜지스터 QP1, QP2에 의해서 구성되는 커런트 미러에 의해서, 메모리셀 전류 Icell에 따른 내부 전류 Ir이 P형 트랜지스터 QP2를 흐르려고 한다.

한편, 기준 메모리셀 측에 있어서도 동일한 동작이 실행되고, 기준 전압 생성부(140)는 기준 전류 Iref에 따른 내부 전류 Ir를 노드 Nr에 흐르도록 함으로써 기준 전류 Iref에 따른 기준 전압 Vr을 노드 Nr에 생성한다.

전류 비교부(120) 내의 N형 트랜지스터 QN2는 노드 Nr와 결합된 게이트를 갖는다. 따라서, N형 트랜지스터 QN2와 QN6의 특성을 동일하게 설계함으로써, 내부 전류 Ir와 동등한 전류를 N형 트랜지스터 QN2에 흐르게 할 수 있다.

즉, 데이터 판독 시에 있어서, 노드 Ns에는 내부 전류 Ir, Ic 중 전류량이 적은 쪽이 흐른다. 또, 노드 Ns의 전압은 P형 트랜지스터 QP2 및 N형 트랜지스터 QN2의 푸시 풀(push pull)동작에 의해서 P형 트랜지스터 QP2를 흐르려고 하는 내부 전류 Ic와 N형 트랜지스터 QN2를 흐르려고 하는 내부 전류 Ir의 차에 따라서 설정된다.

도 2를 참조하면, N형 트랜지스터의 동작 영역은 소스·드레인 사이의 전압Vds에 따라서 드레인 전류 Ids가 변화하는 비포화 영역과, 드레인 전류 Ids가 소스· 드레인 사이의 전압 Vds의 영향을 받지 않게 되고, 게이트·소스 사이의 전압 Vgs에 따라서 변화하는 포화 영역으로 나뉘어진다.

도 1에 나타낸 바와 같이, 전류 비교부(120)에 있어서는 N형 트랜지스터 QN2 및 P형 트랜지스터 QP2에 의한 푸시 풀 동작을 실행하여, 기억 데이터 레벨에 따른 드레인 전류의 변화를 노드 Ns의 전압에 반영함으로써, 메모리셀 전류 Icell과 기준 전류 Iref의 전류차를 검출한다. 노드 Ns의 전압 레벨은 N형 트랜지스터 QN2의 소스 · 드레인 사이의 전압에 상당한다.

따라서, N형 트랜지스터 QN2 및 P형 트랜지스터 QP2를 포화 영역에서 동작시키는 것에 의해, 드레인 전류의 변화에 대응하는 노드 Ns의 전압을 크게 변화시킬 수 있다. 즉, 증폭 이득을 높일 수 있다.

이 때문에, P형 트랜지스터 QP2 및 N형 트랜지스터 QN2가 포화 영역에서 동작할 수 있도록, 이들의 트랜지스터의 전류 구동 능력, 즉 트랜지스터 크기를 적절하게 설계하는 것이 바람직하다.

도 3을 참조하면, 횡축은 트랜지스터 QN2, QP2의 소스· 드레인 사이의 전압 Vds를 나타낸다. 종축은 트랜지스터 QN2, QP2의 드레인 전류 Ids를 나타낸다.

기준 전류 Iref는 미리 설정된 고정적인 기준값이므로, 도 3 에 있어서, 데이터 판독 시의 N형 트랜지스터 QN2의 특성 곡선은 판독된 기억 데이터에 의존하지 않고 일정하다.

한편, P형 트랜지스터 QP2의 전류 전압 특성은 선택된 메모리셀 트랜지스터MCT의 기억 데이터 레벨에 따라서 변화한다. 즉, 도 3에 있어서는 선택된 메모리셀 트랜지스터 MCT의 기억 데이터 레벨의 차이에 응답하여, 메모리 전류 Icell이 작은 경우(케이스 A)와 큰 경우(케이스 B)의 2가지가 도시된다.

각각의 경우에 있어서, 노드 Ns의 전압은 N형 트랜지스터 QN2 및 P형 트랜지스터 QP2의 전압-전류 특성선의 교점에 대응하는, 전압 Vsa, Vsb로 나타낸다. 따라서, 케이스 A와 케이스 B 사이에 있어서의 내부 전류의 차 ΔIc가 미소한 경우에도 노드 Ns에 있어서의 전압차 ΔVs를 비교적 크게 취할 수 있다.

이와 같이, 전류 비교부(120)를 구성하는 P형 트랜지스터 QP2, QN2를, 메모리셀 전류 Icell 및 기준 전류 Iref에 각각 대응하는 내부 전류 Ic, Ir에 따라서 푸시 풀 동작시키는 것에 의해, 메모리셀 전류 Icell의 미소 변화를 큰 전압 변화로서 노드 Ns의 전압 레벨에 반영시킬 수 있다.

이와 같은 회로 구성으로 함으로써, 도 14에 도시한 차동 증폭기(4)를 마련하지 않고 증폭 동작을 실행할 수 있으므로, 차동 증폭기에서의 소비 전력과 동작 시각이 필요 없게 되어, 저소비 전력화 및 고속 전류 동작화를 도모할 수 있다. 또 전류 비교부(120)에는 내부 전류 Ic, Ir 중 적은 쪽만이 흐르기 때문에 소비 전력을 더 억제할 수 있다.

다음에, 출력 레벨 설정 회로(160)의 구성에 대해서 설명한다.

도 4를 참조하면, 출력 레벨 설정 회로(160)는 제어 전압 발생부(165), P형 트랜지스터 QP12 및 N형 트랜지스터 QN12를 갖는다.

제어 전압 발생부(165)는 노드 Nr의 전압에 따른 제어 전압 Vm을 노드 N3에생성한다. 제어 전압 발생부(165)는 노드 N3과 접지 노드(102) 사이에 전기적으로 결합되는 N형 트랜지스터 QN10과, 전원 노드(101)와 게이트 N3 사이에 전기적으로 결합되는 P형 트랜지스터 QP10을 갖는다.

N형 트랜지스터 QN10, QP10의 게이트는 노드 Nr, N3과 각각 결합된다. 이것에 의해, N형 트랜지스터 QN10은 기준 전압 생성부(140) 내의 N형 트랜지스터 QN6과 커런트 미러를 구성하므로, N형 트랜지스터 QN10을 흐르는 Ir’는 기준 전류 Iref에 따라서 설정된다.

이 결과, 노드 Nm에 생성되는 제어 전압 Vm은 노드 Nr의 전압, 즉 기준 전류 Iref에 따라서 결정된다.

도 4의 구성에 있어서는, N형 트랜지스터 QN6, QN10의 트랜지스터 크기를 동일하게 설정하고, 제어 전압 Vm은 노드 Nr에 생성되는 기준 전압 Vr과 동일한 레벨인 것으로 한다.

P형 트랜지스터 QP12는 제어 전압 Vm에 따른 일정 전류 Ip를 출력 신호 Dout가 출력되는 출력 노드 No으로 공급한다. 한편, N형 트랜지스터 QN12의 게이트는 노드 Ns와 결합된다.

여기에서, 메모리셀 전류 Icell과 기준 전류 Iref가 동일한 상태에서의 출력 레벨 설정 회로(160)의 동작에 대해서 고려해 본다. 이 경우에는 메모리셀 측의 내부 전류 Ic와 기준 메모리셀 측의 내부 전류 Ir은 동일하게 되어, N형 트랜지스터 QN2, QN6을 각각 흐르는 전류와 동일하게 된다.

또, N형 트랜지스터 QN2, QN6의 게이트는 모두 게이트 Nr과 결합되어 있으므로, 양자의 게이트 전압도 동일하다. 따라서, N형 트랜지스터 QN2, QN6의 드레인 전압은 동일하게 된다. 이 상태(Icell = Iref)에 있어서의 N형 트랜지스터 QN12를 흐르는 전류 In이 P형 트랜지스터 QP12를 흐르는 전류 Ip와 균형을 이루도록 설계함으로써, 데이터 판독의 출력 임계값을 "메모리셀 전류 Icell = 기준 전류 Iref"의 상태와 안정적으로 대응시켜, 전원 전압 Vcc의 변동에 기인하는 검출 오차, 즉 데이터 판독의 발생을 방지할 수 있다.

도 4의 구성에 있어서는 제어 전압 발생부(165)를 구성하는 N형 트랜지스터 QN10 및 P형 트랜지스터 QP10의 전류 구동 능력(트랜지스터 크기)을, N형 트랜지스터 QN12, QN12의 트랜지스터 크기를 고려하여 QP10 : QP12 = QN2 : QN12의 관계로 되도록 설계하면 좋다. 이와 같이, 전류 구동 능력비(트랜지스터 크기비)에 의해서 출력 임계값을 유지하는 구성으로 하면, 제조 시에 발생하는 개개의 트랜지스터 특성의 편차가 검출 정밀도에 미치는 영향을 억제할 수 있다.

또, 메모리셀 전류 Icell과 기준 전류 Iref가 동일한 상태에서는, 메모리셀 전류 Icell 및 기준 전류 Iref의 각각에 대응하여 커런트 미러를 구성하는, P형 트랜지스터 QP2, QP6의 드레인 전압끼리도 동일 레벨로 설정된다. 따라서, 전원 전압 Vcc의 변동이 발생해도 P형 트랜지스터 QP2, QP6의 드레인 전압 변동에 기인하는 검출오차도 발생하지 않는다.

도 5a에는 데이터 판독 시의 메모리셀 전류 Icell과 기준 전류 Iref의 추이가 도시된다.

시각 t0에 있어서, 인에이블 신호 /EN1, /EN2의 활성화에 응답하여 데이터판독이 개시되면, 선택된 메모리셀 트랜지스터 MCT 및 기준 메모리셀 트랜지스터 MCRT가 센스 증폭 회로(100)의 센스 입력 노드 Ni1, Ni2와 각각 접속되어, 메모리셀 전류 Icell 및 기준 전류 Iref가 흐르기 시작한다.

비트선 BL, BRL 등을 포함하는 메모리셀 전류 Icell 및 기준 전류 Iref의 전류 전송 경로에는 기생 용량 및 배선 저항이 존재하므로, 데이터 검출 개시 후에는 먼저 메모리셀 전류 Icell 및 기준 전류 Iref에 따라서 이들의 전류 전달 경로가 충전되는 과도 상태 기간이 존재한다. 이와 같은 시간을 이하에서는 「충전 기간」이라고도 한다.

일반적으로, 기준 전류 Iref의 전류 전달 경로에 있어서의 기생 용량 및 배선 저항은 메모리셀 전류의 전류 전달 경로보다 작다. 따라서, 충전 기간에 있어서의 전류의 피크값 및 충전이 완료할 때까지의 소정 시간은 메모리셀 전류 Icell 쪽이 기준 전류 Iref보다 크고 길게 되어 있다.

따라서, 도 5a에 나타낸 기준 전류 Iref에 있어서의 충전 종료 시각 t1은 메모리셀 전류 Icell의 충전 종료 시각 t2보다 빠르다.

충전 시각이 종료하면, 기준 전류 Iref는 소정 설계값의 레벨로 수렴된다. 한편, 메모리셀 전류 Icell은 데이터 판독 대상으로 선택된 메모리셀 트랜지스터 MCT의 기억 데이터 레벨에 따른 전류값에 도달한다.

따라서, 각각의 전류 전달 경로의 충전이 완료한 충전 기간 종료 후에는 메모리셀 전류 Icell 및 기준 전류 Iref 사이에 데이터 판독 대상의 기억 데이터 레벨에 대응한 미소한 전류차가 생긴다.

도 5a에 나타낸 바와 같이, 이하에 있어서는 이와 같은 전류차가 생겨서 센스 증폭 회로(100)에 의한 데이터 판독이 실제로 가능해지는 기간을 「센스 기간」이라고도 한다.

도 5b에는 센스 증폭 회로(100)의 출력 신호 DOUT의 전압 추이가 도시된다.

도 5b를 참조하면, 과도적인 충전 기간에 있어서는 이미 설명한 바와 같이 메모리셀 전류 Icell은 기준 전류 Iref보다 크기 때문에, 노드 Ns의 전압 Vn은 전원 전압 Vcc에 크게 영향을 받는 상태로 된다. 노드 Nr의 기준 전압 Vr은 기준 전류 Iref의 전류 전달 경로의 충전에 의해서 일단 상승하면, 기준 전류 Iref의 수렴에 수반하여 소정 전압 Vref로 수렴된다(시각 t1).

한편, 노드 Ns의 전압 레벨 Vs는 전류 전달 경로의 충전이 종료하고 메모리셀 전류 Icell이 수렴되어 감에 따라서, 기준 전류 Iref와의 사이의 대소 관계에 따라서 케이스 A(Vs < Vref) 및 케이스 B(Vs > Vref) 중 어느 하나의 상태로 이행한다.

이미 설명한 바와 같이, 출력 레벨 설정 회로(160)는 도 5b 중에 나타낸 기준 전압 Vr의 정상값에 상당하는 소정 전압 Vref를 데이터 판독의 출력 임계값으로 서 설정한다.

따라서, Icell < Iref의 경우에는, 노드 Ns의 전압 Vs가 소정 전압 Vref를 하회하는 타이밍(시각 t3)에 있어서, 출력 신호 DOUT는 L레벨에서 H레벨로 전환된다. 한편 Icell > Iref의 경우에는 출력 신호 DOUT는 L레벨인 채로 변화하지 않는다.

이와 같이, 실시예 1에 따른 센스 증폭 회로(100)에 있어서는 차동 증폭기에 의한 전압 증폭 동작을 수반하지 않고, 고속이고 저소비전력으로 입력되는 메모리셀 전류 Icell 및 기준 전류 Iref 사이의 전류차를 검지 증폭하여 출력 신호 DOUT를 생성할 수 있다.

또, 전원 전압 Vcc의 변동의 영향을 배제하고 메모리셀 전류 Icell = 기준 전류 Iref의 상태에 대응하여 데이터 판독의 출력 임계값을 유지할 수 있으므로, 검출 정도를 유지하여 데이터 판독을 정확하게 실행할 수 있다.

도 6을 참조하면, 출력 레벨 설정 회로(161)는 도 4에 나타낸 출력 레벨 설정 회로(160)에 비해 P형 트랜지스터 QP15를 더 갖고 있다는 점에서 다르다.

P형 트랜지스터 QP15는 출력 신호 DOUT가 생성되는 출력 노드 No와 전원 노드(101) 사이에 P형 트랜지스터 QP12와 직렬로 전기적으로 결합된다. P형 트랜지스터 QP15의 게이트는 노드 Ns와 결합된다.

이와 같은 구성으로 함으로써, 출력 신호 DOUT가 L레벨로 설정되는 경우, 즉 메모리셀 전류 Icell이 기준 전류 Iref 보다 큰 경우에, P형 트랜지스터 QP12에 흐르는 관통 전류를 컷오프하는 것이 가능해진다. 이것에 의해, 출력 레벨 설정 회로에 있어서의 소비 전력을 저감할 수 있다.

(실시예 2)

도 7에는 실시예 2에 따른 센스 증폭 회로 중, 실시예 1 에 따른 센스 증폭 회로(100)와 상이한 부분의 구성을 도시된다.

도 7을 참조하면, 실시예 2에 따른 센스 증폭 회로는 실시예 1 에 따른 센스 증폭 회로(100)의 구성에 부가하여, 노드 Ns와 프리셋 전원 노드(103) 사이에 결합되는 프리셋 회로(170)를 더 포함한다.

프리셋 회로(170)는 노드 Ns와 프리셋 전원 노드(103) 사이에 직렬로 결합되는, N형 트랜지스터 QN20, QN22를 갖는다. 프리셋 전원 노드(103)가 공급하는 전압의 설정에 대해서는 후술하겠지만, 도 7의 구성에 있어서는 프리셋 노드(103)는 접지 전압 Vss를 공급한다.

N형 트랜지스터 QN20은 노드 Ns 및 노드 N4 사이에 전기적으로 결합되어, 프리셋 제어 신호 PRT1을 게이트에 입력시킨다. N형 트랜지스터 QN20은 프리셋 제어 신호 PRT1의 활성화(H 레벨)에 응답하여 온 상태로 되는 전류 스위치로서의 기능을 갖는다.

N형 트랜지스터 QN22는 노드 N4와 프리셋 전원 노드(103) 사이에 전기적으로 결합되고, 노드 N4와 접속된 게이트를 갖는다. N형 트랜지스터 QN22는 N형 트랜지스터 QN20이 온 상태로 된 경우에 있어서 노드 Ns와 프리셋 전원 노드(103) 사이에 전류 경로를 형성한다.

도 7에 나타내지 않은 부분을 포함하여 실시예 2에 따른 센스 증폭 회로의 그 이외의 다른 부분의 구성은 도 1에 나타낸 센스 증폭 회로(100)와 동일하므로, 상세한 설명은 생략한다.

다시 도 5b를 참조하면, 본 발명의 실시예에 따른 센스 증폭 회로에 있어서는 데이터 판독 개시 후의 충전 기간에 있어서 메모리셀 전류 Icell이 기준 전류Iref보다 큰 것에 기인하여, 노드 Ns의 전압 Vs는 전원 전압 Vcc에 크게 영향을 받는 상태로 된다.

따라서, 메모리셀 전류 Icell이 기준 전류 Iref보다 작고, 센스 기간에 있어서의 노드 Ns의 전압이 접지 전압 Vss측에 설정되는 경우(출력 신호 DOUT가 H레벨로 설정되는 경우)에 있어서는 데이터 판독의 소요 시간이 커져 버리는 문제가 있다.

도 8을 참조하면, 데이터 판독이 개시되는 시각t0부터 도 5a에 나타낸 충전 기간 중에 있어서 프리셋 제어 신호 PRT1은 소정 기간 H레벨로 활성화된다. 이에 따라서, 프리셋 회로(170)는 노드 Ns의 전압을 기준 전압 Vr의 정상값인 소정 전압 Vref에 근접하는 방향으로 강제적으로 변화시킨다. 이후에 있어서는 이와 같은 프리셋 회로(170)의 동작을 「프리셋 동작」이라고도 한다.

이것에 의해, 메모리셀 전류 Icell이 기준 전류 Iref보다 큰 충전 기간에 있어서도 프리셋 회로(170)에 의해서 노드 Ns를 프리셋 전원 노드(103)와 접속하여 전압 Vs를 저하시키고, 메모리셀 전류 Icell이 정상값에 근접하는 것과 병행하여, 노드 Ns의 전압을 소정의 기준 전압 Vref에 근접시킬 수 있다.

이 결과, 출력 레벨 설정 회로(160)에 있어서의 출력 신호 DOUT의 레벨 설정을, 특히 L 레벨로 설정되는 경우에 있어서 고속으로 실행할 수 있다.

본 실시예에서 대표 예로서 나타내는 센스 증폭 회로에 있어서는 센스 기간 전, 즉 충전 기간에 있어서의 노드 Ns의 전압이 소정의 기준 전압 Vref 보다 높은 것에 대응하여, 프리셋 회로(170)에 대응하는 프리셋 전원 노드(103)의 공급 전압을 접지 전압 Vss로 하고 있다. 이와 같이, 프리셋 전원 노드(103)의 공급 전압은 센스 기간 전에 노드 Ns의 전압과 기준 전압 Vref의 관계에 따라서 설정하면 좋다.

또, 프리셋 회로(170)에 의한 프리셋 동작을 종료시키는 시각ta은 메모리셀 전류 Icell이 정상 레벨로 수렴되는 시각 t2에 대응하여 정해지면 좋고, 프리셋 제어 신호 PRT1은 시각 ta 이후에 있어서 L레벨로 비활성화된다.

프리셋 제어 신호 PRT1을 활성화하는 기간은 노드 Ns의 전압 추이의 시뮬레이션 해석 결과 등에 따라서 정할 수 있다. 예컨대, 타이머 등을 이용하여 인에이블 신호 /EN1, /EN2 의 활성화에 따라서 데이터 판독이 활성화되는 시각 t0부터의 경과 시간에 대응시켜 프리셋 제어 신호 PRT1의 활성화 기간을 설정할 수 있다.

또, 회로 구성은 복잡해지지만, 노드 Ns의 저압과 소정의 기준 전압 Vref의 전압을 비교함으로써, 프리셋 제어 신호 PRT1의 비활성화 타이밍을 설정하는 것도 가능하다.

(실시예 3)

도 9를 참조하면, 실시예 3에 따른 센스 증폭 회로는 도 7에 나타낸 실시예 2에 따른 센스 증폭 회로의 구성과 비교하여, 노드 Ns와 접지 노드(102) 사이에 N형 트랜지스터 QN2와 직렬로 전기적으로 결합되는 N형 트랜지스터 QN25를 더 갖는 다는 점에서 다르다.

N형 트랜지스터QN25의 게이트에는 프리셋 제어 신호 PRT2가 입력된다. N형 트랜지스터 QN25는 프리셋 제어 신호 PRT2의 활성화(H 레벨)/비활성화(L레벨)에 응답하여 온/오프 상태로 되는 전류 스위칭으로서 동작한다.

도 7에 나타낸 실시예 2에 따른 센스 증폭 회로에 있어서는 프리셋 제어 신호 PRT1의 활성 기간 중에 있어서 노드 Ns와 접지 노드(102) 사이에 프리셋 회로(170)와 병렬로 N형 트랜지스터 QN2가 병렬로 접속된다. 따라서, 노드 Ns를 충분히 프리셋 시키기 위해 프리셋 제어 신호 PRT1의 활성화 기간을 길게 하면, 노드 Ns를 종래 프리셋 하고자 하는 레벨, 즉 기준 전압 Vref보다 저하시킬 가능성이 생긴다.

그러나, 일단 프리셋 제어 신호 PRT1을 비활성화하면, 재차 노드 Ns의 전압은 상승하기 시작하므로, 이 경우에는 데이터 판독의 고속화가 곤란해져 버린다.

따라서, 실시예 3에 따른 구성에 있어서는, N형 트랜지스터 QN2와 직렬로 전류 스위칭으로서 기능하는 N형 트랜지스터 QN25를 설치하고, N형 트랜지스터 QN20, QN25의 양쪽을 온 상태로 되지 않도록 제어한다.

이것에 의해, 노드 Ns에 대하여 N형 트랜지스터 QN2, QN22가 병렬로 접속되어, 노드 Ns의 전압이 프리셋 동작 중에 지나치게 저하하는 현상을 방지할 수 있다. 이 결과, 메모리셀 전류 Icell이 정상 레벨로 수렴되는 센스 기간보다 이전에, 프리셋 동작을 유효하게 실행함으로써, 데이터 판독의 고속화를 도모할 수 있다.

도 9에 나타내지 않은 부분을 포함하여, 실시예 3에 따른 센스 증폭 회로의 그 이외의 다른 부분의 구성은 도 1 및 도 7에 나타내는 실시예 2에 따른 센스 증폭 회로와 동일하기 때문에, 상세한 설명은 생략한다.

도 10을 참조하면, V, 리셋 제어 신호 PRT1, PRT2는 프리셋 동작 중에 있어서 동시에 활성화(H레벨)하지 않도록 제어된다. 구체적으로는 충전 기간 중에 있어서 프리셋 제어 신호 PRT2는 트랜지스터 스위치 QN25를 온 상태로 하기 위해 활성 상태(L레벨)가 유지된다. 한편 프리셋 제어 신호 PRT1은 노드 Ns의 전압을 기준 전압 Vref에 근접시키기 위해 도 8에서 설명한 소정 기간 H레벨로 활성화된다.

프리셋 동작의 종료 후, 즉 충전 기간 후에 있어서는 프리셋 제어 신호 PRT1, PRT2는 각각 비활성화(L 레벨) 및 활성화(H 레벨)된다. 따라서, 도 5b에 나타낸 센스 기간에 있어서는 노드 Ns와 프리셋 전원 노드(103)는 전기적으로 분리되고, 실시예 1에 나타낸 센스 증폭 회로(100)와 동일한 구성에 의해서 데이터 판독 동작이 실행된다.

(실시예 4)

도 11을 참조하면, 실시예 4에 따른 센스 증폭 회로는 도 9에 나타낸 실시예 3에 따른 센스 증폭 회로의 구성과 비교하여, 노드 Ns를 흐르는 내부 전류 Ir를 차단하기 위한 전류 스위치로서 기능하는 N형 트랜지스터 QN30을 더 갖는 다는 점에서 다르다.

N형 트랜지스터 Q30은 노드 Nr과 P형 트랜지스터 QP6 사이에 결합되고, 그의 게이트에 프리셋 제어 신호 PRT3이 입력된다. N형 트랜지스터 QN30은 프리셋 제어 신호 PRT3의 활성화/비활성화에 응답하여 온/오프 상태로 하는 전류 스위치로서 동작한다.

따라서, N형 트랜지스터 QN30은 프리셋 제어 신호 PRT3의 비활성화(L 레벨)에 따라서 노드Nr과 전원 노드(101) 사이의 전류 경로를 차단한다.

이미 설명한 바와 같이, 데이터 판독 개시 직후의 충전 기간에 있어서는 기준 전류 Iref도 메모리셀 전류 Icell과 마찬가지로 과도 상태에 있다. 따라서, 이 상태에 있어서는 기준 전압 생성부(140)에 의해서 생성되는 기준 전압 Vr을 소정 전압 Vref를 설정할 수는 없다. 따라서, 이 기간에 있어서 노드 Nr에 흐르는 전류를 차단해도 데이터 판독에 지장은 생기지 않고, 대신에 무용한 소비 전력을 삭감시키는 효과가 생긴다.

도 12를 참조하면, 프리셋 종료 후의 데이터 센스 기간에 대응하는 시각 ta이후에 있어서는, 프리셋 제어 신호 PRT2, PRT3은 활성 상태(H 레벨)로 설정되고, 프리셋 제어 신호 PRT1은 비활성화될 필요가 있다. 이것에 의해, 실시예 4에 따른 센스 증폭 회로는 도 1 에 나타낸 센스 증폭 회로(100)와 동일한 구성 및 동작에 따라서 데이터 판독을 실행할 수 있다.

센스 기간 전의 충전 기간 중에 있어서, 프리셋 제어 신호 PRT3은 기준 전류 Iref의 과도 상태에 대응하는 일정 기간 비활성화(L 레벨)된 후, 프리셋 제어 신호 PRT1보다 빠른 타이밍으로 시각 tb에서 H 레벨로 활성화된다. 시각 tb은 기준 전류 Icell이 정상값으로 수렴되는 시각 t1에 대응하여 정해지면 좋다.

이것에 응답하여, 메모리셀 전류 Icell 및 기준 전류 Iref의 양쪽이 과도 상태인 기간에 있어서는 프리셋 제어 신호 PRT2, PRT3의 비활성화(L 레벨)에 의해서 N형 트랜지스터 QN25, QN30이 오프 상태로 된다.

이러한 구성을 함으로써, 충전 기간 중에 있어서 N형 트랜지스터 QN2, QN6에 대하여 흐르는 전류를 커트할 수 있어, 소비 전력의 저감을 도모할 수 있다.

또한, N형 트랜지스터 QN25, QN30의 트랜지스터 특성을 동일하게 설계하고, 이들 트랜지스터에 있어서의 전압 강하를 동일하게 설정함으로써, 데이터 판독 시에 출력 임계값을 어긋나게 하지 않고 데이터 판독 정밀도를 유지할 수 있다. 또는, 트랜지스터 크기비의 설계를 QN25 : QN2 = QN30 : QN6으로 함으로써도 동일한 효과를 얻을 수 있다.

또한, 프리셋 제어 신호 PRT1에 따라서 동작하는 프리셋 회로(170)를 노드 Ns에 대하여 배치하면, 센스 기간에 앞서서 노드 Ns의 전압을 기준 전압 Vr의 소정 레벨 Vref에 근접시켜서 데이터 판독을 고속화할 수 있다.

도 11에 나타내지 않은 부분을 포함하여, 실시예 4에 따른 센스 증폭 회로의 그 외의 부분의 구성은 도 1 및 도 9에 나타낸 실시예 3에 따른 센스 증폭 회로와 동일하므로, 상세한 설명은 생략한다.

(실시예 5)

실시예 5에 있어서, 하나의 센스 증폭 회로는 본 실시예에 있어서 메모리셀 전류 Icell에 상당하는 피비교 대상 데이터를 입력하기 위한 센스 입력 노드를 복수개 갖고, 각각의 센스 입력 노드에 흐르는 메모리셀 전류(피비교 대상)에 대응하는 복수의 출력 신호를 생성하는 경우를 고려한다. 이 경우에 있어서, 비교의 기준값으로 되는 기준 전류 Iref를 생성하는 기준 메모리셀은 상기 복수의 센스 입력노드 사이에서 공유되는 것으로 한다.

도 13에서는 대표적으로 첫 번째 및 두 번째의 센스 입력 노드에 각각 대응하는 구성을 나타내지만, 실시예 5에 따른 구성은 임의의 복수개의 메모리셀 전류(피비교 대상)에 대하여 단일의 기준 메모리셀이 공용되는 경우에 적용할 수 있다.

도 13에서는 전류 비교부(120)보다 전(前)단계에서의 구성의 도시는 생략되어 있다. 또한, 도 1 및 도 4와 동일한 전류 비교부(120)(P형 트랜지스터 QP2, N형 트랜지스터 QN2) 및 출력 레벨 설정 회로(160)는 센스 입력 노드의 각각에 대응하여 마련된다.

이하, 도 13중에 있어서, 실시예 1 내지 4 에서 설명한 회로 등과 동일한 요소로서, 첫 번째 및 두 번째의 센스 입력 노드의 각각에 대응하여 배치되는 것에 대해서는, 첨자 a, b를 각각 붙여서 표기하는 것으로 한다. 예컨대, 첫 번째 및 두 번째의 센스 입력 노드에 각각 대응하는 출력 레벨 설정 회로는 참조부호 160a, 160b로 각각 표시되지만, 각각의 구성 및 동작은 도 4에 나타낸 출력 레벨 설정 회로(160)와 마찬가지이다.

따라서, 전류 비교부(120a)는 첫 번째의 센스 입력 노드에 흐르는 메모리셀 전류와 기준 전류 Iref와의 차를 증폭하여 노드 Nsa의 전압에 반영하고, 출력 레벨 설정 회로(160a)는 노드 Nsa의 전압에 따라서 출력 신호 DOUTa의 레벨을 설정한다.

마찬가지로, 전류 비교부(120b)는 두 번째의 센스 입력 노드에 흐르는 메모리셀 전류와 기준 전류 Iref와의 차를 증폭하여 노드 Nsb의 전압에 반영하고, 출력 레벨 설정 회로(160b)는 노드 Nsb의 전압에 따라서 출력 신호 DOUTb의 레벨을 설정한다.

기준 전류 Iref는 소정의 설계값으로 고정되는 전류이므로, 단일의 기준 메모리셀을, 복수의 센스 입력 노드에 흐르는 전류와의 비교에 이용할 수 있다.

실시예 5에 따른 센스 증폭 회로에 있어서는 기준 전압 Vr을 발생시키는 노드 Nr을 복수의 센스 입력 노드에 각각 대응하여 독립적으로 마련하고, 기준 전압 생성부(140)에 의해서 이들의 노드 Nra, Nrb, … 의 각각에 대하여 독립적으로 기준 전압 Vr을 생성함으로써 데이터 판독의 안정화를 도모한다

도 13에는 기준 전압 생성부(140) 중 첫 번째 및 두 번째의 센스 입력 노드에 대응하는 구성이 대표적으로 도시된다.

기준 전압 생성부(140)에 있어서, 커런트 미러의 한쪽을 구성하는 P형 트랜지스터 QP5는 복수의 센스 입력 노드 사이에서 공유된다. 한편, 커런트 미러의 다른 쪽을 구성하는 P형 트랜지스터 QP6과, 노드 Nr 및 기준 전압 Vr을 생성하기 위한 N형 트랜지스터 QN6은 복수의 센스 입력 노드의 각각에 대응하여 마련된다. 즉, 첫 번째의 센스 입력 노드에 대응하여 P형 트랜지스터 QP6a, 노드 Nra 및 N형 트랜지스터 QN6a가 배치되고, 두 번째의 센스 입력 노드에 대응하여 P형 트랜지스터 QP6b, 노드 Nrb 및 N형 트랜지스터 QN6b가 배치된다.

P형 트랜지스터 QP6a, QP6b의 각각 및 N형 트랜지스터 QN6a, QN6b의 각각의 전류 구동 능력(트랜지스터 크기)은 도 1에 나타낸 P형 트랜지스터 QP6 및 N형 트랜지스터 QN6의 각각과 동일하게 설계된다.

이러한 구성으로 함으로써, 노드 Nra, Nrb를 각각 흐르는 내부 전류를, 기준메모리셀 트랜지스터 MCRT를 흐르는 기준 전류 Iref에 따른 공통의 값(Ir)으로 설정할 수 있다.

이와 같이, 복수의 센스 입력 노드의 각각에 대응하여 독립적으로 기준 전압 Vr을 생성함으로써, 노드 Nra, Nrb, … 의 각각의 전압 레벨이 증폭 동작을 실행하는 N형 트랜지스터 QN2a, QN2b, … 의 소스 · 드레인 사이에 존재하는 결합 용량의 영향에 의해서 변동하는 것을 방지할 수 있다.

반대로 말하면, 단일의 노드 Nr를 복수의 센스 입력 노드에 의해서 공유된 경우에는 각각의 센스 입력 노드에 대응하는 N형 트랜지스터 QN2a, QN2b, … 에 있어서의 증폭 동작이 서로 영향을 주어, 기준 전압 Vr이 변동된다. 이 결과, 데이터 판독을 안정적으로 실행할 수 없게 될 우려가 있다.

따라서, 복수의 센스 입력 노드의 각각에 대응하여 배치되는 독립된 노드에 기준 전압 Vr을 각각 생성함으로써, 단일의 기준 메모리셀 트랜지스터를 복수의 메모리셀 트랜지스터로부터의 데이터 판독에 공용하는 경우에도 데이터 판독을 안정적으로 실행하는 것이 가능해진다.

또, 본 실시예에 있어서는 본원 발명에 따른 신호 증폭 회로로서, 비휘발적 반도체 기억 장치에 적용되는 센스 증폭 회로를 대표적으로 나타냈지만, 본원 발명의 적용은 이러한 경우에 한정되는 것은 아니다. 즉, 본원 발명에 따른 신호 증폭 회로는 전류 비교에 의해서 데이터 판독을 실행하는 구성을 갖는 반도체 기억 장치에 대하여, 데이터 기억의 휘발성/비휘발성을 막론하고 적용할 수 있다. 또한, 전류 사이의 차를 검지하기 위한 회로로서 각종 전자 회로에 적용하는 것도 가능하다.

이상의 설명에 따르면, 본 발명은 외란에 기인하는 데이터 판독 정밀도의 악화를 방지하면서 입력된 전류 사이의 차를 증폭 검지하기 위한 신호 증폭 회로 및 그것을 구비한 반도체 기억 장치를 제공할 수 있다.

Claims (3)

1. 제 1 및 제 2 인가 노드 Ni1, Ni2를 각각 흐르는 입력 전류 Icell 및 기준 전류 Iref의 차를 증폭하여 검지하기 위한 신호 증폭 회로로서,

   상기 기준 전류에 따른 기준 전압 Vr을 제 1 노드에 생성하기 위한 기준 전압 생성부(140)와,

   제 1 전압 Vcc를 공급하는 제 1 전원 노드(101)와 상기 제 1 입력 노드 사이에 전기적으로 결합되어 상기 입력 전류를 통과시키는 제 1 도전형의 제 1 트랜지스터 QP1와,

   상기 기준 전압에 근거하여, 상기 입력 전류의 상기 기준 전류에 대한 차에 따른 전압을 제 2 노드 Ns에 생성하기 위한 전류 비교부(120)를 구비하되,

   상기 전류 비교부는,

   상기 제 1 전원 노드와 상기 제 2 노드 사이에 전기적으로 결합되어, 상기 제 1 트랜지스터와 커런트 미러를 구성하는 상기 제 1 도전형의 제 2 트랜지스터 QP2와,

   상기 기준 전압의 입력을 받는 제어 전극을 갖고, 제 2 전압 Vss를 공급하는 제 2 전원 노드(102)와 상기 제 2 노드 사이에 전기적으로 결합되는 상기 제 1 도전형과는 반대의 도전형인 제 2 도전형의 제 3 트랜지스터 QN2를 포함하고,

   상기 제 2 노드의 전압에 따라서 검지 결과에 따른 전압을 출력 노드 No로 출력하기 위한 출력 레벨 설정부(160)를 구비하고,

   상기 출력 레벨 설정부는,

   상기 제 1 전원 노드와 상기 출력 노드 사이에 전기적으로 결합되어, 상기 기준 전압에 따른 전압 Vm을 받는 제어 전극을 갖는 상기 제 1 도전형의 제 4 트랜지스터 QP12와,

   상기 출력 노드와 상기 제 2 전원 노드 사이에 전기적으로 결합되어, 상기 제 2 노드와 결합된 제어 전극을 갖는 상기 제 2 도전형의 제 5 트랜지스터 QN12를 포함하고,

   상기 입력 전류와 상기 기준 전류가 동일한 상태에서 상기 제 4 및 제 5 트랜지스터를 각각 흐르는 전류가 균형을 이루는 것을 특징으로 하는 신호 증폭 회로.
2. 제 1 항에 있어서,

   상기 입력 전류 Icell 및 상기 기준 전류 Iref는 제 1 및 제 2 전류 전달 경로를 경유하여 상기 제 1 및 제 2 입력 노드 Ni1, Ni2로 각각 전달되고,

   상기 제 1 및 제 2 전류 전달 경로는 제 1 및 제 2 기생 용량을 각각 갖고,

   상기 전류 비교부는 상기 제 2 노드 Ns와 상기 제 2 전원 노드(102) 사이에 상기 제 3 트랜지스터 QN2와 직렬로 전기적으로 결합되어, 상기 입력 전류가 정상 상태로 수렴되는 타이밍에 따라서 설정되는 제 1 시각 ta까지의 동안에 오프 상태로 되는 제 1 전류 스위칭부 QN25를 더 포함하되,

   상기 기준 전압 생성부(140)는,

   상기 제 1 노드 Nr에 상기 기준 전류에 따른 내부 전류 Ir를 생성하기 위한 전류 공급부 QP5, QP6과,

   상기 내부 전류에 따른 전압을 상기 기준 전압 Vr으로서 상기 제 1 노드에 생성하는 전압 생성부 QN6과,

   상기 전류 공급부 및 상기 전압 생성부와 직렬로 결합되고, 상기 기준 전류가 정상 레벨로 수렴되는 타이밍에 따라서 설정되는 제 2 시각 tb까지의 동안에 상기 내부 전류를 차단하기 위해서 오프 상태로 되는 제 2 전류 스위칭부 QN30을 포함하고,

   상기 제 1 전류 스위칭부는 상기 제 1 시각의 후에 온 상태로 되고,

   상기 제 2 전류 스위칭부는 상기 제 2 시각의 후에 온 상태로 되는

   것을 특징으로 하는 신호 증폭 회로.
3. 데이터 판독 시에 그 중 하나에 기억 데이터의 레벨에 따른 전류량이 흐르는 복수의 메모리셀 MCT와,

   상기 데이터 판독의 기준이 되는 전류량이 흐르는 기준 메모리셀 MCRT와,

   상기 데이터 판독 시에 상기 복수의 메모리셀 중 데이터 판독의 대상으로서 선택된 하나 및 상기 기준 메모리셀을 제 1 및 제 2 센스 입력 노드 Ni1, Ni2의 각각과 전기적으로 결합시키기 위한 선택부(50)와,

   상기 제 1 및 제 2 센스 입력 노드를 각각 흐르는 입력 전류 Icell 및 기준 전류 Iref의 차를 증폭하여 검지하기 위한 센스 증폭 회로(100)를 구비하되,

   상기 센스 증폭 회로는,

   상기 기준 전류에 따른 기준 전압 Vr을 제 1 노드 Nr에 생성하기 위한 기준 전압 생성부(140)와,

   제 1 전압 Vcc를 공급하는 제 1 전원 노드(101)와 상기 제 1 입력 노드 사이에 전기적으로 결합되어 상기 입력 전류를 통과시키는 제 1 도전형의 제 1 트랜지스터 QP1과,

   상기 기준 전압에 근거하여, 상기 입력 전류의 상기 기준 전류에 대한 차에 따른 전압을 제 2 노드 Ns에 생성하기 위한 전류 비교부(120)를 포함하고,

   상기 전류 비교부는,

   상기 제 1 전원 노드와 상기 제 2 노드 사이에 전기적으로 결합되어 상기 제 1 트랜지스터와 커런트 미러를 구성하는 상기 제 1 도전형의 제 2 트랜지스터 QP2와,

   상기 기준 전압의 입력을 받는 제어 전극을 갖고, 제 2 전압 Vss를 공급하는 제 2 전원 노드(102)와 상기 제 2 노드 사이에 전기적으로 결합되는 상기 제 1 도전형과는 반대의 도전형인 제 2 도전형의 제 3 트랜지스터 QN2를 갖고,

   상기 센스 증폭 회로는,

   상기 제 2 노드의 전압에 따라서 검지 결과에 따른 전압을 갖는 판독 데이터 DOUT를 출력 노드 No로 출력하기 위한 출력 레벨 설정부(160)를 더 포함하고,

   상기 출력 레벨 설정부는,

   상기 제 1 전원 노드와 상기 출력 노드 사이에 전기적으로 결합되어, 상기 기준 전압에 따른 전압 Vm의 입력을 받는 제어 전극을 갖는 상기 제 1 도전형의 제 4 트랜지스터 QP12와,

   상기 출력 노드와 상기 제 2 전원 노드 사이에 전기적으로 결합되어, 상기 제 2 노드와 결합된 제어 전극을 갖는 상기 제 2 도전형의 제 5 트랜지스터 QN12를 갖고,

   상기 입력 전류와 상기 기준 전류가 동일한 상태에서 상기 제 4 및 제 5 트랜지스터를 각각 흐르는 전류가 균형을 이루는 것을 특징으로 하는 반도체 기억 장치.