TW529024B - Signal amplification circuit and semiconductor memory device including same - Google Patents

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TW529024B TW090123319A TW90123319A TW529024B TW 529024 B TW529024 B TW 529024B TW 090123319 A TW090123319 A TW 090123319A TW 90123319 A TW90123319 A TW 90123319A TW 529024 B TW529024 B TW 529024B
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Atsushi Ohba
Isao Nojiri
Yoshihide Kai
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Mitsubishi Electric Corp
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    • G—PHYSICS
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    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells

Description

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[發明所屬之技術區域] 本發明係有關信號放大電路，尤其有關一種半導體記憶 裝置之數據讀取所用之感測放大器（sense amplifie〜 路者。 [習知之技術] 先前之非揮發性半導體記憶體裝置等係使用信號放大電 路，該電路係將2個輸入節點電流之差分別予以放大檢測 而輸出相應於該電流差之數據者。此類信號放大電路中， 被重視之性能為檢測敏感度、檢測精準度、動作速度及 費電力。 、又/
。。圖14 =顯示非揮發性半導體記憶體裝置中作為感測放） 益之先前技術信號放大電路之電路結構圖。 请參照圖1 4，先前技術之信號放大電路（丨），係分別將 感測輸入節點（Nil)及（Nl 2)之電流差予以放大，反映 出信號（DOUT)之信號位準者。 、丨 感測輸入節點（Nil)係於讀出數據時，介由選擇閘極 (YG)及位元線（bit line)(BL)，電性結合於記憶單元電晶 體（MCT)。記憶單元電晶體MCT具有與字線（w〇rd iine) (WL)連接之控制閘極，其源極和汲極係分別連接於接地電 壓（Vss)及位元線（BL)者。
記憶單元電晶體（MCT)之臨限值電壓係與數據之位準（以 下亦稱「記憶數據位準」）相應而變化。因此，藉由使字 線（WL)在指定電壓中活性化，可將記憶單元電晶體（mct) 之臨限值電壓，也即相應於記憶數據位準之電流，流通到
529024 五、發明說明（2) — 〜 記憶單元電晶體（MCT)。一般而論，為響應一支字線（WL) ^活性化，選擇複數之記憶單元電晶體（MCT)，在對應之 複數位7L線上，分別流通相應於記憶數據位準之電流。 選擇閘極（YG)係響應行（column)選擇線（YL)之活性化而 開放（0N)。藉由行選擇線（yl)相應於列選擇結果之選擇性 f性化，再選擇響應字線（WL)活性化而被選擇之複數記憶 單兀電晶體（MCT)中之1個，電性連接到感測輸入節點 (Nil)者。 如此，響應字線（WL)及行選擇線（γl)之選擇性活性化而 被選擇之記憶單元電晶體（MCT)會電性結合於感測輸入 點（Nil) 〇 另 方面，感測輸入郎點（N i 2 )係於讀出數據時，電性 結合於基準記憶單元電晶體（MCRT)，以提供讀出數據時之 基準值。基準A憶單元電晶體（M C R T)則具有固定之臨限值 電壓作為其基準。 和相對於記憶單元電晶體（MCT)之結構一樣，對於基準 記憶單元電晶體（MCRT)也配置有字線（WRL)、選擇閘極 (YGR)、位元線（BRL)及行選擇線（YRL)。字線（WRL)和行選 擇線（YRL)係於讀出數據時被活性化。 #號放大電路（1)係分別放大流通於感測輸入節點（N丨j) 及（Ni2)之電流差’並設定輸出信號（D〇UT)之信號位準。 化號放大電路（1)具有：N通道型之場效應電晶體（Ta);構 成電流鏡（current mirror)之P通道型場效應電晶體（Tb) 及（Tc);電流-電壓轉換用之二極體（DC)及偏置電路（2)
C:\2D-CODE\90-12\90123319.ptd 第6頁 529024 五、發明說明（3) (biasing circuit)。再者，以下本說明書中，N通道型之 場效應電晶體和P通道型之場效應電晶體也簡稱為N型電晶 體和P型電晶體。 N型電晶體（Ta)會響應輸入到偏置電路（2)之啟動信號 / (EN 1 )而開放，使構成感測輸入節點（N i 1)和電流鏡之P型 電晶體（Tb)及（Tc )之閘極作電性結合。 與被選擇之記憶單元電晶體（MCT)之記憶數據位準對應 之記憶單元電流（I cel 1)會響應N型電晶體（Ta)之開放而流 通到電源電壓（Vcc)〜P型電晶體（Tb)〜N型電晶體（Ta)〜 感測輸入節點（N i 1 )〜被選擇之記憶單元電晶體（MCT )〜接 地電壓（Vss)之路徑。 藉由偏置電路（2 )之作用，感測輸入節點（n i 1)之電壓位 準至少會維持在偏置電路（2)内之N型電晶體（Td)之臨限值 電壓以上。 構成P型電晶體（Tb)和電流鏡之P型電晶體（Tc)，會使相 應於記憶單元電流（Icell)之内部電流（Ic)流通到節點 (N c )。§己憶單元電流（I c e 1 1 )和内部電流（I c )之比，係由p i電日日肽（T b )及（T c )之電流驅動能力之比，也即由電晶體 大小之比來決定。 二極體（DC)，係由連接二極體之N型電晶體所組成，使 相應於流通到節點（Nc)之内部電流（Ic)之電壓產生於 (Nc)。 、 信號放大電路（1 )，更備有：偏置電路（3) ; N型電晶體 (Te);構成電流鏡之p型電晶體（Tf)、（Tg)及二極體⑶。 529024 五、發明說明（4) —-〜--- 感測輸入節點（N i 2 )和構成電流鏡之電晶體（T f )、（ 之閘極會響應輸入偏置電路（3)之啟動信號/(EN1)而作雷 性結合。 作也 (MC響二fr電晶體(Te)之開放，與基準記憶單元電晶體 怎之基準電流（1 re f)會流通到感測輸入節點 (N 1 2 )。 —偏置電路（3)之動作和偏置電路（2) 一樣，會將感測輸入 即點（N:l2)之電壓位準至少維持在電晶體（Th)之臨限 壓以上。 限电 流通於基準記憶單元電晶體（MCRT)之基準電流（Iref )， j設有和記憶單元電流（Icell)相同之結構，構成p型電晶 體（Tf)和電流鏡之p型電晶體（Tg)，會將相應於基準電流曰曰 (Iref )之内部電流（Ir)流通到節點（Nr)。基準電流（1^以） 和内部電流（Ic)之比，係由p型電晶體（Tf )、（Tg)之電流 驅動能力之比，也即由電晶體大小之比來決定。 一極體（D R) ’和二極體（d C) —樣，係由連接二極體之n 型電晶體所組成，使相應於基準電流（I r e f )之電壓產生於 節點（Nr)。 ' #號放大電路（1)更備有差壓（differential)放大器 (4) 〇 差壓放大器（4)，係放大節點（Nc)及節點（Nr)之電壓 差’將輸出信號（D0UT)之信號位準設定在電源電壓（Vcc) 〜接地電壓（Vss)之範圍内。因差壓放大器（4)之結構係屬 一般性者，在此省略詳細之說明。
529024 五、發明說明（5) 〜----- 籍由上述之結構’可將流通於被撰 广ΜΓΤ、夕0愔罝分Φ、、古,Τ 1 1 Λ ^ '擇之記憶單元電晶體 (M C Ί )之。己U>'旱兀電 （I c e 1 1 )和流强+人 ，Mm夕A進雷、士 Γ τ .N , 於記憶單元電晶體 (MCT)之基丰電"“lref)加以比車交 元電晶體则之記憶數據位準之輪出二=早 此，可利用此類信號放大電路（丨） 記憶裝置之數據讀取。 進订非揮發性半導體 然而，先前 (Ni1)及（Ni2) 後之電壓，再 技術之信號放 之電流分別暫 實行數據之讀 大電路（1)中， 時轉換為電壓 取者。 係將輸入節點 比較此等轉換
一般而論，上述非揮發性半導體袭置之數據讀取所使用 之電壓差，也即圖14中所示節點（Nc)及（Nr)間之電壓差， 是比較微小的數值。因此，必須設置差壓放大器（4)來放 大電壓。 而且，近年來，非揮發性半導體記憶裝置方面，丨個記 憶單元的記憶單位不止是顯示”；[”或，，〇，，的1位元資訊，還 開發出記憶複數位元資訊的多元記憶單元，此種多元記憶 單元之檢測，其電流差變得更小。 在此種情況下，有必要增加差壓放大器之段數以確保讀 取數據的增益，而差壓放大器段數之增加卻會招致動作速 度之延遲及消費電流之增加等問題。 為解決此類問題，例如曰本專利特開平6 —丨8 〇 9 8 8號公報 之圖1中揭示著檢測放大器之結構：根據輪入到感測輸入節 點之電流之間的比較結果直接產生電壓，再據以實行數據 輸出。
第9頁 529024 五、發明說明（6) 然而，該公報所揭示之檢測放大哭中， 通變換器接受該輪入電流之比產：繼段以普 係維持在-定之範圍，可能有據位準之間的對應關 性::舉出動作電源電壓之變動作為外部干擾之代表 r生例子。也即，最後段變換哭 | 丁 π < u衣 輸出位準切換點對應之該變i哭與該變換器之 必須相對於輪入電流之間彼此相等：狀能：:立4 ’ -方面 方面變換器之臨限值卻會受動；'加以设疋，- 電流間比較結果而可能確j反映作為檢測對象之 尤复、 」此楨及數據之讀取精準度。 上，：在ϊ ί來，從半導體裝置之電力低消費化之觀雖 更進-步影響數據之讀取精準Ϊ動作電源電塵之變動將 [發明之揭示] 。 本發明之目的在提供—種 半導體記悴FI，禕用U 5虎放大電路及具備該電路之 以防止起匕Ϊ部入電流之間之差，藉 本發明之概』如Τ 一種，據Λ取精準度之惡… 2輸入節點分別放大檢測其；準：：對第1及第 具備：基準電壓形成部；第1電曰邮/電：〃机=差者’ 設定部。基準電壓形成部，V二電 電流之基準電壓者。第！電曰二弟丄？：产相應於基準 电日日體為弟ϊ導電型，係電性結合
第10頁 529024 五、發明說明（7) 於供應第1雷厭 > 势彳+ 輸入電、士、i 土 弟電源節點和第1輸入節點之間，而使 丁…、电机通過去。雷、 電流與基準雷Μ Γ較部，係根據基準電壓，將輸入 ^ uL /；IL 差相對應之電壓形成於第2節點者。電 灿比較部包含有.第j導 ^成於弟Z即，...占者^ 相反導電型之Ϊ9 ί带* Μ之弟2電晶體；與第1導電型為 性結合於楚]—罜之第3電晶體。第2電晶體，係電 電i i者笛電源節點和第2節點之間，構成第1電晶體和 it::;3電晶體’係具有接受基準電壓之控制電 間者。輪電塵之第2電源節點和第2節點之 應於檢測結果之出於第2節點之電麼而將相 部，包含有：第！導電型之第點者。輸出位準設定 電源節點和輸出節點之間而且’係電性結合於第1 接受相應於基準電壓之電壓;有控制電極，該控制電極係 體，係電性結合於第2電源占，二2導電型之第5電晶 合於第2節點之控制電極者。j和輸出節點之間而具有結 之狀態下，分別流通於第4及if入電流和基準電流相等 態。 $ b電晶體之電流會呈均衡狀 因此，本發明之主要優點 點之電壓依賴性而使讀取數插於：可排除第1或第2電源節 輸入電流均衡之狀態得以作^臨限值相對於基準電流和 雷泝雷懕夕料叙仏Ρ丨I %又之設定。其結果’可防止 寬源電[之變動所引起之檢 又從本發明之另一局面觀 差之^生。 備複數之記憶單元；基準記憮_其係一種半導體裝置，具 電路。讀取數據時，複數早7L ;選擇部；及感測放大器 °嗅卓元中之一會有相應於記憶
C:\2D-CjODE\90-12\90123319.ptd 529024 --—— 五、發明說明（8) —__ f f位準之電流量流通。基準記憶單元中，則會有作A > =奉準，電？量流通。選擇部於讀取數據時以 ^ ’’、、禝數δ己憶單凡中數據讀取對象之一及基準記憶單 ΐ路为：：性結合於第1及第2感測輸入節點。感測放大哭 3準Π對第1及第2感測輪入節點分別流入之輪入電； 人：其：L之差加以放Α而檢測者。感測放大電路，係： :上電壓形成冑，係將相應於基準電流之基準電;广 雷i、s、電壓之第1電源節點和第1輸入節點之間而使榦D入； “ i過者；電流比較部，係根據基準電壓 = 差之電壓形成於第2節點者。 ^¥電型之第2電晶體，係電性結合於第i電 點和第2節」點之間而構成第1電晶體和電流鏡者；及控制雷即 極，係接受基準電壓之輸入者；並具有第2導電型之第3雷 晶體，係電性結合於供應第2電壓之第2電源節點和第2二 點之間而與第1導電型相反之導電型者。感測放大電路即 更包含有··輪出位準設定部’係用以輸出讀取數據於輸出 節點，而該讀取數據則係相應於第2節點之電壓而具^相 應$檢j則結果之電壓者。輸出位準設定部具有：幻導電目 之第4電晶Μ ’係電性結合於第i電源節點和輸出節點 而具有控制電極者，該控制電極係接受相應於 ^ 電磨者，·及第2導電型之第5電晶體，係電性結人於輸電^之 ϊ和Γ/源念節點之間而具有結合於第2節點之控制電極即 者。在輸入電流和基準電流相等之狀態下，分別㈣以
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4及弟5電晶體之電流是均衡的。 因此，本發明可提供一種具備信號放大電 大電路之半導體記憶裝置，該信號放大 j為感測放 第2電泝節點之雷壓π紹从 系排除第1或 弟Ζ冤你即J之電£依賴性而使讀取數據之臨限 基準電流和輸入電流之均衡狀態而得以穩定 對(於 ::可防止電源電壓之變動所引起之數據讀取精準度：惡 [本發明之最佳實施形態] 以下’將參照圖示詳細 圖中之同一元件編號，係 [實施形態1 ] 說明本發明之實施形態。再者， 顯示同一或相當之部分者。 請參照圖1，具備本發明實施形態丨之信號放大電路之与 揮發性半導體記憶裝置⑴），係具備：記憶器陣列（2〇);矛 制電路（30);解碼部（4〇)和選擇電路（5〇)。 記憶器陣列（20)包含有佈置成行列狀之複數記憶單元電 晶體（MCT)，及至少1個基準記憶單元電晶體（mcrt)。各記 憶單元電晶體（MCT)，係非揮發性記憶數據，具有相應於 記憶數據位準之臨限值電壓。 與記憶單元電晶體（MCT)之列及行對應，分別佈置有字 線和位兀線。圖1中，顯示相對於代表性之丨個記憶單元電 晶體（MCT)配置字線（WL)和位元線（BL)之狀態。記憶單元 電晶體（MCT)具有結合於對應字線（WL)之控制閘極。 、讀取數據，，可將相應於指定電壓之活性化而記憶於被 選擇之記憶單元電晶體内數據位準之電流流通到記憶單元
雩
529024 五、發明說明（ίο) 電晶體（MCT)之源極/汲極之間。 基準記憶單元電晶體（M C R T )，係為形成讀取數據時之基 準電流而設，具有固定之臨限值電壓。圖1中，係分別以 編號（WRL)及（BRL)來標示與基準記憶單元電晶體⑶⑶了）對 應佈置之字線及位元線。 本發明中，基準記憶單元電晶體（MCRT)之佈置並無特別 限定，例如，也可將記憶單元電晶體（MCT)和列或行佈置 成共有之狀態，使字線（WRL)及位元線（BRL)中之任一方和 相對佈置於記憶單元電晶體（MCT)之字線（WRL)或位元線口 (BRL)形成共有。又，基準記憶單元電晶體（mcrt)也可與 記憶器陣列（2 0 )分開佈置。 ” 稭甶使 時之基準 控制電 制非揮發 (40)，係 加以選擇 (20)内佈 基準記憶 (YL)之選 選擇電 對應之位 入節點（N 置（1 0 )中
字線（WRL)活性化成指定之電壓，可將讀取數據 電流流通到基準記憶單元電晶體。
路（3 0 )，係響應從外部輸入之命令控制信號而矛 性半導體記憶裝置（10)之整個動作者。解碼部· 響應位址信號而針對字線（WRL)及行選擇線 性活性化，而該位址信號係用以選擇記憶器陣多 ^成行列狀之記憶單元電晶體（MCT)者。對於與 皁兀電晶體對應而設置之字線（WRL)及行選擇線 擇性活性化，也可於解碼部（4〇)同時實行。 路（50)，係將行選擇結果所選擇之記憶單元行才 ^線及位元線（BRL)分別電性結合於感測輸 匕&二t。其結果，非揮發性半導體記憶身 ，頃取數據時響應位址信號而選擇之記憶單元^
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晶體（MCT)和基準記憶單元電晶體（MCRT)分別結合於感測 輸入節點（N i 1)及（n i 2 )。 非揮發性半導體記憶裝置（1〇)，更具備感測放大電路 (10 0)’係用以放大分別流通於感測輸入節點（N i 1)及 (N1 2 )之電流差而形成輸出信號（D〇 υτ)者。感測放大電路 (1 0 0)係顯示本發明之信號放大電路之代表性例子者。 感測放大電路（1 〇 〇 )包含有：Ν型電晶體（qN 1);偏置電路 (11〇)，·Ρ型電晶體（QP1);構成電流比較部（12〇)之ρ型電晶 體（QP2)及Ν型電晶體（QN2)。 Ν型電晶體（qn 1)，係響應介由偏置電路1 〇 )輸入之啟 動化號/ΕΝ1之活性化（L位準）而開放，使感測輸入節點 (N i 1 )和（N i 2 )之間作電性結合。 偏置電路（11 〇 )係於供應電源電壓（Vcc)之電源節點 (1 0 1 )和供應接地電壓（V s s )之接地節點（1 〇 2 )之間，具有 串聯電性結合之P型電晶體（QP3)及n型電晶體（qn3)。P型 電晶體（QP3)，係電性結合於n型電晶體（qN1 )之閘極和接 地節點（1 0 1 )之間，接受啟動信號/ EN丨於閘極者。N型電晶 體（QN3)，係電性結合於N型電晶體（QN1)之閘極和接地節 點（1 0 2)之間’而該閘極則結合於感測輸入節點（n丨1)。 P型電晶體（QP1)，係電性結合於電源節點（丨〇〗）和節點 (N1 )之間，具有結合於節點（n丨）之閘極。 電流比較部（1 2 0 )，係電性結合於電源節點（丨〇丨）和節點 (N s )之間，具有結合於節點（n 1)之閘極之p型電晶體 (QP 2 );及電性結合於接地節點（1 〇 2 )和節點（n s )之間，具
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529024 五、發明說明（12) 有結合於節點（Nr)之閘極之N型電晶體（QN2)。 由於P型電晶體（QP1)及（QP2)構成電流鏡，故會有與感 剛輸入節點（N i 1 )内流通之記憶單元電流（I ce丨丨）相應之内 部電流（Ic)流通至P型電晶體（QP2)。記憶單元電流 (I ce 1 1 )和内部電流（I c )之比，係由p型電晶體（Qp丨）及 (QP2)之電流驅動能力之比，也即電晶體大小之比來決 定。 k號放大電路（100)，更包含有N型電晶體（Q|\J5)、偏置 電路（130)及基準電壓形成部（14〇)。 N型電晶體（QN 5 )，係響應介由偏置電路（丨3 〇 )輸入之啟 動k號/ E N 2之活性化（L位準）而開放，電性結合於感測輸 入節點（Ni2)和節點（N2)之間者。 偏置電路（1 3 0 )’係串聯電性結合於電源節點（丨〇 1 )和接 地節點（1 0 2 )之間，具有P型電晶體（Qp§ )及n型電晶體 (QN 8 )。P型電晶體（QP 8 )，係電性結合於電源節點（丨〇丨）和 N型電晶體（QN5)之閘極之間，接受啟動信號/EN2於閘極 者。N型電晶體（QN8)，係電性結合於n型電晶體（qN5)之閑 極和接地節點（1 02)之間，其閘極則結合於感測輸入節點 (N i 2 )者。 基準電壓形成部（140)，係具有p型電晶體（qP5)和p型 日日體（QP6)及N型電晶體（QN6)者。 P型電晶體（QP 5 )，係電性結合於電源節點（丨〇丨）和節點 (N 2 )之間’具有結合於節點（n 2 )之閘極。p型電晶體 (QP 6)，係電性結合於電源節點（〗〇丨）和節點（計）之間，
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有結合於節點（N2)之閘極。p型電晶體（Qp6) ’係與p型電 晶體（Q P 5 ) —起構成電流鏡者。 N型電晶體（QN6)，係電性結合於節點（Nr)和接地節點 (1 0 2 )之間’其閘極則與節點（n Γ)連接。 因此，基準電壓形成部（140)中，有與感測輸入節點 (Ν^2)所流動之基準電流（1^〇相應之内部電流（Ir)供應 到節點（Nr)。基準電流（iref )和内部電流（Ir)之比，係由 P型電晶體（QP5)及（QP6)之電流驅動能力之比，也即電晶 體大小之比來決定。
而且’藉由連接二極體之N型電晶體（QN6)，在節點 形成相應於内部電流（Ir)之基準電壓（Vr)。 感測放大電路（100)内之各電晶體之特性係設計成使内 部電流（I c)和記憶單元電流（丨ce丨丨）之比及内部電流（丨『） 和基準電流（I r e f )之比成為同樣之值。也即，p型電晶體 (QP 1 )和（QP2 )之電流驅動能力（電晶體大小）之比，和p型 電f體（QP5)和（QP6)之電流驅動能力（電晶體大小）之比， 係設計成相同者。而且，N型電晶體（QN2)和（QN6)之電流 驅動此力（電晶體大小）之比，係設計成相同者。
藉此、，經由内部電流（lr)和（1〇之比較，可測知相對於 基準電流（I r e f )之記憶單元電流（丨c e丨丨）之大/小。 ^感測放大電路（1 〇 〇 )更包含有輸出位準設定電路（1 6 〇 )， 係相應於節點（Ns)之電壓位準而設定輸出信號（D〇 號位準者。 輸出位準設定電路（160)，係將輸出信號（D〇u丁）對應於Η
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529024 五、發明說明（14) 位準及L位準之境界點節點（N s )之電壓（以下也稱「輸出臨 限值」）輸入到感測放大電路（1 〇 〇 )，將記憶單元電流 (I ce 1 1 )和基準電流（I re f )設定為相等狀態者。 下面說明感測放大電路（10 〇 )之動作。 響應啟動信號/EN1之活性化，形成電源節點（101)〜p型 電晶體（QP1)〜N型電晶體（QN1)〜感測輸入節點（Nil)〜記 憶單元電晶體（MCT)之電流路徑，與被選擇之記憶單元電 晶體（MCT)之記憶數據位準相應之記憶單元電流（Icel丨）會 流通到感測輪入節點（N i 1 )。 藉由偏置電路（1 1 〇 )，感測輸入節點（N丨丨）之電壓位準係 至少設定在N型電晶體（QN3)之臨限值電壓以上。藉此，使 感測放大電路（1 〇 〇 )中之放大動作得以在增益穩定之區域 加以實行。 藉由P型電晶體（QP1)和（QP2)所構成之電流鏡’與記忾 單元電流（Icell)相應之内部電流（Ir)會流往p型電晶 (QP2)。 /另一方面三基準記憶單元端也作同樣之動作，基準電壓 形成部，係藉由使相應於基準電流（Iref)之内部電流（ir) 流到節點（Nr)，使相應於基準電流（Iref)之基準電壓 形成於（Nr)。
電流比較部（120)内之!^型電晶體（QN2)具有結合於節點 (Ni〇之閘極。因此，藉由將1^型電晶體（QN2)和設計 成同樣的特性，可使相等於内部電流（Ir)之電流流 電晶體（QN2)。
529024 五、發明說明（15) " -- =，讀取j據時，節點（Ns)中會流人内部電流（ir)及 (C)中之電流虿較小之—方。又，節點(Ns)之電壓，係藉 由P型電晶體（QP2)及N型電晶體（QN2)之推拉動作（push_
Pul 1)，係針對欲流到P型電晶體（Qp2)之内部電流（ic)和 欲流到N型電晶體（QN2)之内部電流（Ir)之差而加以設計 者。 =參照圖2，N型電晶體之動作區域可分為：非飽和區域 和區域，前者之汲極電流（Ids)係與源極/汲極間之電 t(vds)相應而變化，後者之沒極電流（Ids)係不受源極/ 亟間電壓（Vds)之影響，而係與閘極/源極間 相應而變化者。 =圖1所示，電流比較部（12〇)中，係實行N型電晶體 #破和p型電晶體（QP 2)之推拉動作，藉由使相應於記憶 數據，準之汲極電流之變化反映到節點（Ns)之電壓，檢測 ^，單元電流（1 c e η)和基準電流（1 r e f)之電流差。節點 S之電壓位準，相當於N型電晶體（QN2)之源極/汲極間 之電壓。 。因而，藉由使N型電晶體（QN2)和p型電晶體（Qp2)在飽和 f域動作，可使相應於汲極電流變化之節點（Ns)之電壓大 1變化。也即，可提高放大增益。 口此’為使P型電晶體（Q P 2 )和N型電晶體（q n 2 )能夠在飽 t 5域動作’最好將此等電晶體之電流驅動能力，也即電 日日體之大小加以適當之設計。 請參照圖3，橫軸顯示電晶體（QN2)和（QP2)之源極/汲極
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間電壓（Vds)。縱軸顯示電晶體（QN2)和（Qp2)之汲極電流 (Ids)。 基準電流（Iref)為預設之固定性基準值，故圖3中讀取 數據日寸之N型電晶體（q N 2 )之特性曲線，不依賴所讀取之記 fe數據而是一定的。 堂另方面P型電晶體（Q P 2)之電流-電壓特性，係與被 選擇之記憶單元電晶體（MCT)之記憶數據位準相應而變 化 > 也即’圖3所示係響應被選擇之記憶單元電晶體（MCT) 之記憶數據位準之差別而顯示記憶單元電流（Icel 1 )為一 小（事例A) —大（事例B)之2種情況。 各事例中，節點（Ns)之電壓，係以與N型電晶體（QN2)及 P型電晶體（QP2 )之電壓—電流特性之交叉點對應之電壓
Us=)和（Vsb)來顯示。因此，即使事例a和事例B之間内部 電流之差Δ(Ι〇為微小時，仍可獲得節點（Ns)之較大電壓 差△( Vs )。 如此，藉由使構成電流比較部（丨2〇)之p型電晶體（Qp2) 及N型電晶體（qn2 )，分別針對相應於記憶單元電流 (1 Ce 1 1 )及基準電流（I ref )之内部電流（I c)和（I r )作推拉 動作’可將記憶單元電流（I ce 1 1 )之微小變化，作為大電 壓變化而反映到節點（Ns)之電壓位準上。 ^ 藉由此種電路結構，不必設置圖丨4所示之差壓放大器 (4)而實行放大動作，故不需要差壓放大器上之消費電°力 和動作時間，可達成電力低消費化及電流動作高速化。 又，由於電流比較部（12〇)中，只有内部電流（1幻及（丨
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係由節點 529024 五、發明說明（17) 中之較少之一方流入，更可抑制消費電力。 下面，說明輸出位準設定電路（16〇)之結構。 請參照圖4，輸出位準設定電路（丨6〇 )具有：控制電壓產 生部（1 6 5 ) ; P型電晶體（QP1 2 )和N型電晶體（QN 1 2 )。 一控制電壓產生部（1 6 5 )，將相應於節點（Nr )電壓之控制 電壓（Vm )形成於節點（N3 )。控制電壓產生部（丨6 5 )，具有： 電性結合於節點（N 3 )和接地節點（1 〇 2 )之間之N型電晶體 (QN10)和電性結合於電源節點（1〇1)和節點（N3)之間之？型 電晶體（QP10)。 N型電晶體（QN10)及（QP10)之閘極，會分別結合於節點 (Nr)和（N3)。藉此，N型電晶體（QN1〇)會形成基準電壓形 成部（140)内之N型電晶體（QN6)和電流鏡，故流通於N型電 晶體（QN10)之電流（Ir，）係相應於基準電流（Iref )而設 其結果，形成於節點（Nm)之控制電壓（) (Nr)之電壓即基準電流（Iref )相對決定。 圖4之結構中，係將N型電晶體（QN6)及（qni〇)之電晶體 成同樣大小，而控制電壓（Vm)則與形成於 基準電壓（Vr)在同一位準上。 P型電Ba體（QP 1 2 )，將相應於控制電壓（)之一定電流 (Ip)供應到輸出信號（D0UT)被輸出之 方面，N型電晶體（QN12)之閑極結合於節點P(Ns)a〇) Ϊ ^ i針對δ己憶單元電流（1 ce 1 1 )和基準電流（I re f )在 相导狀怨下之輸出位準設定電路（1 6〇)之動作作一考察。
529024 五、發明說明（18) 此日了 ’冗憶單元端之内部電流（丨c )和基準記憶單元端之内 部電流（Ir)變成相等，分別流通於n型電晶體（QN2)及 (QN6)之電流也會相等。
又因N型電晶體（q n 2 )及（Q N 6 )之閘極，均係與節點（n r) 結合，故兩者之閘極電壓也相等。因此，N型電晶體（q N 2 ) 及（QN6)之汲極電壓會相等。在此狀態下（Icei i = Iref )， 若使流通於N型電晶體（QN1 2)之電流（In)與流通於p型電晶 肢（Q P1 2 )之電流（I p)得以均衡’則可使讀取數據之輸出臨 限值穩定對應於”記憶單元電流（Icel丨）=基準電流（Iref 之狀悲，而付以防止電源電壓（V c c )變動所引起之檢測誤 差’也即可避免讀取數據之發生。 圖4之結構中，可將構成控制電壓產生部（丨6 5 )之n型電 晶體（QN1 0 )及P型電晶體（QP 1 〇)之電流驅動能力（電晶體大 小）考量N型電晶體（QN12)及（QN2)之電晶體大小，設計成 QP10:QP12 = QN2:QN12之關係即可。如此，若採取藉由 電流驅動能力之比（電晶體大小之比）來維持輸出臨限值之 結構，即可抑制製造時產生各別電晶體特性之參差不齊對 檢測精準度之不良影響。
再者’在記憶早元電流（I c e 1 1 )和基準電流（I j* e f )相等 之狀態下，則與記憶單元電流（I ce 1 1 )及基準電流（]；r e f ) 分別對應而構成電流鏡之P型電晶體（QP2)及（QP6)之汲極 電壓也會設定在同一位準上。因此，即使發生電源電壓 (Vcc)之變動，也不會發生P型電晶體（QP2)及（QP6)之沒極 電壓變動所引起之檢測誤差。
第22頁 529024 五、發明說明（19) 圖5A顯示讀取數據時之記憶單元電流（Icel丨）和基準電 流（I r e f )之沿變。 在時刻（To)響應啟動信號/ΕΝ 1、/EN2之活性化而開始讀 取數據後’被選擇之記憶單元電晶體（M C Τ)及基準記憶單 元電晶體（MCRT )分別連接於感測放大電路（1 〇 〇 )之感測輸 入節點（N i 1 )及（N i 2 )，記憶單元電流（I c e 1 1 )和基準電流 (Iref )開始流通。 由於包含有位元線（BL)、（BRL)等之記憶單元電流 (I cel 1 )和基準電流（Iref)之電流傳達路徑上有寄生容量 和配線電阻之存在，故開始讀取數據後，首先有藉由此等 記憶單元電流（Icel 1)和基準電流（Iref )使電流傳達路徑 充電之過渡狀態之期間存在。此一期間，以下也簡稱「充 電期間」。 一般而論，基準電流（I re f)之電流傳達路徑中之寄生容 量及配線電阻，小於記憶單元電流之電流傳達路徑。因 此，充電期間之電流尖峰值及完成充電所需要之時間，記 憶單元電流（I c e 1 1)方面之時間比基準電流（I r e f )之時間 為長。 因此，圖5 A所示之基準電流（I re f )之充電終了時刻（t!) ，比記憶單元電流（I c e 11 )之充電時刻（12 )為快。 充電期間終了後，基準電流（I r e f )會收束到指定之設計 值位準。另一方面，記憶單元電流（I ce Π )會安定在相應 於被選擇為讀取數據對象之記憶單元電晶體（MCT)之記憶 數據位準之電流值。
C:\2D-CODE\90-12\90123319.ptd 第23頁 529024 五、發明說明（20) 因此，各電流值；查m ^ 1 咛i #、Wr傳達 充電完^、充電期間終了後， 、:兀電k(Ice11)和基準電流（Iref)之間，會產生對 μ於σ貝取數據對象之記憶數據位準之微小電流差。 士圖5 Α所不’以下對於產生此種電流差而使感測放大電 路（1〇〇)得以實際讀取數據之期間也簡稱為測期 間」。 圖5B顯不感測放大電路（100)之輸出信號（DOUT)之電壓 沿變。
古請參照圖5B，過渡性充電期間，如已說明，記憶單元電 流（Icell)大於基準電流（Iref)，故節點（Ns)之電壓（Vn) 呈依附於電源電壓（Vcc)之狀態。節點（Nr)之基準電壓 (Vr)會因基準電流（Iref)之電流傳達路徑之充電而暫時上 升’隨著基準電流（I r e f)之收束而收束到指定之電壓 (V r e f)(時刻 11)。 另一方面，節點（NS)之電壓位準（Vs)，隨著電流傳達路 徑之充電終了 ，而記憶單元電流（I c e Η )逐漸收束，與基 準電流（I r e f )之間之大小關係相應而轉移到事例 A(Vs<Vref)及事例 B(Vs>Vref)之狀態。
如已說明，輸出位準設定電路（1 6 0 )，如圖5B所示，將 相當於基準電壓（Vr)穩定值之指定電壓（Vref)設定為讀取 數據之臨限值。 因此，當（Icell)C(Iref)時，節點（Ns)之電壓（Vs)低於 指定之電壓（Vref )之時序（時刻t3)時，輸出信號（DOUT)會 從L位準切換到Η位準。另一方面，當（Icell)>(Iref)時，
529024 五、發明說明（21) _ 輸出信號（D0UT)會維持L位準而 如此，實施形態】之感測放又 放大器之電壓放大動作。，以古、電路（100) ’可不伴隨差壓 之記憶單元電流（I ce u)及迷且低消費電力，檢測輸入 差，而形成輸出信號（D〇uT)V電*(iref)之間之電流 而且，還可排除電源雷犀（v 元電流（Icell)=基準2(1 變動之影響，與記憶單 據讀取之輸出臨限值，#以維藉以維持數 數據之讀取。 隹持撿測精準度亚正確地實行 請參照圖6，輸出位準設定電路⑴”，與
出位準設定電路（160)相較，苴X门 ..^ ”之輸 電晶體(QP15)。 …之處在於另外具有P型 P型電晶體（QP15)，係於輸出信號（D〇UT)形成之輸出節 點（No)和電源節點（1 〇 1)之間，電性結合串聯於p型電晶體 (QP 1 2 )者。P型電晶體（qp 1 5 )的閘極，係結合節點（N s ) 者0
藉由此種結構，若輸出信號（D 〇 u T)設定在L位準，也即 記憶單元電流（I ce 1 1 )大於基準電流（I re f )時，可將流通 於P型電晶體（Q P 1 2 )之穿通電流予以切斷。藉此，可減低 輸出位準設定電路之消費電力。 [實施形態2 ] 圖7顯示實施形態2之感測放大電路中與實施形態1之感 測放大電路（1 0 0 )不同結構之部分。 請參照圖7 ’實施形態2之感測放大電路除實施形態1之
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529024 五、發明說明（22) 感測放大電路（1 〇 〇 )之結構之外，更包含有：結合於節點 (N S )和預設電源節點（1 0 3 )之間的預設電路（1 7 0 )。 預設電路（170)具有串聯結合於節點（Ns)和預設電源節 點（103)之間的N型電晶體（QN20)及（QN22)。有關預設電源 節點（1 0 3 )所供應之電壓設定，容後說明，而圖7之結構 中，預設電源節點（103)會供應接地電壓（Vss)。 N型電晶體（QN20)係電性結合於節點（Ns)及節點（N4)之 間’而將預設控制信號（p r T 1)輸入閘極。N型電晶體 (QN20)，具有響應預設控制信號（PRT1)之活性化（1]位準） 而開放之電流開關之功能。 N型電晶體（Q N 2 2 )係電性結合於節點（N 4 )及預設電源節 點（1 0 3 )之間，具有連接於節點（n 4 )之閘極。N型電晶體 (QN22 )，當N型電晶體（QN20)為ON時，於節點（Ns)和預設 電源節點（1 0 3 )之間形成電流路徑。 包括圖7中未圖示之部分，實施形態2之感測放大電路之 其他部分之結構，與圖1所示者感測放大電路（1⑽）相同， 故不再重覆詳細之說明。 請再參照圖5B，本發明實施形態之感測放大電路中，開 始讀取數據後之充電期間，由於記憶單元電流（I c e 1 1 )大 於基準電流（Iref)，節點（Ns)之電壓（Vs)會呈依附於電源 電壓（Vcc)端之狀態。 因此’當記憶單元電流（I c e 1 1)小於基準電流（I r e丨）， 感測期間之節點（Ns)電壓設定在接地電壓（vss)時（輸出信 號（D0UT)設定在Η位準時），即有讀取數據所需時間變長之
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請參照圖8 ’從開始讀取數據之時刻（t 〇 )至圖5 A所示之 充電期間，預設控制信號（PRT丨）會在指定期間丨位準被活 性化。與此相應，預設電路（17〇)會使節點（Ns)之電壓， 強制變化到接近基準電壓（Vr)之穩定值—指定電壓（Vref) 之方向。以下也將簡稱上述預設電路（丨7 〇 )之動作為「預 設動作」。 、
藉此’即使在記憶單元電流（丨ce丨丨）大於基準電流 (Iref )之充電期間，可藉由預設電路（17〇)使節點連 接於預a又電源郎點（1 〇 3)而降低電壓（v s )，與記憶單元電 流（I ce 1 1)接近穩定值相併行，可使節點（Ns)之電壓接近 指定之基準電壓（Vref )。 其結果，尤其是設定為L位準時，可高速實行輸出位準 設定電路（1 60)之輸出信號（D〇UT)之位準設定。 本實施形態中顯示為代表例之感測放大電路，係將感測 期間前，也即使相應於充電期間之節點（Ns)之電壓高於指 定之基準電壓（Vref)，而將相應於預設電路（17〇)之預設 電源節點（103)之供應電壓作為接地電壓（Vss)。如此，預 設電源節點（103)之供應電壓之設定，只要相應於感測期
間前之節點（Ns)之電壓和基準電壓（Vref)之關係而設定即 可0 又’使預設電路（1 7 0 )之預設動作終了之時刻（t a )，只 要相應於記憶單元電流（I c e 1 1 )收束至穩定位準之時刻 (t2)而設定即可，預設控制信號（PRT1)係於時刻（ta)以
529024 五、發明說明（24) 降’由L位準所非活性化。 預設控制信號（PRT1)之活性化期間，可視節點（Ns)之電 壓沿變模擬解析結果等而定。例如，使用計時器等，針對 藉啟動#號/ΕΝ 1、/EN2之活性化而使數據讀取活性化時刻 (10 )之經過時間，可相對設定預設控制信號（pRT丨）之活性 化期間。 ，者’雖然電路結構會變得複雜，也可藉由節點（N s )之 電壓和指定之基準電壓（Vref)之電壓比較，來設定預設控 制信號（P R T 1)之非活性化時序。 [實施形態3 ] 睛參照圖9 ’實施形態3之感測放大電路，與圖7所示實 施形怨2之感測放大電路之結構相較，其不同之處在於：其 係於節點（N s )和接地節點（1 〇 2 )之間，另具電性串聯結合 於N型電晶體（QN2)之N型電晶體（QN25)。 N型電晶體（Q N 2 5 )之閘極中會被輸入預設控制信號 (PRT2)。N型電晶體（QN25)會響應預設控制信號（pRT2)之 活性化（Η位準）/非活性化（l位準）而發揮電流開關之開/關 功能。 圖7所不實施形態2之感測放大電路，其係於預設控制信 號（PRT 1 )之活性化期間，在節點（N s)和接地節點（丨〇 2 )之 間’與預没電路（170)並聯連接於n型電晶體（qn2)。因 此，若為充分預設節點（Ns )，而設定較長之預設控制信號 (PRT1)之活性化期間，使節點（Ns)為原本希望預設之位 準，則可能使基準電壓（Vref)低於原本希望預設之位準。
C:\2MODE\90-12\90123319.ptd 第28頁 529024 五、發明說明（26) ' ' (100)相同之結構，實行數據讀取動作。 [實施形態4 ] 請參照圖1 1，實施形態4之感測放大電路，與圖9所示實 施形態3之感測放大電路之結構相較，其不同之處在於其 係另外具有N型電晶體（qn3〇)，該n型電晶體（qn3〇)具有電 流開關之功能’藉以阻斷節點（Nr)内流動之内部電流（Ir) 者0 N型電晶體（QN30)，係結合於節點（Nr)和p型電晶體 (QP6)之間，預設控制信號（pRT3)會被輸入其閘極中。ν型 電晶體（QN30)會響應預設控制信號（pRT3)之活性化/非活 性化而發揮電流開關之開/關功能。 因此’ N型電晶體（QN30)會與預設控制信號（pRT3)之非 活性化（L位準）相應而阻斷節點（n r )和電源節點（1 〇丨）之間 之電流路徑。 如已說明，剛開始讀取數據之充電期間，基準電流 (Iref)也和記憶單元電流（IceU) 一樣呈過渡狀態。因 此，在此狀態下，不能將基準電壓產生部（丨4〇 )所形成之 基準電壓（Vr)設定為指定電M(Vref )。因此，在此期間， 即使阻斷節點（N r)内流動之電流，也不會妨害數據之讀 取，反而有削減無用之消費電力之效果。
請參照圖1 2，與預設終了後之數據感測期間對應之時刻 (ta)以降，預設控制信號（PRT2)及（PRT3)必須在η位準被 設定成活性狀態（Η位準），預設控制信號（PRT丨）則必須被 非活性化。藉此，實施形態4之感測放大電路，可依圖i所
529024 五、發明說明（27) 不感測放大電路（1 Q 〇 )同樣之結構及動作，實行數據之讀 取0 在感測期間前之充電期間，預設控制信號（p r T 3 )在基準 電流（I re 〇之過渡狀態對應之一定期間被非活性化（L位 準）之後’以快於預設控制信號（P R T 1 )之時序，在時刻 (t b )被活性化為η位準。時刻（t b)，可視基準電流（I c e 1 ^ ) 收束至穩定值之時刻（11 )而定。 與此響應，記憶單元電流（Icell)及基準電流（Iref)之 雙方處於過渡狀態之期間，藉由預設控制信號（pRT2 )和 (PRT3)之非活性化（l位準），而使N型電晶體（qn25)和 (QN30)關閉。 藉由上述之結構，在充電期間，得以阻斷流動至N型電 晶體（QN2)和（QN6)之電流，達成消費電力之減低。 又’對N型電晶體（Q N 2 5 )和（Q N 3 0 )之電晶體特性施以同 樣之設計，在此等的電晶體藉由同樣的設定電壓下降，可 藉此維持數據讀取之精準度，而不必移動讀取數據之輸出 臨限值。或者，藉由將電晶體大小之比設計成QN25:QN2 = QN3 0:QN6，也可獲得同樣之效果。 而且’若將依預設控制信號（pRT 1)而動作之預設電路 (1 70 )針對節點（Ns)配置，即可在感測期間之前使節點 (Ns)之電壓接近基準電壓（Vref)之指定位準（Vref)，而 數據讀取高速化。 包括圖11中未圖示之部分，實施形態4之感測放大電路 之其他部分之結構，與圖1至9所示實施形態3之感測放大
529024 五、發明說明（28)
電路相同，故不再重覆詳細之說明。 [實施形態5 ] 實施形態5之中，假設一個感測放大 中具有複數之感測節點，用以輸入相告〃、路在本實施形態 (I c e 1 1 )之被比較對象之數據，針對/於°己憶單元電流 之記憶單元電流（被比較對象）形成對1雁動於個二別感測節點 在此狀況下，基準記憶單元係為上二:出信號之狀況。 之間所共有，而該基準記憶單元形二=丈之感測輸人節點 作為比較用之基準值者。 土準電流（I r e f )係 圖1 3顯示分別代表性對應於第1及 灶播 品每#祀能ς +从碰 Α 弟2個感測輸入節點之 、，’口構’而只她形悲5之結構，相對於 丹仲#於任意之複數個 元電流（被比較對象），可適用於共用°心早 場合。 /、用早一基準記憶單元之 圖13中’省略了電流比較部(120)之前一階段結構之圖 示。又，與圖1及圖4相同之電流比較部（12〇)(ρ型電晶體 (QP2)、Ν型電晶體（QN2))及輸出位準設定電路（16〇)，係 分別對應於感測輸入節點而設置者。 下面實施形態1〜4中說明之電路與圖13所說明者為相同
之要素’故對第1及第2個感測輸入節點分別對應配置者， 分別附記（a)、（b)來標示。例如，分別對應於第1或第2個 感測輸入節點之輸出位準設定電路，分別以編號（16〇心及 (1 6 0 b)來顯示’但各別之結構及動作和圖4所示之輸出位 準設定電路（1 6 0 )是相同的。 因此’電流比較部（1 2 0 a )係將第1個感測輸入節點上流
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529024 五、發明說明（29) 、- 動之記憶單元電流和基準電流（I ref )之差加以放大而反映 於節點（N s a)之電壓；輸出位準設定電路（I⑽a)則依節點' (Nsa)之電壓而設定輸出信號（DOUTa)之位準。 " 同樣地，電流比較部（1 20b)，係將第2個感測輸入節點 上流動之記憶單元電流和基準電流（I r e f )之差加以放大而 反映於節點（Nsb)之電壓；輸出位準設定電路（1 6〇b)則依節 點（Nsb)之電壓而設定輸出信號（DOUTb)之位準。 义即 基準電流（I re f )，由於其係固定於指定設計值之電流，
可將單一之基準記憶單元拿來和複數之感測輸入節點上流 動之電流作比較。 · /；，L 實施形態5之感測放大電路中，係將產生基準電壓（Vr) 之節點（Nr)，分別相對於複數之感測輸入節點予以獨立設 置，藉由基準電壓形成部（14〇)，分別針對此等節點（Nra) 、（nrb)····獨立形成基準電壓（Vr)，以求讀取數據之穩 定化。 心 圖13顯示基準電壓形成部（14〇)之中，對應於第1及第2 個感測節點之代表性結構。 基準電壓形成部（1 4 0 )中，構成電流鏡之一方之p型電晶 體（QP5 )係由複數之感測輸入節點之間所共有。另一方 面，構成電流鏡另一方之P型電晶體（QP6)和形成節點（Nr) 及基準電壓（Vr)之N型電晶體（QN6)，係分別對應複數之感 測輸入節點而設。也即，對應於第1個感測輸入節點，配 置P型電晶體（QP6a)、節點（Nra)及N型電晶體（QN6a)，對 應於第2個感測輸入節點，配置p型電晶體（Qp6b)、節點
529024 五、發明說明（30) (Nrb)及N型電晶體（QN6b)。 各個P型電晶體（QP6a)、（QP6b)及N型電晶體（QN6a)、 (QN6b)之各個電流驅動能力（電晶體大小）之設計，係分別 與圖1所示P型電晶體（QN6)及N型電晶體（QN6)相同。 藉由上述之結構，可將節點（Nra)及（Nrb)内分別流動之 内部電流，依基準記憶單元電晶體（MCRT)内流動之基準電 流（I r e f )設定共通之值（I r )。 如此，藉由分別對應於複數之感測節點而獨立形成基準 電壓（Vr)，可防止節點（Nra)、（Nrb) ··之各個電壓位準因 實行放大動作之N型電晶體（QN2a)、（QN2b) ··之源極/汲極 之間存在之輕合（coup 1 ing)容量之影響而變動。 反過來說/若由單一之節點（Nr)共有複數之感測輸入節 點時，分別對應於感測輸入節點型電晶體（QMy、 (QN2b) ··之放大動作會互相影響而使基準電壓〇〇起變 動。其結果，可能使數據之讀取無法穩定實行。 ，此，^由分別對應於複數之感測輸入節點而配置之獨 立節點上分別形成之基準電壓（Vr)，可針 憶單元電晶體，即使共用於複數— "^ >甘加π杏分# — 、復數之Z十思早凡電晶體之數據 碩取，仍可貝灯fe疋之數據讀取。 再者，本實施形態中，係、裔田认4 1々 裝置之感測放大電路作為nt揮發性半導體記憶 此。也即，本發明之二 二:本發明之適用並不限於 較而實行數據讀取之半導體穿 、错電机之比 憶是否為揮發性或非揮發彳生2 、、Ό冓，而不論其數據記 \性者。而且，也可作為檢測電流
C:\2D-C0DE\90-12\90123319.ptd 第34頁 529024
五、發明說明（25) 但是，一旦使預設控制信號（PRT1)非活性化之後，節點 (Ns)之電壓將開始再上升’此時將不易達成數據讀取之高 速化。 因此，實施形態3之結構中，設置具有電流開關功能之n 型電晶體（QN25)串聯於N型電晶體（qN2)，藉此控制使n型 電晶體（QN20)和（QN25)之雙方均不會開放。 藉此’使N型電晶體（QN2)和（QN22)並聯連接於節點 (Ns) ’而得以防止節點（Ns)之電壓在預設動作中過度低落 之現象。其結果，可藉由在記憶單元電流（Icell)彳/束至/ 穩定位準感測期間之前，有效實行預設動作而達到數據讀 取之高速化。 ° 包括圖g中未圖示之部分，實施形態3之感測放大電路之 其他部分之結構’與圖1至7所示實施形態2之感測放大電 路相同，故不再重覆詳細之說明。 請參照圖1 0，預設控制信號（PRT 1 )和（PRT2)，係於預設 動作中被控制而使其不能同時活性化（Η位準）。具體地、& 說，充電期間，預設控制信號（PRT2)會維持非活性^([位 準）以使電晶體開關（QN25)關閉。另一方面，預設控制信 號（PRT 1)會在圖8中所說明之指定期間活性化到η位準，以 使節點（Ns)之電壓接近基準電壓（Vref)。 預設動作終了後，也即充電期間之後，預設控制信號 (P R T1)和（p R τ 2 ) ’分別被非活性化（l位準）和活性化（η位 準）。因此，在圖5 Β所示之感測期間，節點（ν s )和預設電 源節點（103)被電性切斷，以實施形態1所示感測放大電路
C:\2D-C0DE\90-12\90123319.ptd 第29頁 529024 五、發明說明（31) 差之電路，適用於種種電子電路。 [元件編號之說明] 1 信號放大電路 2 偏置電路（biasing circuit) 3 偏置電路 4 差壓（differential)放大器 10 非揮發性半導體記憶裝置 2 0 記憶器陣列 30 控制電路 40 解碼部 50 選擇電路 1 00 感測放大電路 101 電源節點 102 接地節點 103 預設電源節點 110 偏置電路 1 20 電流比較部 120a 電流比較部 120b 電流比較部 130 偏置電路 140 基準電壓產生部 160 輸出位準設定電路 160a 輸出位準設定電路 160b 輸出位準設定電路
C:\2D-CODE\90-12\90123319.ptd 第35頁 529024 五、發明說明（32) 161 輸出位準設定電路 165 控制電壓產生部 170 預設電路 BL 位元線（b i t 1 i n e ) BRL 位元線 DC 二極體 DOUT 輸出信號 DOUTa輸出信號 DOUTb輸出信號 D R 二極體 ΕΝ 1 啟動信號 EN2 啟動信號 I c e 1 1 記憶早元電流 I c 内部電流
Ids >及極電流
Ip 電流 I r 共通值
Ir’ 電流 MCT 記憶單元電晶體 MCRT 基準記憶單元電晶體 N1 節點 N2 節點 N3 節點 N4 節點
C:\2D-C0DE\90-12\90123319.ptd 第36頁 529024 五、發明說明（33) N c 節點
Nil 感測輸入節點 N i 2 感測輸入節點 Nm 節點
No 節點 Nr 節點 N r a 節點 Nrb 節點 Ns 節點 N s a 節點 Nsb 節點 PRT1 預設控制信號 PRT2 預設控制信號 PRT3 預設控制信號 QN1 N型電晶體 QN2 N型電晶體 QN2a N型電晶體 QN2b N型電晶體 QN3 N型電晶體 QN5 N型電晶體 QN6 N型電晶體 QN6a N型電晶體 QN6b N型電晶體 QN8 N型電晶體
C:\2D-CODE\90-12\90123319.ptd 第37頁 529024 五、發明說明（34) QN10 N型 電 晶 體 QN12 N型 電 晶 體 QN20 NS 電 晶 體 QN22 N型 電 晶 體 QN25 NS 電 晶 體 QN30 N型 電 晶 體 QP1 PS 電 晶 體 QP2 P型 電 晶 體 QP3 PS 電 晶 體 QP5 PS 電 晶 體 QP6 P型 電 晶 體 QP6a PS 電 晶 體 QP8 PS 電 晶 體 QP10 PS 電 晶 體 QP12 PS 電 晶 體 QP15 PS 電 晶 體 to 時刻 11 時刻 t2 時刻 13 時刻 t a 時刻 tb 時刻 Ta P型 電 晶 體 Tb P通道型場
C:\2D-CODE\90-】2\90]233]9.ptd 第38頁 529024 五、發明說明（35)
Tc P通道型場效應電晶體
Td N型電晶體
Te N型電晶體 T f P型電晶體
Tg P型電晶體
Th 電晶體
Vcc 電源電壓 V d s 源極/汲極間之電壓
Vgs 汲極/源極間電壓 Vm 控制電壓
Vn 電壓
Vr 基準電壓
Vref 基準電壓
Vs 電壓
Vsa 電壓
Vsb 電壓
Vss 接地電壓 WL 字線（word line) Y G 閘極 YL 行選擇線
\\312\2d-code\90-12\90123319.ptd 第39頁 529024 圖式簡單說明 ____ 圖1為顯示本發者> 乂 備有感測放大電 貝她$您1之#號放大電路之代表例-圖。 非揮务性半導體裝置之結構之方塊 圖2為顯不n型雷曰 圖3為說明電产 版之般性動作特性之圖。 ^ ί 較部動作之概念圖。 圖4為顯不輪出位 圖5Α及5Β為說明太^日—構例之電路圖。 表例忒、目丨# 士+本奄明貫施形態1之信號放大電路之代 表Ο感測放大電路之動作之定時流程圖。 圖6為顯示輸出位準設定電路之另一結構 圖7為說明本發明實施形態2之感測放大電 、路圖。 圖。 結構之電路 _ 圖8為說明實施形態2之感測放大電 圖。 &據讀取之 圖9為說明實施形態3之感測放大電路結構之 圖1 0為說明實施形態3之預設控制信號嗲定—路圖。 圖。 。 <定時流程 圖11為說明實施形態4之感測放大電路結構之“ 圖1 2為說明實施形態4之預設控制信號設定，略圖。 圖。 ^ 定時流程 圖1 3為說明貫施形態5之感測放大電路結構之、 圖14為顯示先前技術之信號放大電路結構 1略圖。 電路圖。

Claims (1)

  1. 529024
    六、申請專利範圍 ^^ # ^ '，J ^ Λ ^ ；I，J ^ It (I r 、’ ）内*動之輸入電流（I c e 1 1 )及基準電流 之差者，具備以下之物： 二=電壓形成部（丨4⑸，係用以形成相應於 机，基準電塵（Vr)於第丨節點（Nr)者； 土丰電 壓晶體(QP1)，係電性結合於供應第1電 使前述輸二⑽)和前述第1輸入節點之間，而 述ί ί=較部(12〇)，倍、根據前述&準電壓形成相應於前 =電流之前述基準電流之差之電壓於第2節點(Ns):. 刚述電流比較部包含有： ’ 前述^導電型之第2電晶體（QP2)，係電性結合於前述 鏡者郎點和前述第2節點之間，構成前述第1電晶體與 ，導電型之第3電晶體(QN2) ’係具有接受前述 二之控制電極’電性結合於供應第2電壓(Vss)之第 2電源郎點⑴2)和前述第2節點之間， = 屬相反之導電型者； k乐丄令冤型 用：準設定部(16°)，係相應於前述第2節點之電壓而 用^輸出相應於檢測結果之電壓於輸出節點（N〇 前述輸出位準設定部包含有： ’ 前述第1導電型之第4電晶體（QPl〇， 八 第1電源節點和前述輸出節點之間，而呈右^生二處刖返 述基準電壓之電壓⑽之控制電極者而具有接文相應於前
    C:\2D-CODE\90-12\90123319.ptd 第41頁 529024
    六、申請專利範圍 前述第2導電型之第5電晶體（QN1 2)，係電性結合於前述 輸出節點和前述第2電源節點之間，而具有結合於前述第2 卽點之控制電極者； 鈾述輸入電流和前述基準電流相等之狀態下，分別流通 於前述第4及第5電晶體之電流為均衡者。 2 ·如申請專利範圍第1項之信號放大電路，其中，前述 第2及第3電晶體（QP2, QN2)之電晶體大小，係設計成使前 述第2及第3電晶體動作於飽和區域者。 3 ·如申請專利範圍第1項之信號放大電路，其中， 前述輸出位準設定部（160)更包含有：
    控制電壓產生部（165) ’係用以供應相應於前述基準電 壓之電壓（Vm)於前述第4電晶體（QP12)之控制電極者. 前述控制電壓產生部（165)包含有： ’ 前述第2導電型之第6電晶體（QN10)，係電性結合於前 與前述第4電晶體之控制電極結合之第3節點（N3)和前^ 2電源節點（1 〇 2 )之間，而具有結合於前述第1節點〉； 控制電極者； · r)之 前述第1導電型之第7電晶體（QP1〇)，係電性結人 第3節點和前述第1電源節點（1〇1)之間，而具有結°八、月 述第3節點之控制電極者； σ於别
    前述第3電晶體（QN2)之對第5電晶體（QN12)之電、☆ 能力之比，和前述第7電晶體之對前述第4電晶體（ϋ動 電流驅動能力之比’為相同者。 之 4·如申請專利範圍第丨項之信號放大電路，其中
    C:\2D-C0DE\9(M2\901233]9.ptd 第42頁 529024 '申請專利範圍 前述輸出位準設定部（160)更包含有： ^前述第1導電型之第6電晶體（QP15)，係於前述第}電源 節點（1 0 1 )和前述輸出節點（N 0)之間，電性串聯結合於前 述弟4電晶體（QP12)，而具有結合於前述第2節點（Ns)之控 制電極者。 5 ·如申請專利範圍第1項之信號放大電路，其中，更包 含有： 預設部（170)，係配置於前述第2節點（Ns)和預設電源節 …、i (1 0 3 )之間，而於輸出前述檢測結果前之指定期間，用 以使前述第2節點之電壓接近前述基準電壓（Vr)者；
    、、前述預設部，係於前述指定期間，使前述第2節點和前 述預設電源節點作電性結合者。 6 ·如申請專利範圍第5項之信號放大電路，其中， W述預設電源節點（103)，係供應前述第2電壓（Vss) 者； W述電流比較部（1 2 0 )更包含有： 、，流開關部（QN25)，係於前述第2節點（Ns)和前述第2電 \、Ί、、占（1 0 2 )之間’電性串聯結合於前述第3電晶體，至少 於前述指定期間關閉者；
    月0述電流開關部，係於前述指定期間後開放者。 7^如申請專利範圍第1項之信號放大電路，其中， f述輸&入電流（I c e 1 1 )及前述基準電流（I r e f )係經由第1 及第2電流傳達路徑，分別傳達至前述第1及第2輸入節點 (Ni 1，Ni2)者；
    529024
    容^第!及第2電流傳達路徑’係分別具有扪及第2寄生 〃别述電流比較部’更包含有第1電流開關部（QN2 5 )，其 係於丽述第2節點（Ns )和前述第2電源節點（1 0 2 )之間，電 =串聯=合於前述第3電晶體（QN2)，而在前述輸入電流收 f穩定位準之時序相應設定之第1時刻（ta)期間關閉者； W述基準電壓形成部（140)，包含有： 1流供應部（QP5，QP6)，係於前述第！節點（Nr)形成相應 珂述基準電流之内部電流（Ir)者； 。 $壓形成部（QN6 )，係以相應於前述内部電流之電壓作
    為f述基準電壓（Vr)而形成於前述第1節點者； f 2電流開關部（qN3 〇 )，係串聯結合於前述電流供應部 ^刖述電壓形成部，而於前述基準電流收束至穩定位準之 蚪序相應設定之第2時刻（tb)期間關閉，藉以阻斷前述 部電流者； 月述第1電流開關部，係於前述第1時刻之後開放者； 月:J述第2電流開關部，係於前述第2時刻之後開放者。 8:如申請專利範圍第7項之信號放大電路，其中， 前述電流供應部具有：
    々'述第1導電型之第6電晶體（Qp5)，係電性結合於前述 第1電源節點（1 ο 1)和前述第2輸入節點（N i 2)之間，使前 基準電流通過者； 々前述第1導電型之第7電晶體（QP6)，係電性結合於前述 第1電源節點和前述第1節點（Nr)之間，而構成前述第6電
    第44頁 529024 六、申請專利範圍 晶體與電流鏡者； 前述電壓形成部具有： 前述第2導電型之第8電晶體（QN6)，係具有結合於前述 第1節點之控制電極，而電性結合於前述第2電源節點 〇 0 2 )和前述第1節點之間者； 前述第1電流開關部具有： 前述第2導電型之第9電晶體（QN 2 5 )，係於前述第2節點 (N s)和前述第2電源節點之間，電性串聯於前述第3電晶體 (QN 2 )，而關閉至前述第1時刻（t a )期間為止者； 前述第2電流開關部具有： 前述第2導電型之第1 0電晶體（QN 3 0 )，係串聯結合於前 述電流供應部及前述電壓形成部，而關閉至前述第2時刻 (t b )期間為止者； 前述苐1 0電晶體之對前述苐8電晶體之電流驅動能力之 比，係與前述第9電晶體之對前述第3電晶體之電流驅動能 力之比，為相同者。 9.如申請專利範圍第7項之信號放大電路，其中， 更具備預設部（1 7 0 )，係配置於前述第2節點（N s )和預設 電源節點（1 0 3 )之間，而於指定期間使前述第2節點之電壓 接近前述基準電壓（Vr)者； 前述指定期間，係於輸出前述檢測結果之前，設定於前 述第1時刻（t a)之前者； 前述預設部，係於前述指定期間，電性結合前述第2節 點和前述預設電源節點，而於前述指定期間之後，則使前
    C:\2D-CODE\90-12\90123319.ptd 第45頁 529024 /、、申睛專利範圍 述1弟〇2 : 和前述預設電源節點予以電性切斷者 T如申請專利範圍第7項之信號放大電：，者。 蚀=:弟1及第2電流開關部（QN25, QN30)開放之、士中， 使^生於前述W及第2電流開關部之電壓1放之時，分別 I!·、广申請專利範圍第1項之信號放大電路，同者。 (二:號放大電路’係具有複數個前述第丨心 節Lm輸入節點⑴2) ’係由前述複數個前述第 即點所共有者； j %弟1輸入 义口電流比較部(120)、前述輸出位準設定 點丄祆珂述複數嗰而分別獨立設置者； 1輪入即 u準電壓形成部（140) ’係於前述複數個之第】節 … 刀別獨立形成前述基準電壓（V r)者。 l、f · 一種半導體記憶裝置，係具備下列之物者： 禝數之記憶單元（MCT)，係於讀取數據時 憶數據位準之電流量流動於其中之一者；使相應於D己 基準δ己憶單元（MCT)，係使成為前述數據讀取基之電 流量流動者； 一選擇部（50)，係於前述讀取數據時，使前述複數記憶單 το之中作為數據讀取對象而選擇之1個及前述基準記憶單 兀分別電性結合於第1及第2感測輸入節點（n i丨，N丨2)者； 斤感测放大電路（丨00)，係用以放大檢測分別流動於前述 第1及第2感測輸入節點之輸入電流（丨c e丨丨）及基準電流
    第46頁 529024
    夂、申請專利範圍 (iref)之差者； 前述感測放大電路，係包含有： 前述基準電流之基 性結合於供應第1電 1輸入節點之間，使 、基準電壓形成部（丨4 〇 )，係使相應於 準電壓（Vr)形成於第1節點（Nr)者； 第1導電型之第1電晶體（QP1)，係電 壓（Vcc)之第1電源節點（1〇1)和前述第 前述輸入電流通過者； 、電流比較部（120)，係根據前述基準電壓’使相應於前 述輸入電流與前述基準電流之差之電壓形成於第2節點 (Ns)者； 前述電流比較部，係具有： ,前述第1導電型之第2電晶體（QP2)，係電性結合於前述 第1電源節點和箣述第2節點之間，而構成前述第1電晶體 和電流鏡者； 第2導電型之苐3電晶體（QN2) ’係具有接受前述基準電 壓輸入之控制電極，電性結合於供應第2電壓（v s s )之第2 電源節點（1 0 2 )和前述第2節點之間，而與前述第1導電型 屬於相反之導電型者； 前述感測放大電路，係更含有：
    輸出位準設定部（1 6 0 )，係相應於前述第2節點之電壓， 使具有相應於檢測結果電壓之讀取數據（DOUT)輸出於輸出 節點（N 〇 )者； 前述輸出位準設定部，係具有·· 前述第1導電型之第4電晶體（QP1 2 )，係電性結合於前述
    第47頁 529024 六、申請專利範圍 第1電源節點和前述輸出節點之間，而具有接受相應於前 述基準電壓之電壓（Vm)輸入之控制電極者； 前述第2導電型之第5電晶體（QN 1 2 )，係電性結合於前述 輸出節點和前述第2電源節點之間，具有結合於前述第2節 點之控制電極者； 在前述輸入電流和前述基準電流相等之狀態下，分別流 動於前述第4及第5電晶體之電流為均衡者。
    第48頁
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