JP2022050302A - 抵抗変化メモリおよび抵抗変化メモリの制御方法 - Google Patents

Abstract

【課題】確認リード動作を実行することなく抵抗変化メモリのデータを書き込む場合の抵抗素子の抵抗値のばらつきを抑制し、データの読み出しマージンを向上する。【解決手段】抵抗変化メモリは、書き込み動作により抵抗値が変化する第１抵抗素子を含み、第１抵抗素子の抵抗値に応じてデータを記憶するメモリセルと、抵抗値が第１の値に設定された第１参照抵抗素子と、第１抵抗素子の抵抗値を第１の値より高い第２の値から第１の値に変化させる第１書き込み動作時に第１電圧に設定される第１電圧線と、第１抵抗素子の一端および第１参照抵抗素子一端との間に配置され、第１書き込み動作時に、第１抵抗素子と第１参照抵抗素子とに流れる電流の差が小さくなるように、第１電圧線から供給された第１電圧の値を調整し、調整した第１電圧を第１抵抗素子の一端と第１参照抵抗素子の一端とに供給する第１電圧制御部と、を有する。【選択図】図１

Description

本発明は、抵抗変化メモリおよび抵抗変化メモリの制御方法に関する。

抵抗値に応じてデータを記憶するメモリセルを有する半導体記憶装置として、抵抗変化メモリ（ＲｅＲＡＭ；Resistive Random Access Memory）が知られている。抵抗変化メモリのメモリセルは、一対の電極間に挟まれた金属酸化物を含む抵抗素子を有する。抵抗素子の抵抗値は、抵抗素子に印加される電圧の極性に応じて変化する。そして、抵抗値に応じて抵抗素子に流れる電流に基づいて、メモリセルに記憶されたデータの論理が判定される。

抵抗変化メモリでは、データの書き込みにより設定される抵抗素子の抵抗値の精度を向上するために、以下に示すような書き込み制御が実行される。例えば、データの書き込みは、メモリセルと同じ構造のレプリカセルの抵抗素子に定電流源から電流を流し、定電流源とレプリカセルとの接続ノードに発生する電圧と同じ電圧をメモリセルの抵抗素子に与えることで実行される（例えば、特許文献１参照）。また、データの書き込みは、書き込み前の確認リード動作によりビット線に現れる電圧を複数のリファレンス電圧と比較することで抵抗値を判定し、判定結果に応じてライトアンプを制御することで実行される（例えば、特許文献２参照）。

特開２００９－９３６８７号公報 特開２０１４－２０３５０５公報

通常、抵抗変化メモリ（チップ）は、多数の抵抗素子を有しており、抵抗変化メモリの製造時のプロセス変動および抵抗素子のチップ上での位置により、抵抗素子の抵抗値がばらつくおそれがある。抵抗値のばらつきは、抵抗変化メモリの読み出し動作において、メモリセルから読み出される読み出し電流のばらつきとして現れる。これにより、読み出しマージンが低下するおそれがある。

データの書き込み前に確認リード動作を実行することで抵抗素子の抵抗値のばらつきを抑える場合、確認リード動作を実行する回路が必要になる。さらに、確認リード動作は、データの書き込みサイクルに含めるため、書き込みサイクルが長くなってしまう。

１つの側面では、本発明は、確認リード動作を実行することなく抵抗変化メモリにデータを書き込む場合の抵抗素子の抵抗値のばらつきを抑制し、データの読み出しマージンを向上することを目的とする。

一つの観点によれば、抵抗変化メモリは、書き込み動作により抵抗値が変化する第１抵抗素子を含み、前記第１抵抗素子の抵抗値に応じてデータを記憶するメモリセルと、抵抗値が第１の値に設定された第１参照抵抗素子と、前記第１抵抗素子の抵抗値を前記第１の値より高い第２の値から前記第１の値に変化させる第１書き込み動作時に第１電圧に設定される第１電圧線と、前記第１抵抗素子の一端および前記第１参照抵抗素子一端との間に配置され、前記第１書き込み動作時に、前記第１抵抗素子と前記第１参照抵抗素子とに流れる電流の差が小さくなるように、前記第１電圧線から供給された前記第１電圧の値を調整し、調整した第１電圧を前記第１抵抗素子の一端と前記第１参照抵抗素子の一端とに供給する第１電圧制御部と、を有する。

１つの側面では、本発明は、確認リード動作を実行することなく抵抗変化メモリにデータを書き込む場合の抵抗素子の抵抗値のばらつきを抑制し、データの読み出しマージンを向上することができる。

一実施形態における抵抗変化メモリの一例を示すブロック図である。 図１のメモリセルの抵抗素子の電流電圧特性の一例を示す特性図である。 図１の抵抗変化メモリのメモリセルのセット書き込み動作の一例を示す動作図である。 図１の抵抗変化メモリのセット書き込み動作の一例を示すタイミング図である。 図１の抵抗変化メモリのセット書き込み動作の別の例を示すタイミング図である。 図１の抵抗変化メモリのセット書き込み動作の効果の一例を示す説明図である。 別の実施形態における抵抗変化メモリの一例を示すブロック図である。 図７の抵抗変化メモリのメモリセルのセット書き込み動作の一例を示す動作図である。 別の実施形態における抵抗変化メモリの一例を示すブロック図である。 別の実施形態における抵抗変化メモリの一例を示すブロック図である。 図１０の抵抗変化メモリのメモリセルのリセット書き込み動作の一例を示す動作図である。 別の実施形態における抵抗変化メモリの一例を示すブロック図である。 図１２の抵抗変化メモリの読み出し動作の一例を示すタイミング図である。 図１２の抵抗変化メモリの読み出し動作の効果の一例を示す説明図である。 別の実施形態における抵抗変化メモリの一例を示すブロック図である。 図１５のメモリコアの要部の一例を示す回路図である。 さらなる別の実施形態における抵抗変化メモリの一例を示すブロック図である。 図１７の抵抗変化メモリのセット書き込み動作の一例を示すタイミング図である。 別の実施形態における抵抗変化メモリの一例を示すブロック図である。 図１９の抵抗変化メモリの読み出し動作の一例を示すタイミング図である。 別の実施形態における抵抗変化メモリの一例を示すブロック図である。 図２１の抵抗変化メモリの多値セット書き込み動作の一例を示すタイミング図である。 別の実施形態における抵抗変化メモリの一例を示すブロック図である。 図２３の抵抗変化メモリの読み出し動作の一例を示すタイミング図である。 図２３のセンスアンプの一例を示す回路図である。 別の実施形態における抵抗変化メモリの一例を示すブロック図である。 図２６の抵抗変化メモリのセット書き込み動作の一例を示す説明図である。 図２６の抵抗変化メモリのセット書き込み動作の一例を示すタイミング図である。 図２６の抵抗変化メモリのリセット書き込み動作時の状態の一例を示すブロック図である。 図２６の抵抗変化メモリのリセット書き込み動作の一例を示す説明図である。 図２６の抵抗変化メモリのリセット書き込み動作の一例を示すタイミング図である。 図２６の抵抗変化メモリの読み出し動作の一例を示す説明図である。 図２６の抵抗変化メモリの読み出し動作の別の例を示す説明図である。

以下、図面を用いて実施形態が説明される。以下では、信号等の情報が伝達される信号線には、信号名と同じ符号を使用し、電圧線には電圧名と同じ符号を使用し、電源線には電源名と同じ符号を使用する。

図１は、一実施形態における抵抗変化メモリの一例を示す。図１は、抵抗変化メモリの要部を示している。図１等では、ゲートに丸印が付いたトランジスタは、ｐチャネルＭＯＳトランジスタを示す。ゲートに丸印が付いていないトランジスタは、ｎチャネルＭＯＳトランジスタを示す。以下では、ｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタを、単にトランジスタとも称する。

図１に示す抵抗変化メモリ１００は、セット書き込み動作に使用する電圧制御部ＶＣＮＴ１と、転送トランジスタＴＢと、参照抵抗素子ＲＲＢとを有する。また、抵抗変化メモリ１００は、読み出し動作に使用するセンスアンプＳＡと、セット書き込み動作、リセット書き込み動作および読み出し動作時にビット線ＢＬとソース線ＳＬの電圧を設定する電圧生成部ＶＧＥＮとを有する。電圧生成部ＶＧＥＮは、トランジスタＰ１、Ｐ２、Ｎ１、Ｎ２を有する。例えば、参照抵抗素子ＲＲＢは、ポリシリコン等により形成され、抵抗値は、抵抗素子Ｒ１の低抵抗状態の抵抗値に固定されている。

抵抗変化メモリ１００は、ビット線ＢＬ（ＢＬ０）とソース線ＳＬとの間に接続されたメモリセルＭＣを有する。メモリセルＭＣは、書き込み動作により抵抗値が変化する抵抗素子Ｒ１を含み、抵抗素子Ｒ１の抵抗値に応じてデータを記憶する。抵抗素子Ｒ１は、第1抵抗素子の一例である。

抵抗素子Ｒ１の一端は、転送トランジスタＴ１を介してビット線ＢＬ０に接続される。抵抗素子Ｒ１の他端は、ソース線ＳＬに接続される。転送トランジスタＴ１のソース・ドレインの一方は、抵抗素子Ｒ１に接続される。転送トランジスタＴ１のソース・ドレインの他方は、ビット線ＢＬ０に接続される。転送トランジスタＴ１のゲートは、ワード線ＷＬに接続される。

メモリセルＭＣの書き込み動作は、抵抗素子Ｒ１の抵抗値を高抵抗状態から低抵抗状態に設定するセット書き込み動作と、抵抗素子Ｒ１の抵抗値を低抵抗状態から高抵抗状態に設定するリセット書き込み動作とがある。低抵抗状態の抵抗値は、第１の値の一例である。高抵抗状態の抵抗値は、第２の値の一例である。

セット書き込み動作は、抵抗素子Ｒ１のビット線ＢＬ０側からソース線ＳＬ側に電流を流すことで実行される。リセット書き込み動作は、抵抗素子Ｒ１のソース線ＳＬ側からビット線ＢＬ０側に電流を流すことで実行される。セット書き込み動作は、第１書き込み動作の一例である。リセット書き込み動作は、第２書き込み動作の一例である。

電圧制御部ＶＣＮＴ１は、トランジスタＰＢ１、ＰＢ２およびセット書き込み動作用のオペアンプＢＡＭＰを有する。トランジスタＰＢ１は、ビット線ＢＬとビット線ＢＬ０との間に配置される。トランジスタＰＢ２は、ビット線ＢＬと参照ビット線ＲＢＬとの間に配置される。トランジスタＰＢ１、ＰＢ２のゲートは、オペアンプＢＡＭＰの出力に接続され、オペアンプＢＡＭＰから出力される制御信号ＲＥＧＢを受ける。制御信号ＲＥＧＢは、第１制御信号の一例である。

トランジスタＰＢ１は、制御信号ＲＥＧＢに応じて抵抗値が変化する第１可変抵抗部の一例であり、第１ｐチャネルＭＯＳトランジスタの一例である。トランジスタＰＢ２は、制御信号ＲＥＧＢに応じて抵抗値が変化する第２可変抵抗部の一例であり、第２ｐチャネルＭＯＳトランジスタの一例である。

オペアンプＢＡＭＰの反転入力（－）は、ビット線ＢＬ０および転送トランジスタＴ１を介して抵抗素子Ｒ１の一端に接続される。オペアンプＢＡＭＰの非反転入力（＋）は、参照ビット線ＲＢＬおよび転送トランジスタＴＢを介して参照抵抗素子ＲＲＢの一端に接続される。転送トランジスタＴＢのゲートは、セット書き込み動作時にハイレベルに設定される参照ワード線ＲＢＷＬに接続される。参照抵抗素子ＲＲＢの他端は、接地線ＶＳＳに接続される。参照抵抗素子ＲＲＢは、第１参照抵抗素子の一例である。

オペアンプＢＡＭＰは、セット書き込み動作において、有効レベル（例えば、ハイレベル）のアンプイネーブル信号ＢＡＭＰＥＮを受けている間に動作し、ビット線ＢＬ０の電圧と参照ビット線ＲＢＬの電圧とに応じて制御信号ＲＥＧＢを出力する。セット書き込み動作では、転送トランジスタＴ１、ＴＢはオン状態に設定される。このため、オペアンプＢＡＭＰは、セット書き込み動作において、抵抗素子Ｒ１の一端の電圧と参照抵抗素子ＲＲＢの一端の電圧とを比較する。

例えば、オペアンプＢＡＭＰは、抵抗素子Ｒ１の一端の電圧と参照抵抗素子ＲＲＢの一端の電圧とが等しいとき、トランジスタＰＢ１、ＰＢ２に所定の電流を流させるための制御信号ＲＥＧＢを出力する。オペアンプＢＡＭＰは、第１電圧比較部の一例であり、第１オペアンプの一例である。電圧制御部ＶＣＮＴ１は、セット書き込み動作時に、抵抗素子Ｒ１と参照抵抗素子ＲＲＢとに流れる電流の差が小さくなるように、ビット線ＢＬ０および参照ビット線ＲＢＬの電圧を調整する第１電圧制御部の一例である。

オペアンプＢＡＭＰに供給されるアンプイネーブル信号ＢＡＭＰＥＮは、リセット書き込み動作時および読み出し動作時、ロウレベルに設定されて増幅動作を停止し、ハイレベルの制御信号ＲＥＧＢを出力する。これにより、トランジスタＰＢ１はオフし、ビット線ＢＬとビット線ＢＬ０との接続は遮断される。同時に、制御信号ＶＳＳＢＬはハイレベルに設定され、ビット線ＢＬ０は、トランジスタＮ１を通して接地線ＶＳＳに接続される。

電圧生成部ＶＧＥＮにおいて、トランジスタＮ１のドレインは、ビット線ＢＬ０に接続され、トランジスタＮ１のソースは、接地線ＶＳＳに接続され、トランジスタＮ１のゲートは、制御信号ＶＳＳＢＬを受ける。トランジスタＮ２のドレインは、ソース線ＳＬに接続され、トランジスタＮ２のソースは、接地線ＶＳＳに接続され、トランジスタＮ２のゲートは、制御信号ＶＳＳＳＬを受ける。

トランジスタＰ１のソースは、電源線ＶＤＤに接続され、トランジスタＰ１のドレインは、ビット線ＢＬに接続され、トランジスタＰ１のゲートは、制御信号ＳＥＴＥＮＢを受ける。トランジスタＰ２のソースは、電源線ＶＤＤに接続され、トランジスタＰ２のドレインは、ソース線ＳＬに接続され、トランジスタＰ２のゲートは、制御信号ＲＳＴＥＮＢを受ける。

トランジスタＰ１は、セット書き込み動作時に抵抗素子Ｒ１の一端と参照抵抗素子ＲＲＢの一端とに供給する電圧（ＶＤＤ）をビット線ＢＬに供給する。トランジスタＰ１のソースに供給される電圧ＶＤＤは、第１電圧の一例である。トランジスタＮ２は、セット書き込み動作時に抵抗素子Ｒ１の他端に供給する電圧（ＶＳＳ）を生成する。抵抗素子Ｒ１の他端に供給される電圧ＶＳＳは、基準電圧の一例であり、基準電圧に設定されるソース線ＳＬは、基準電圧線の一例である。

センスアンプＳＡは、ソース線ＳＬに接続され、メモリセルＭＣからデータを読み出す読み出し動作時に動作する。読み出し動作時に、制御信号ＳＥＴＥＮＢ、ＲＳＴＥＮＢ、ＶＳＳＢＬは、ハイレベルに設定され、制御信号ＶＳＳＳＬは、ロウレベルに設定される。ビット線ＢＬ０は、読み出し動作時にハイレベルに設定される制御信号ＶＳＳＢＬにより接地線ＶＳＳに接続される。そして、ハイレベルに設定されたワード線ＷＬを介して抵抗素子Ｒ１の一端は、ビット線ＢＬ０に接続される。

センスアンプＳＡは、フローティング状態に設定されたソース線ＳＬに読み出し電圧Ｖｒｅａｄ（図２）を出力する。センスアンプＳＡは、ソース線ＳＬから抵抗素子Ｒ１を介して、ビット線ＢＬ０、トランジスタＮ１および接地線ＶＳＳに流れる読み出し電流Ｉｒｅａｄと参照電流Ｉｒｅｆとを比較することで、メモリセルＭＣに記憶されているデータの論理を判定する。センスアンプＳＡは、判定した論理を示すデータ信号ＤＡＴＡを出力する。

抵抗素子Ｒ１を低抵抗状態から高抵抗状態に設定するリセット書き込み動作時、制御信号ＳＥＴＥＮＢ、ＶＳＳＢＬは、ハイレベルに設定され、制御信号ＲＳＴＥＮＢ、ＶＳＳＳＬは、ロウレベルに設定される。これにより、トランジスタＰ２、Ｎ１がオンし、トランジスタＰ１、Ｎ２はオフする。そして、ワード線ＷＬがハイレベルに設定されることで、ソース線ＳＬから抵抗素子Ｒ１、ビット線ＢＬ０、トランジスタＮ１および接地線ＶＳＳに電流が流れ、抵抗素子Ｒ１が高抵抗状態に設定される。

なお、抵抗変化メモリ１００は、マトリックス状に配置された複数のメモリセルＭＣを有してもよい。この場合、抵抗変化メモリ１００は、図１の横方向に配列される複数ペアのビット線ＢＬおよびソース線ＳＬを有し、図１の縦方向に配列される複数のワード線ＷＬを有する。そして、図１の縦方向に並ぶ図示しない複数のメモリセルＭＣは、ビット線ＢＬとソース線ＳＬとのペアに共通に接続される。図１の横方向に並ぶ図示しない複数のメモリセルＭＣは、共通のワード線ＷＬに接続される。

また、制御信号ＳＥＴＥＮＢ、ＲＳＴＥＮＢは、ビット線ＢＬとソース線ＳＬのペア毎に生成される。例えば、セット書き込み動作では、共通のワード線ＷＬに接続された複数のメモリセルＭＣのうち、セット書き込み動作を実行するメモリセルＭＣに対応する制御信号ＳＥＴＥＮＢのみがロウレベルに設定される。セット書き込み動作を実行しないメモリセルＭＣに対応する制御信号ＳＥＴＥＮＢはハイレベルに設定される。

同様に、リセット書き込み動作では、共通のワード線ＷＬに接続された複数のメモリセルＭＣのうち、リセット書き込み動作を実行するメモリセルＭＣに対応する制御信号ＲＳＴＥＮＢのみがロウレベルに設定される。リセット書き込み動作を実行しないメモリセルＭＣに対応する制御信号ＲＳＴＥＮＢはハイレベルに設定される。これにより、共通のワード線ＷＬに接続された複数のメモリセルＭＣのうちの任意のメモリセルＭＣに、選択的にセット書き込み動作またはリセット書き込み動作を実行することができる。

図２は、図１のメモリセルＭＣの抵抗素子Ｒ１の電流電圧特性の一例を示す。抵抗素子Ｒ１の電流電圧特性は、いわゆるヒステリシスループを示す。例えば、抵抗素子Ｒ１は、抵抗素子Ｒ１の両端に正電圧（ＶＢＬ０＞ＶＳＬ）が印加される場合、セット書き込み動作が実行され、高抵抗状態から低抵抗状態に遷移する。また、抵抗素子Ｒ１は、抵抗素子Ｒ１の両端に負電圧（ＶＳＬ＞ＶＢＬ０）が印加される場合、リセット書き込み動作が実行され、低抵抗状態から高抵抗状態に遷移する。

低抵抗状態（ＳＥＴ）に設定された抵抗素子Ｒ１の両端に読み出し電圧Ｖｒｅａｄが印加された場合、参照電流Ｉｒｅｆより大きい読み出し電流Ｉｒｅａｄが流れる。高抵抗状態（ＲＥＳＥＴ）に設定された抵抗素子Ｒ１の両端に読み出し電圧Ｖｒｅａｄが印加された場合、参照電流Ｉｒｅｆより小さい読み出し電流Ｉｒｅａｄが流れる。このため、読み出し電流Ｉｒｅａｄと参照電流Ｉｒｅｆとを比較することで、抵抗素子Ｒ１の抵抗状態を判定することができ、メモリセルＭＣに記憶されたデータの論理を判定することができる。

図３は、図１の抵抗変化メモリ１００のメモリセルＭＣのセット書き込み動作の一例を示す。すなわち、図３は、抵抗変化メモリ１００の制御方法の一例を示す。

図３の右上に示すように、セット書き込み動作では、制御信号ＳＥＴＥＮＢ、ＶＳＳＢＬがロウレベルＬに設定され、制御信号ＲＳＴＥＮＢ、ＶＳＳＳＬがハイレベルＨに設定される。ワード線ＷＬおよび参照ワード線ＲＢＷＬは、例えば、電源電圧ＶＤＤより高いハイレベルに設定される。アンプイネーブル信号ＢＡＭＰＥＮは、ハイレベルに設定される。

セット書き込み動作時、オペアンプＢＡＭＰは、参照ビット線ＲＢＬの電圧ＶＲＢＬを非反転入力（＋）で受け、ビット線ＢＬ０の電圧ＶＢＬ０を反転入力（－）で受ける。オペアンプＢＡＭＰは、電圧ＶＲＢＬ、ＶＢＬ０の差ＶＲＢＬ－ＶＢＬ０に応じた電圧ＶＲＥＧＢを有する制御信号ＲＥＧＢを出力する。

図３の左上に示すように、オペアンプＢＡＭＰは、電圧差ＶＲＢＬ－ＢＶＬ０が正の場合、平衡電圧ＶＥＱより高い電圧ＶＲＥＧＢを出力する。オペアンプＢＡＭＰは、電圧差ＶＲＢＬ－ＢＶＬ０が負の場合、平衡電圧ＶＥＱより低い電圧ＶＲＥＧＢを出力する。オペアンプＢＡＭＰは、電圧ＶＲＢＬ、ＶＢＬ０が互いに等しい場合、電圧ＶＲＥＧＢを平衡電圧ＶＥＱに設定する。

図１に示したように、電圧制御部ＶＣＮＴ１のトランジスタＰＢ１、ＰＢ２は、ソースがビット線ＢＬに接続され、ゲートで制御信号ＲＥＧＢを受ける。このため、ビット線ＢＬに電源電圧ＶＤＤが供給されるセット書き込み動作時、抵抗素子Ｒ１および参照抵抗素子ＲＲＢには、同じ電圧が印加される。

図３の左下の電流電圧特性に示すように、低抵抗状態の参照抵抗素子ＲＲＢの抵抗値は固定であるため、破線で示すように、参照抵抗素子ＲＲＢには、電圧ＶＲＢＬの増加に比例した電流ＩＲＲＢが流れる。一方、抵抗素子Ｒ１の電流ＩＲ１は、図２に示したように、電圧ＶＢＬ０の上昇とともに、最初は高抵抗状態での電流ＩＲ１が流れ、高抵抗状態から低抵抗状態への遷移後、低抵抗状態での電流ＩＲ１が流れる。

電圧制御部ＶＣＮＴ１の制御により、電流ＩＲ１の増加は、電流ＩＲＲＢと等しくなり、それ以上上昇しない。これにより、セット書き込み動作において、抵抗素子Ｒ１の抵抗値を参照抵抗素子ＲＲＢの抵抗値（低抵抗状態）に設定することができる。抵抗素子Ｒ１の抵抗値を参照抵抗素子ＲＲＢの抵抗値に合わせて設定できるため、抵抗素子Ｒ１の電気的特性にばらつきがある場合にも、所定の抵抗値に設定することができる。例えば、抵抗素子Ｒ１の電気的特性は、抵抗変化メモリ１００の製造時において、ウェハ上での位置によりはらつき、ウェハ間およびロット間でばらつく。

セット書き込み動作の開始時、抵抗素子Ｒ１は高抵抗状態であり、参照抵抗素子ＲＲＢは低抵抗状態である。このため、図３の右側に示すように、抵抗素子Ｒ１に流れる電流ＩＲ１は、参照抵抗素子ＲＲＢに流れる電流ＩＲＲＢに比べて小さい。電流ＩＲ１が小さいため、電圧ＶＢＬ０は電圧ＶＲＢＬより高くなり、オペアンプＢＡＭＰは、セット書き込み動作の開始時、制御信号ＲＥＧＢの電圧を平衡電圧ＶＥＱより低く設定する。

抵抗素子Ｒ１の高抵抗状態から低抵抗状態への遷移に伴い、抵抗素子Ｒ１に流れる電流ＩＲ１が増加する。電流ＩＲ１の増加によりビット線ＢＬ０の電圧が低下すると、オペアンプＢＡＭＰは、ビット線ＢＬ０の電圧の低下に応じて制御信号ＲＥＧＢの電圧ＶＲＥＧＢを上昇させる。これにより、トランジスタＰＢ１、ＰＢ２のオン抵抗が上昇し、電流ＩＲＲＢが減少し、電流ＩＲ１の電流の増加が緩やかになる。

オペアンプＢＡＭＰは、電圧ＶＢＬ０、ＶＲＢＬが等しくなるように、電圧ＶＲＥＧＢを制御し、電流ＩＲ１、ＩＲＲＢは、互いに等しくなる。この時の電圧ＶＲＥＧＢの値は抵抗素子Ｒ１の特性ばらつきにより変化し、抵抗素子Ｒ１がより低電圧で低抵抗状態に遷移した場合には、電流ＩＲＲＢ、ＩＲ１ともに小さいため、電圧ＶＲＥＧＢは大きい値となる。

図４は、図１の抵抗変化メモリ１００のセット書き込み動作の一例を示す。すなわち、図４は、抵抗変化メモリ１００の制御方法の一例を示す。図４では、ビット線ＢＬ０および参照ビット線ＲＢＬに電圧が印加された後、転送トランジスタＴ１、ＴＢがオンされる。図４の開始時において抵抗素子Ｒ１は、高抵抗状態であるとする。図４のセット書き込み動作は、制御信号ＳＥＴＥＮＢ、ＶＳＳＢＬをロウレベルに設定し、制御信号ＶＳＳＳＬおよびアンプイネーブル信号ＢＡＭＰＥＮをハイレベルに設定することで開始される（図４（ａ）、（ｂ））。アンプイネーブル信号ＢＡＭＰＥＮがハイレベルに変化することで、オペアンプＢＡＭＰが動作を開始する。制御信号ＲＳＴＥＮＢは、ハイレベルに設定される。

ロウレベルの制御信号ＳＥＴＥＮＢによりビット線ＢＬがハイレベルに設定され、ハイレベルの制御信号ＶＳＳＳＬにより、ソース線ＳＬがロウレベルに設定される（図４（ｃ））。初期状態において制御信号ＲＥＧＢがロウレベルのため、トランジスタＰＢ１、ＰＢ２がオンし、ビット線ＢＬ０の電圧と参照ビット線ＲＢＬの電圧がともに上昇する（図４（ｄ））。オペアンプＢＡＭＰは、ビット線ＢＬ０の電圧と参照ビット線ＲＢＬとの電圧とがほぼ等しいため、制御信号ＲＥＧＢを平衡電圧ＶＥＱまで上昇させる（図４（ｅ））。

次に、ワード線ＷＬおよび参照ワード線ＲＢＷＬがハイレベルに設定され、転送トランジスタＴ１、ＴＢがオンする（図４（ｆ））。抵抗素子Ｒ１の一端は、転送トランジスタＴ１を介してビット線ＢＬ０に接続され、参照抵抗素子ＲＲＢの一端は、転送トランジスタＴＢを介して参照ビット線ＲＢＬに接続される。そして、抵抗素子Ｒ１および参照抵抗素子ＲＲＢに電流が流れ始める。

高抵抗状態の抵抗素子Ｒ１に流れる電流ＩＲ１は、低抵抗状態に対応する抵抗値の参照抵抗素子ＲＲＢに流れる電流ＩＲＲＢより少ない（図４（ｇ））。このため、ビット線ＢＬ０の電圧は、参照ビット線ＲＢＬの電圧より緩やかに下降する（図４（ｈ））。ビット線ＢＬ０の電圧が参照ビット線ＲＢＬの電圧より高くなるため、オペアンプＢＡＭＰは、制御信号ＲＥＧＢの電圧を下降させる（図４（ｉ））。

抵抗素子Ｒ１に流れる電流により、抵抗素子Ｒ１の抵抗値が高抵抗状態から低抵抗状態に遷移していくと、オペアンプＢＡＭＰによる帰還制御により、制御信号ＲＥＧＢの電圧は上昇する（図４（ｊ））。これにより、抵抗素子Ｒ１を流れる電流ＩＲ１の増加は緩やかになる（図４（ｋ））。参照抵抗素子ＲＲＢに流れる電流ＩＲＲＢは減少し、参照ビット線ＲＢＬの電圧が上昇する（図４（ｌ）、（ｍ））。

最終的に、ビット線ＢＬ０の電圧と参照ビット線ＲＢＬの電圧とは等しくなる（図４（ｎ））。この時の電圧ＶＲＥＧＢの値は、抵抗素子Ｒ１の特性ばらつきにより変化し、最終的な電流ＩＲＲＢ、ＩＲ１が小さいほど、電圧ＶＲＥＧＢは大きい値となる（図４（ｏ））。

この後、ワード線ＷＬおよび参照ワード線ＲＢＷＬがロウレベルに設定される（図４（ｐ））。これにより、抵抗素子Ｒ１および参照抵抗素子ＲＲＢに電流が流れなくなり、ビット線ＢＬ０および参照ビット線ＲＢＬの電圧がハイレベルに変化する（図４（ｑ））。そして、制御信号ＳＥＴＥＮＢ、ＶＳＳＢＬ、ＶＳＳＳＬおよびアンプイネーブル信号ＢＡＭＰＥＮのレベルが初期状態に戻され、セット書き込み動作が終了する。

図５は、図１の抵抗変化メモリ１００のセット書き込み動作の別の例を示す。すなわち、図５は、抵抗変化メモリ１００の制御方法の別の例を示す。図４と同様の動作については、詳細な説明は省略する。図５では、転送トランジスタＴ１、ＴＢがオンされた後、ビット線ＢＬ０および参照ビット線ＲＢＬに電圧が印加される。

図５では、ワード線ＷＬおよび参照ワード線ＲＢＷＬは、アンプイネーブル信号ＢＡＭＰＥＮのハイレベルへの変化と同じタイミングでハイレベルに設定される（図５（ａ））。ハイレベルのアンプイネーブル信号ＢＡＭＰＥＮによりオペアンプＢＡＭＰが動作を開始したとき、ビット線ＢＬ０および参照ビット線ＲＢＬはロウレベルである。このため、オペアンプＢＡＭＰは、制御信号ＲＥＧＢを平衡電圧ＶＥＱまで上昇させる（図５（ｂ））。

次に、制御信号ＳＥＴＥＮＢがハイレベルに設定され、トランジスタＰ１がオンされる（図５（ｃ））。これにより、抵抗素子Ｒ１および参照抵抗素子ＲＲＢに電流が流れ始める（図５（ｄ））。抵抗素子Ｒ１は高抵抗状態であるため、抵抗素子Ｒ１を流れる電流ＩＲ１は、低抵抗状態に対応する参照抵抗素子ＲＲＢを流れる電流ＩＲＲＢより少ない。

相対的に多い電流ＩＲＲＢが流れる参照ビット線ＲＢＬの電圧は緩やかに上昇し、相対的に少ない電流ＩＲ１が流れるビット線ＢＬ０の電圧は急激に上昇する（図５（ｅ））。オペアンプＢＡＭＰは、ビット線ＢＬ０と参照ビット線ＲＢＬとの間の電位差の拡大とともに制御信号ＲＥＧＢの電圧を低下させる（図５（ｆ））。その後、オペアンプＢＡＭＰは、ビット線ＢＬ０および参照ビット線ＲＢＬの電圧差が小さくなるにしたがい、制御信号ＲＥＧＢをビット線ＢＬ０の電圧と参照ビット線ＲＢＬの電圧とが一致するまで上昇させる（図５（ｇ））。

この後、制御信号ＳＥＴＥＮＢがハイレベルに設定される（図５（ｈ））。これにより、ビット線ＢＬからの電流の供給が停止し、ビット線ＢＬ、ＢＬ０および参照ビット線ＲＢＬの電圧が、ソース線ＳＬの電圧であるロウレベルに変化する（図５（ｉ）、（ｊ））。抵抗素子Ｒ１および参照抵抗素子ＲＲＢに電流が流れなくなる（図５（ｋ））。そして、制御信号ＶＳＳＢＬ、ワード線ＷＬ、参照ワード線ＲＢＷＬおよびアンプイネーブル信号ＢＡＭＰＥＮのレベルが初期状態に戻され、セット書き込み動作が終了する。

図６は、図１の抵抗変化メモリ１００のセット書き込み動作の効果の一例を示す。この実施形態では、セット書き込み動作での抵抗素子Ｒ１の低抵抗化は、抵抗素子Ｒ１の抵抗値が、参照抵抗素子ＲＲＢの抵抗値と等しくなったところで制限され、抵抗値はそれ以上下がらない。したがって、抵抗素子Ｒ１の電気的特性のばらついている場合にも、セット書き込み動作後の抵抗値を一定にすることができる。このため、読み出し動作において、抵抗素子Ｒ１の両端に読み出し電圧Ｖｒｅａｄが印加されたときに抵抗素子Ｒ１に流れる電流ＩＲ１を一定にすることができる。この結果、読み出し動作時の電流ＩＲ１と参照電流Ｉｒｅｆとの差を所定以上確保することができ、読み出しマージンを向上することができる。

また、抵抗素子Ｒ１の電気特性がばらついている場合にも、電圧制御部ＶＣＮＴ１は、抵抗素子Ｒ１の低抵抗化を抵抗値で制御するため、低抵抗化されやすい抵抗素子Ｒ１の抵抗値が低くなり過ぎる過書き込みを抑止することができる。書き込み動作時に抵抗素子Ｒ１に掛かる負荷を軽減でき、抵抗素子Ｒ１の劣化を抑止できるため、抵抗変化メモリ１００の信頼性を向上することができる。セット書き込み動作時に無駄な電流が流れないため、抵抗変化メモリ１００の書き込み電力を削減することができる。

これに対して、抵抗素子Ｒ１に流れる電流ＩＲ１を制限することでセット書き込み動作を実行する他の抵抗変化メモリでは、抵抗素子Ｒ１の電気的特性のばらつきにより、低抵抗状態での抵抗値がばらつく。したがって、例えば、読み出し動作時の電流ＩＲ１が少ない抵抗素子Ｒ１に合わせて参照電流Ｉｒｅｆが設定される。これにより、低抵抗状態の抵抗素子Ｒ１の読み出しマージンが低下するだけでなく、高抵抗状態の抵抗素子Ｒ１の読み出しマージンが低下する。

以上、この実施形態では、セット書き込み動作において、電圧制御部ＶＣＮＴ１の制御により、抵抗素子Ｒ１の低抵値を参照抵抗素子ＲＲＢの抵抗値（低抵抗状態）に設定することができる。したがって、抵抗素子Ｒ１の電気的特性がばらついている場合にも、抵抗素子Ｒ１の低抵抗状態の抵抗値を、所定の抵抗値に設定することができ、読み出し動作時の読み出しマージンを向上することができる。事前の確認読み出し動作を実行しなくてよいため、確認読み出し動作用の複数の判定回路を抵抗変化メモリ１００に設けることなく、抵抗素子Ｒ１の低抵抗状態の抵抗値を、所定の抵抗値に設定することができ、読み出しマージンを向上することができる。このため、チップサイズを抑えた抵抗変化メモリ１００を設計することができる。

電圧制御部ＶＣＮＴ１は、ビット線ＢＬ０と参照ビット線ＲＢＬとの電圧を比較する電圧比較部として機能するオペアンプＢＡＭＰを有する。また、電圧制御部ＶＣＮＴ１は、オペアンプＢＡＭＰから出力される電圧ＶＲＥＧＢに応じて抵抗値を変化させる可変抵抗部として機能するトランジスタＰＢ１、ＰＢ２を有する。

これにより、電圧制御部ＶＣＮＴ１は、ビット線ＢＬ０と参照ビット線ＲＢＬとの電圧の差に応じて、抵抗素子Ｒ１と参照抵抗素子ＲＲＢに流れる電流を等しくする制御を実行することができる。この結果、抵抗素子Ｒ１と参照抵抗素子ＲＲＢに流れる電流に応じて、電流を制御する帰還制御により、電流値または電圧値を計測することなく、抵抗素子Ｒ１の抵抗値を参照抵抗素子ＲＲＢの抵抗値に自動的に合わせ込むことができる。

可変抵抗部としてｐチャネルＭＯＳトランジスタＰＢ１、ＰＢ２を利用することで、電圧制御部ＶＣＮＴ１の構成を簡易にすることができる。この結果、ビット線ＢＬ毎に電圧制御部ＶＣＮＴ１が配置される場合にも、抵抗変化メモリ１００のチップサイズの増加を抑制することができる。

図７は、別の実施形態における抵抗変化メモリの一例を示す。図１と同様の要素については、同じ符号を付し、詳細な説明は省略する。図７に示す抵抗変化メモリ１０２の構成は、参照抵抗素子ＲＲＢの他端が接地線ＶＳＳでなく、オフセット電圧Ｖｏｆｆｓｅｔに設定された電圧線に接続されることを除き、図１の抵抗変化メモリ１００と同様である。接地電圧は、基準電圧の一例であり、接地線ＶＳＳは、基準電圧線の一例である。オフセット電圧線Ｖｏｆｆｓｅｔは、基準電圧より高い電圧の一例であり、オフセット電圧線Ｖｏｆｆｓｅｔは、基準電圧より高い電圧線の一例である。

なお、抵抗変化メモリ１０２では、リセット書き込み動作時および読み出し動作時にオペアンプＢＡＭＰは増幅動作を停止し、ハイレベルの制御信号ＲＥＧＢを出力する。これにより、トランジスタＰＢ１はオフし、ビット線ＢＬとビット線ＢＬ０の接続が遮断される。同時に、制御信号ＶＳＳＢＬはハイレベルとなり、ビット線ＢＬ０は、トランジスタＮ１を通して接地線ＶＳＳに接続される。

図８は、図７の抵抗変化メモリ１０２のメモリセルのセット書き込み動作の一例を示す。すなわち、図８は、抵抗変化メモリ１００の制御方法の一例を示す。図３と同様の動作については、詳細な説明は省略する。オペアンプＢＡＭＰの入出力特性は、図３と同じである。

参照抵抗素子ＲＲＢの他端は、オフセット電圧Ｖｏｆｆｓｅｔに設定されるため、図８の左下の電流電圧特性に示すように、参照ビット線ＲＢＬの電圧ＶＲＢＬがオフセット電圧Ｖｏｆｆｓｅｔを超えるまで、参照抵抗素子ＲＲＢに電流が流れない。抵抗素子Ｒ１の電流ＩＲ１は、図３と同様に、ビット線ＢＬ０の電圧ＶＢＬ０の上昇とともに、最初は高抵抗状態での電流ＩＲ１が流れ、高抵抗状態から低抵抗状態への遷移後、低抵抗状態での電流ＩＲ１が流れる。電圧制御部ＶＣＮＴ１の制御により、電流ＩＲ１の増加は、電流ＩＲＲＢと等しくなり、それ以上上昇しない。

図８の右側に示すセット書き込み動作において、制御信号ＲＥＧＢの電圧ＶＲＥＧＢが平衡値に達するまでの動作は、図３と同様である。この実施形態では、オフセット電圧Ｖｏｆｆｓｅｔにより、セット書き込み動作時の参照ビット線ＲＢＬの電圧は、図３のセット書き込み動作に比べて高くなる。このため、参照抵抗素子ＲＲＢを流れる電流ＩＲＲＢは、図３に比べて少なくなる。

そして、電圧ＶＲＥＧＢが平衡値に到達した後、電流ＩＲ１がわずかでも電流ＩＲＲＢを超え、電圧ＶＲＥＧＢが平衡値より高くなると、電流ＩＲＲＢが電流ＩＲ１より少なくなる。これにより、参照ビット線ＲＢＬの電圧がビット線ＢＬ０の電圧より高くなり、オペアンプＢＡＭＰから出力される電圧ＢＲＥＧＢは、オペアンプＢＡＭＰの入出力特性で示される上限値まで上昇する。

このため、トランジスタＰＢ１、ＰＢ２はオフし、電流ＩＲ１、ＩＲＲＢは流れなくなる。したがって、この実施形態のセット書き込み動作では、ワード線ＷＬおよび参照ワード線ＲＢＷＬをロウレベルに戻すことなく、また、制御信号ＳＥＴＥＮＢをハイレベルに戻すことなく、抵抗素子Ｒ１への電圧の印加を自動的に終了することができる。この結果、抵抗素子Ｒ１への電圧の印加を最小限にすることができ、セット書き込み動作時に抵抗素子Ｒ１に流す電流量を最小限にすることができる。この結果、抵抗素子Ｒ１の劣化を抑制し、信頼性を向上することができる。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。例えば、抵抗素子Ｒ１の電気的特性にばらつきがある場合にも、抵抗素子Ｒ１の低抵抗状態の抵抗値を、所定の抵抗値に設定することができ、読み出し動作時の読み出しマージンを向上することができる。

さらに、この実施形態では、セット書き込み動作において、参照抵抗素子ＲＲＢの他端をオフセット電圧Ｖｏｆｆｓｅｔに設定することで、抵抗素子Ｒ１が低抵抗状態に設定されたことに基づいて、抵抗素子Ｒ１への電圧の印加を自動的に終了することができる。この結果、抵抗素子Ｒ１への電圧の印加を最小限にすることができ、セット書き込み動作時に抵抗素子Ｒ１に流す電流量を最小限にすることができる。この結果、抵抗素子Ｒ１の劣化を抑制し、信頼性を向上することができる。

図９は、別の実施形態における抵抗変化メモリの一例を示す。図１および図７と同様の要素については、同じ符号を付し、詳細な説明は省略する。図９に示す抵抗変化メモリ１０４の構成は、参照抵抗素子ＲＲＢの代わりに、ダイオード接続されたｎチャネルＭＯＳトランジスタＴＤを有することを除き、図１の抵抗変化メモリ１００と同様である。トランジスタＴＤは、ドレインおよびゲートが転送トランジスタＴＢに接続され、ソースが接地線ＶＳＳに接続される。これにより、参照ビット線ＲＢＬに流れる電流を、図８の左下に示した参照抵抗素子ＲＲＢの電流ＩＲＲＢと同様の特性にすることができる。

なお、抵抗変化メモリ１０４では、リセット書き込み動作時および読み出し動作時にオペアンプＢＡＭＰは増幅動作を停止し、ハイレベルの制御信号ＲＥＧＢを出力する。これにより、トランジスタＰＢ１はオフし、ビット線ＢＬとビット線ＢＬ０との接続は遮断される。同時に、制御信号ＶＳＳＢＬはハイレベルとなり、ビット線ＢＬ０は、トランジスタＮ１を通して接地線ＶＳＳに接続される。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。例えば、抵抗素子Ｒ１の電気的特性にばらつきがある場合にも、抵抗素子Ｒ１の低抵抗状態の抵抗値を、所定の抵抗値に設定することができ、読み出し動作時の読み出しマージンを向上することができる。また、抵抗素子Ｒ１への電圧の印加を最小限にすることができ、セット書き込み動作時に抵抗素子Ｒ１に流す電流量を最小限にすることができる。この結果、抵抗素子Ｒ１の劣化を抑制し、信頼性を向上することができる。

図１０は、別の実施形態における抵抗変化メモリの一例を示す。図１と同様の要素については、同じ符号を付し、詳細な説明は省略する。図１０に示す抵抗変化メモリ１０６は、図１の電圧制御部ＶＣＮＴ１の代わりに、リセット書き込み動作を制御する電圧制御部ＶＣＮＴ２を有する。また、抵抗変化メモリ１０６は、図１の転送トランジスタＴＢおよび参照抵抗素子ＲＲＢの代わりに、転送トランジスタＴＳおよび参照抵抗素子ＲＲＳを有する。抵抗変化メモリ１０６のその他の構成は、図１に示す抵抗変化メモリ１００と同様である。例えば、参照抵抗素子ＲＲＳは、ポリシリコン等により形成され、抵抗値は、抵抗素子Ｒ１の高抵抗状態の抵抗値に固定されている。

電圧制御部ＶＣＮＴ２は、トランジスタＰＳ１、ＰＳ２およびリセット書き込み動作用のオペアンプＳＡＭＰを有する。トランジスタＰＳ１は、ソース線ＳＬとソース線ＳＬ０との間に配置される。トランジスタＰＳ２は、ソース線ＳＬと参照ソース線ＲＳＬとの間に配置される。トランジスタＰＳ１、ＰＳ２のゲートは、オペアンプＳＡＭＰの出力に接続され、オペアンプＳＡＭＰから出力される制御信号ＲＥＧＳを受ける。制御信号ＲＥＧＳは、第２制御信号の一例である。

トランジスタＰＳ１は、制御信号ＲＥＧＳに応じて抵抗値が変化する第３可変抵抗部の一例であり、第３ｐチャネルＭＯＳトランジスタの一例である。トランジスタＰＳ２は、制御信号ＲＥＧＳに応じて抵抗値が変化する第４可変抵抗部の一例であり、第４ｐチャネルＭＯＳトランジスタの一例である。

オペアンプＳＡＭＰの非反転入力（＋）は、ソース線ＳＬ０に接続され、ソース線ＳＬ０を介して抵抗素子Ｒ１の他端に接続される。オペアンプＳＡＭＰの反転入力（－）は、転送トランジスタＴＳを介して参照抵抗素子ＲＲＳの一端に接続される。転送トランジスタＴＳのゲートは、リセット書き込み動作時にハイレベルに設定される参照ワード線ＲＳＷＬに接続される。参照抵抗素子ＲＲＳの他端は、接地線ＶＳＳに接続される。参照抵抗素子ＲＲＳは、第２参照抵抗素子の一例である。

オペアンプＳＡＭＰは、リセット書き込み動作において、有効レベル（例えば、ハイレベル）のアンプイネーブル信号ＳＡＭＰＥＮを受けている間に動作し、ソース線ＳＬ０の電圧と参照ソース線ＲＳＬの電圧とに応じて制御信号ＲＥＧＳを出力する。リセット書き込み動作では、転送トランジスタＴ１、ＴＳはオン状態に設定される。このため、オペアンプＳＡＭＰは、リセット書き込み動作において、抵抗素子Ｒ１の他端の電圧と参照抵抗素子ＲＲＳの一端の電圧とを比較する。

例えば、オペアンプＳＡＭＰは、抵抗素子Ｒ１の他端の電圧と参照抵抗素子ＲＲＳの一端の電圧とが等しいとき、トランジスタＰＳ１、ＰＳ２に所定の電流を流させるための制御信号ＲＥＧＳを出力する。オペアンプＳＡＭＰは、第２電圧比較部の一例であり、第２オペアンプの一例である。電圧制御部ＶＣＮＴ２は、リセット書き込み動作時に、抵抗素子Ｒ１と参照抵抗素子ＲＲＳとに流れる電流の差が小さくなるように、ソース線ＳＬ０および参照ソース線ＲＳＬの電圧を調整する第２電圧制御部の一例である。

オペアンプＳＡＭＰに供給されるアンプイネーブル信号ＳＡＭＰＥＮは、セット書き込み動作時および読み出し動作時、ハイレベルの制御信号ＲＥＧＳを出力する。これによりトランジスタＰＳ１はオフし、ソース線ＳＬとソース線ＳＬ０との接続は遮断される。同時に、制御信号ＶＳＳＳＬはハイレベルとなり、ソース線ＳＬ０はトランジスタＮ２を通して接地線ＶＳＳに接続される。

セット書き込み動作では、制御信号ＳＥＴＥＮＢ、ＶＳＳＢＬがロウレベルに設定され、制御信号ＲＳＴＥＮＢ、ＶＳＳＳＬがハイレベルに設定され、ワード線ＷＬがハイレベルに設定される。そして、トランジスタＰ１からビット線ＢＬに電源電圧ＶＤＤが供給され、抵抗素子Ｒ１を介してビット線ＢＬからソース線ＳＬ０に電流が流れることで、抵抗素子Ｒ１が高抵抗状態から低抵抗状態に遷移する。

リセット書き込み動作では、制御信号ＲＳＴＥＮＢ、ＶＳＳＳＬがロウレベルに設定され、制御信号ＳＥＴＥＮＢ、ＶＳＳＢＬがハイレベルに設定され、ワード線ＷＬおよび参照ワード線ＲＳＷＬがハイレベルに設定される。そして、トランジスタＰ２からソース線ＳＬに電源電圧ＶＤＤが供給され、抵抗素子Ｒ１を介してソース線ＳＬからビット線ＢＬに電流が流れることで、抵抗素子Ｒ１が低抵抗状態から高抵抗状態に遷移する。

トランジスタＰ２は、リセット書き込み動作時に抵抗素子Ｒ１の他端と参照抵抗素子ＲＲＳの一端とに供給する電圧（ＶＤＤ）を生成する第２電圧生成部の一例である。トランジスタＰ２のソースに供給される電圧ＶＤＤは、第２電圧の一例である。トランジスタＮ１は、リセット書き込み動作時に抵抗素子Ｒ１の一端に供給する電圧（ＶＳＳ）を生成する。リセット書き込み動作の例は、図１１で説明する。

読み出し動作では、上述した実施形態と同様に、制御信号ＳＥＴＥＮＢ、ＲＳＴＥＮＢ、ＶＳＳＳＬがロウレベルに設定され、制御信号ＶＳＳＢＬがハイレベルに設定され、ワード線ＷＬがハイレベルに設定される。そして、センスアンプＳＡは、ソース線ＳＬ０に読み出し電圧Ｖｒｅａｄ（図２）を出力し、抵抗素子Ｒ１に流れる読み出し電流Ｉｒｅａｄと参照電流Ｉｒｅｆとを比較することで、メモリセルＭＣに記憶されているデータの論理を判定する。センスアンプＳＡは、判定した論理を示すデータ信号ＤＡＴＡを出力する。

図１１は、図１０の抵抗変化メモリ１０６のメモリセルＭＣのリセット書き込み動作の一例を示す。すなわち、図１１は、抵抗変化メモリ１００の制御方法の一例を示す。図３と同様の動作については、詳細な説明は省略する。

リセット書き込み動作時、オペアンプＳＡＭＰは、ソース線ＳＬ０の電圧ＶＳＬ０を非反転入力（＋）で受け、参照ソース線ＲＳＬの電圧ＶＲＳＬを反転入力（－）で受ける。オペアンプＳＡＭＰは、電圧ＶＳＬ０、ＶＲＳＬの差ＶＳＬ０－ＶＲＳＬに応じた電圧ＶＲＥＧＳを有する制御信号ＲＥＧＳを出力する。

図１１の左上に示すように、オペアンプＳＡＭＰは、電圧差ＶＳＬ０－ＶＲＳＬが正の場合、平衡電圧ＶＥＱより高い電圧ＶＲＥＧＳを出力する。オペアンプＳＡＭＰは、電圧差ＶＳＬ０－ＶＲＳＬが負の場合、平衡電圧ＶＥＱより低い電圧ＶＲＥＧＳを出力する。オペアンプＳＡＭＰは、電圧ＶＳＬ０、ＶＲＳＬが互いに等しい場合、電圧ＶＲＥＧＳを平衡電圧ＶＥＱに設定する。

図１０に示したように、電圧制御部ＶＣＮＴ２のトランジスタＰＳ１、ＰＳ２は、ソースがソース線ＳＬに接続され、ゲートで制御信号ＲＥＧＳを受ける。このため、ソース線ＳＬに電源電圧ＶＤＤが供給されるリセット書き込み動作時、抵抗素子Ｒ１および参照抵抗素子ＲＲＳには、同じ電圧が印加される。

図１１の左下の電流電圧特性に示すように、高抵抗状態の参照抵抗素子ＲＲＳの抵抗値は固定であるため、破線で示すように、参照抵抗素子ＲＲＳには、電圧ＶＲＳＬの増加に比例した電流ＩＲＲＳが流れる。一方、抵抗素子Ｒ１の電流ＩＲ１は、図２に示したように、電圧ＶＳＬ０の上昇とともに、最初は低抵抗状態での電流ＩＲ１が流れ、低抵抗状態から高抵抗状態への遷移とともに電流ＩＲ１が低下する。なお、リセット書き込み動作で抵抗素子Ｒ１に流れる電流ＩＲ１の向きは、セット書き込み動作で抵抗素子Ｒ１に流れる電流ＩＲ１の向きと逆である。

電圧制御部ＶＣＮＴ２の制御により、高抵抗状態に変化した抵抗素子Ｒ１に流れる電流ＩＲ１が減少し、電流ＩＲＲＢと等しくなる。そして、電流ＩＲ１が電流ＩＲＲＳより低くなったとき、抵抗素子Ｒ１への高抵抗状態の遷移が完了する。これにより、リセット書き込み動作において、抵抗素子Ｒ１の抵抗値を参照抵抗素子ＲＲＳの抵抗値（高抵抗状態）に設定することができる。抵抗素子Ｒ１の高抵抗化は、参照抵抗素子ＲＲＳの抵抗値に合わせられるため、抵抗素子Ｒ１の電気的特性にばらつきがある場合にも、所定の抵抗値に設定することができる。

リセット書き込み動作の開始時、抵抗素子Ｒ１は低抵抗状態であり、参照抵抗素子ＲＲＳは高抵抗である。このため、図１１の右側に示すように、電流ＩＲ１は、電流ＩＲＲＳに比べて大きい。抵抗素子Ｒ１に電流ＩＲ１が流れ、抵抗素子Ｒ１が低抵抗状態から高抵抗状態に遷移し始めると、電流ＩＲ１は減少していく。電流ＩＲ１の減少により、ソース線ＳＬ０の電圧ＶＳＬ０は上昇していき、電圧差ＶＳＬ０－ＶＲＳＬは大きくなる。

電流ＩＲ１が電流ＩＲＲＳよりも小さくなると電圧差ＶＳＬ０－ＶＲＳＬ＞０となり、オペアンプＳＡＭＰの入出力特性から、制御信号ＲＥＧＳの電圧ＶＲＥＧＳは急激に増加する。これにより、トランジスタＰＳ１、ＰＳ２の電流は減少し、抵抗素子Ｒ１、ＲＲＳにかかる電圧も低下する。多くの場合、抵抗素子Ｒ１の電流－電圧特性は非線形性を持ち、電圧低下による電流の減少量は、参照抵抗ＲＲ１に流れる電流の減少よりも大きい。このため、電圧差ＶＳＬ０－ＶＲＳＬはさらに拡大し、オペアンプＳＡＭＰの動作により抵抗素子Ｒ１、ＲＲＳにかかる電圧は下がり続ける。これにより、本実施形態では、リセット書き込み動作を自律的に終了することができる。

以上、この実施形態では、リセット書き込み動作において、抵抗素子Ｒ１の電気的特性にばらつきがある場合にも、抵抗素子Ｒ１の抵抗値を、高抵抗状態に対応する参照抵抗素子ＲＲＳの抵抗値に設定することができる。この結果、読み出し動作時の読み出しマージンを向上することができる。さらに、リセット書き込み動作を自律的に終了することができる。

図１２は、別の実施形態における抵抗変化メモリの一例を示す。図１および図１０と同様の要素については、同じ符号を付し、詳細な説明は省略する。図１２に示す抵抗変化メモリ１０８は、図１の電圧制御部ＶＣＮＴ１の代わりに、読み出し動作を制御する電圧制御部ＶＣＮＴ３、転送トランジスタＴＲ、参照抵抗素子ＲＲＲおよびトランジスタＰ３を有する。また、抵抗変化メモリ１０８は、図１のセンスアンプＳＡの代わりにラッチＬＴを有する。抵抗変化メモリ１０８のその他の構成は、図１に示す抵抗変化メモリ１００と同様である。

電圧制御部ＶＣＮＴ３は、トランジスタＰＲ１、ＰＲ２および読み出し動作用のオペアンプＲＡＭＰを有する。トランジスタＰＲ１は、ソース線ＳＬとソース線ＳＬ０との間に配置される。トランジスタＰＲ２は、ソース線ＳＬと参照ソース線ＲＳＬとの間に配置される。トランジスタＰＲ１、ＰＲ２のゲートは、オペアンプＲＡＭＰの出力に接続され、オペアンプＲＡＭＰから出力される制御信号ＲＥＧＲを受ける。制御信号ＲＥＧＲは、第３制御信号の一例である。

トランジスタＰＲ１は、制御信号ＲＥＧに応じて抵抗値が変化する第５可変抵抗部の一例であり、第５ｐチャネルＭＯＳトランジスタの一例である。トランジスタＰＲ２は、制御信号ＲＥＧＲに応じて抵抗値が変化する第６可変抵抗部の一例であり、第６ｐチャネルＭＯＳトランジスタの一例である。

オペアンプＲＡＭＰの反転入力（－）は、ソース線ＳＬ０に接続され、ソース線ＳＬ０を介して抵抗素子Ｒ１の他端に接続される。オペアンプＲＡＭＰの非反転入力（＋）は、転送トランジスタＴＲを介して参照抵抗素子ＲＲＲの一端に接続される。転送トランジスタＴＲのゲートは、読み出し動作時にハイレベルに設定される参照ワード線ＲＲＷＬに接続される。参照抵抗素子ＲＲＲの他端は、接地線ＶＳＳに接続される。例えば、参照抵抗素子ＲＲＲは、ポリシリコン等により形成され、抵抗値は、抵抗素子Ｒ１の低抵抗状態と抵抗素子Ｒ１の高抵抗状態との中央に設定される。参照抵抗素子ＲＲＲは、第３参照抵抗素子の一例である。

オペアンプＲＡＭＰは、読み出し動作において、有効レベル（例えば、ハイレベル）のアンプイネーブル信号ＲＡＭＰＥＮを受けている間に動作し、ソース線ＳＬ０の電圧と参照ソース線ＲＳＬの電圧とに応じて制御信号ＲＥＧＲを出力する。読み出し動作では、転送トランジスタＴ１、ＴＲはオン状態に設定される。このため、オペアンプＲＡＭＰは、読み出し動作において、抵抗素子Ｒ１の他端の電圧と参照抵抗素子ＲＲＲの一端の電圧とを比較する。

例えば、オペアンプＲＡＭＰは、抵抗素子Ｒ１の他端の電圧と参照抵抗素子ＲＲＳの一端の電圧とが等しいとき、トランジスタＰＲ１、ＰＲ２に所定の電流を流させるための制御信号ＲＥＧＲを出力する。オペアンプＲＡＭＰは、第３電圧比較部の一例であり、第３オペアンプの一例である。電圧制御部ＶＣＮＴ３は、読み出し動作時に、抵抗素子Ｒ１と参照抵抗素子ＲＲＲとに流れる電流の差が小さくなるように、ソース線ＳＬ０および参照ソース線ＲＳＬの電圧を調整する第３電圧制御部の一例である。

オペアンプＲＡＭＰに供給されるアンプイネーブル信号ＲＡＭＰＥＮは、セット書き込み動作時およびリセット書き込み動作時、ロウレベルに設定されて増幅動作を停止し、ハイレベルの制御信号ＲＥＧＢを出力する。これにより、トランジスタＰＲ１はオフし、ソース線ＳＬとソース線ＳＬ０との接続は遮断される。同時に、制御信号ＶＳＳＳＬはハイレベルとなり、ソース線ＳＬ０はトランジスタＮ１を通して接地線ＶＳＳに接続される。

トランジスタＰ３は、ソースが電源線ＶＤＤに接続され、ドレインがソース線ＳＬに接続され、ゲートで読み出しイネーブル信号ＲＤＥＮＢを受ける。読み出しイネーブル信号ＲＤＥＮＢは、読み出し動作時にロウレベルに設定され、セット書き込み動作時およびリセット書き込み動作時にハイレベルに設定される。

トランジスタＰ３は、読み出し動作時に抵抗素子Ｒ１の他端と参照抵抗素子ＲＲＳの一端とに供給する電圧（ＶＤＤ）を生成する第３電圧生成部の一例である。トランジスタＰ３のソースに供給される電圧ＶＤＤは、第３電圧の一例である。トランジスタＮ１は、読み出し動作時に抵抗素子Ｒ１の一端に供給する電圧（ＶＳＳ）を生成する。

セット書き込み動作では、制御信号ＳＥＴＥＮＢ、ＶＳＳＢＬがロウレベルに設定され、制御信号ＲＳＴＥＮＢ、ＶＳＳＳＬ、ＲＤＥＮＢがハイレベルに設定され、ワード線ＷＬがハイレベルに設定される。そして、トランジスタＰ１からビット線ＢＬに電源電圧ＶＤＤが供給され、抵抗素子Ｒ１を介してビット線ＢＬからソース線ＳＬに電流が流れることで、抵抗素子Ｒ１が高抵抗状態から低抵抗状態に遷移する。

リセット書き込み動作では、制御信号ＲＳＴＥＮＢ、ＶＳＳＳＬがロウレベルに設定され、制御信号ＳＥＴＥＮＢ、ＶＳＳＢＬ、ＲＤＥＮＢがハイレベルに設定され、ワード線ＷＬおよび参照ワード線ＲＳＷＬがハイレベルに設定される。そして、トランジスタＰ２からソース線ＳＬに電源電圧ＶＤＤが供給され、抵抗素子Ｒ１を介してソース線ＳＬからビット線ＢＬに電流が流れることで、抵抗素子Ｒ１が低抵抗状態から高抵抗状態に遷移する。

読み出し動作では、制御信号ＳＥＴＥＮＢ、ＲＳＴＥＮＢ、ＶＳＳＢＬがハイレベルに設定され、制御信号ＶＳＳＳＬおよび読み出しイネーブル信号ＲＤＥＮＢがロウレベルに設定される。また、ワード線ＷＬがハイレベルに設定される。そして、ラッチＬＴは、読み出し動作時に活性化されるセンスアンプイネーブル信号ＳＡＥＮにより動作し、ソース線ＳＬ０の電圧を参照電圧ＶＲＥＦと比較することで、メモリセルＭＣに記憶されているデータの論理を判定する。ラッチＬＴは、判定した論理を示すデータ信号ＤＡＴＡを出力する。

読み出し動作において、セット状態（低抵抗状態）の抵抗素子Ｒ１に流れる電流は、参照抵抗素子ＲＲＲに流れる電流より多く、ソース線ＳＬ０の電圧ＶＳＬ０は、参照ソース線ＲＳＬの電圧ＶＲＳＬより低くなる。抵抗変化メモリ１０８の読み出し動作において、リセット状態（高抵抗状態）の抵抗素子Ｒ１に流れる電流は、参照抵抗素子ＲＲＲに流れる電流より少なく、ソース線ＳＬ０の電圧ＶＳＬ０は、参照ソース線ＲＳＬの電圧ＶＲＳＬより高くなる。

読み出し動作において、電圧制御部ＶＣＮＴ３は、電圧制御部ＶＣＮＴ１と同様に、ソース線ＳＬ０および参照ソース線ＲＳＬに電流を流す。電圧制御部ＶＣＮＴ３は、ソース線ＳＬ０の電圧と参照ソース線ＲＳＬの電圧との差をオペアンプＲＡＭＰで検出する。電圧制御部ＶＣＮＴ３は、抵抗素子Ｒ１を流れる電流ＩＲ１と参照抵抗素子ＲＲＲを流れる電流ＩＲＲＲが等しくなるように帰還制御を実行する。そして、ソース線ＳＬ０の電圧を受けるラッチＬＴは、抵抗素子Ｒ１に設定された抵抗値に応じた論理を示すデータ信号ＤＡＴＡを出力する。

図１３は、図１２の抵抗変化メモリ１１０の読み出し動作の一例を示す。すなわち、図４は、抵抗変化メモリ１１０の制御方法の一例を示す。まず、抵抗変化メモリ１１０に搭載される図示しない動作制御回路は、制御信号ＶＳＳＳＬをロウレベルに設定し、アンプイネーブル信号ＲＡＭＰＥＮをハイレベルに設定する（図１３（ａ））。抵抗変化メモリ１１０に搭載される図示しないローデコーダは、読み出し対象のワード線ＷＬと参照ワード線ＲＲＷＬをハイレベルに設定する（図１３（ｂ））。

制御信号ＶＳＳＢＬがハイレベルのため、抵抗素子Ｒ１は、転送トランジスタＴ１を介して接地線ＶＳＳに接続され、ソース線ＳＬ０は０Ｖに設定される。参照ソース線ＲＳＬは、参照抵抗素子ＲＲＲおよび転送トランジスタＴＳを介して接地線ＶＳＳに接続され、０Ｖに設定される。ハイレベルのアンプイネーブル信号ＳＡＭＰＥＮにより動作を開始したオペアンプＲＡＭＰは、反転入力（－）および非反転入力（＋）の電圧差がないため、平衡電圧ＶＥＱの制御信号ＲＥＧＲを出力する（図１３（ｃ））。

次に、動作制御回路は、読み出しイネーブル信号ＲＤＥＮＢをロウレベルに設定する（図１３（ｄ））。ロウレベルの読み出しイネーブル信号ＲＤＥＮＢにより、ソース線ＳＬがハイレベルに設定される（図１３（ｅ））。

平衡電圧ＶＥＱをゲートで受けるトランジスタＰＲ１、ＰＲ２のソース・ドレイン間抵抗は、所定の値に設定され、ソース線ＳＬとソース線ＳＬ０および参照ソース線ＲＳＬとは導通している。このため、ソース線ＳＬの電圧が、ソース線ＳＬ０および参照ソース線ＲＳＬに伝達される（図１３（ｆ））。

抵抗素子Ｒ１が抵抗値の低いセット状態ＳＥＴの場合、ソース線ＳＬ０の電圧が参照ソース線ＲＳＬの電圧より低下し、制御信号ＲＥＧＲの電圧が上昇する（図１３（ｇ））。そして、電圧制御部ＶＣＮＴ３は、ソース線ＳＬ０および参照ソース線ＲＳＬに流れる電流が等しくなるように帰還制御を実行する。図１４の左側に示すように、抵抗素子Ｒ１と参照抵抗ＲＲＲの電流は、電圧が比較的低い領域で一致する。このため、帰還制御の結果、ソース線ＳＬ０の電圧の上昇幅は小さく、抵抗素子Ｒ１を流れる電流ＩＲ１および参照抵抗素子ＲＲＲを流れる電流ＩＲＲＲも小さい（図１３（ｈ））。ラッチＬＴは、ソース線ＳＬ０の電圧が参照電圧ＶＲＥＦより低いため、抵抗素子Ｒ１がセット状態ＳＥＴであると判定し、ハイレベルのデータ信号を出力する（図１３（ｉ））。

一方、抵抗素子Ｒ１が抵抗値の高いリセット状態ＲＥＳＥＴの場合、ソース線ＳＬ０の電圧が参照ソース線ＲＳＬの電圧より上昇し、制御信号ＲＥＧＲの電圧が低下する（図１３（ｊ）、（ｋ））。そして、電圧制御部ＶＣＮＴ３は、ソース線ＳＬ０および参照ソース線ＲＳＬに流れる電流が等しくなるように帰還制御を実行する。図１４の左側に示すように、抵抗素子Ｒ１と参照抵抗ＲＲＲの電流は、電圧が比較的高い領域において一致する。このため、帰還制御の結果、ソース線ＳＬ０の電圧は上昇し、抵抗素子Ｒ１を流れる電流ＩＲ１および参照抵抗素子ＲＲＲを流れる電流ＩＲＲＲも大きい（図１３（ｌ））。ラッチＬＴは、ソース線ＳＬ０の電圧が参照電圧ＶＲＥＦより高いため、抵抗素子Ｒ１がリセット状態ＲＥＳＥＴであると判定し、ロウレベルのデータ信号を出力する（図１３（ｍ））。この後、各種制御信号のレベルが初期状態に戻され、読み出し動作が終了する。

図１４は、図１２の抵抗変化メモリ１０８の読み出し動作の効果の一例を示す。この実施形態の読み出し動作では、抵抗素子Ｒ１の抵抗値に応じてソース線ＳＬ０に現れる電圧ＶＳＬ０を参照電圧ＶＲＥＦと比較することで、抵抗素子Ｒ１に記憶されたデータが読み出される。図１４の左側の動作は、抵抗変化メモリ１０８の抵抗素子Ｒ１が劣化した状態での読み出し動作の例を示す。

読み出し動作において、電圧制御部ＶＣＮＴ３は、抵抗素子Ｒ１に流れる電流と参照抵抗素子ＲＲＲを流れる電流が等しくなるように帰還制御を実行する。例えば、ソース線ＳＬ０の電圧ＶＳＬ０がセット状態ＳＥＴで０．８Ｖになり、リセット状態ＲＥＳＥＴで２．０Ｖになるように、電圧制御部ＶＣＮＴ３が設計される。

この実施形態では、読み出し動作において、セット状態ＳＥＴの抵抗素子Ｒ１のソース線ＳＬ０側からビット線ＢＬ側に流れる電流を少なくできるため、抵抗素子Ｒ１が読み出し動作によりリセット状態ＲＥＳＥＴに遷移することを抑止することができる。したがって、セット状態ＳＥＴの抵抗素子Ｒ１に高い電圧を掛けることなく読み出し動作を実行することができ、抵抗素子Ｒ１の劣化を抑止することができる。

一方、リセット状態ＲＥＳＥＴの抵抗素子Ｒ１の読み出し動作では、セット状態ＳＥＴに比べて抵抗素子Ｒ１に流れる電流は多い。しかしながら、抵抗素子Ｒ１のソース線ＳＬ０側からビット線ＢＬ側に流れる電流の向きは、リセット状態ＲＥＳＥＴに遷移させるための電流の向きであるため、抵抗素子Ｒ１によるリセット状態ＲＥＳＥＴの保持に影響しない。したがって、この実施形態では、抵抗素子Ｒ１の信頼性を低下させない読み出し動作を実現することができる。

これに対して、抵抗素子Ｒ１を流れる電流を参照電流Ｉｒｅｆと比較することで抵抗素子Ｒ１に記憶されているデータを読み出す他の抵抗変化メモリの読み出し動作では、以下の問題が発生する。例えば、抵抗素子Ｒ１の電気的特性が劣化すると、セット状態ＳＥＴの電流電圧特性の波形と、リセット状態ＲＥＳＥＴの電流電圧特性の波形とが近づく。この場合、セット状態ＳＥＴおよびリセット状態ＲＥＳＥＴのいずれにおいても、参照電流Ｉｒｅｆに対する読み出しマージンが減少していまう。また、抵抗素子Ｒ１に印加する電圧ＶＳＬを高くすることで、劣化時の読み出しマージンの減少量を補うことができる。しかしながら、抵抗値が低いセット状態ＳＥＴの抵抗素子Ｒ１には、より多くの電流が流れるため、リセット状態ＲＥＳＥＴに遷移するおそれがある。したがって、参照電流Ｉｒｅｆを使用する読み出し動作は、セット状態ＳＥＴに遷移している抵抗素子Ｒ１の信頼性を低下させるおそれがある。

以上、この実施形態では、抵抗変化メモリ１０８は、読み出し動作時に電圧制御部ＶＣＮＴ３による帰還制御により抵抗素子Ｒ１に流れる電流を制御し、ソース線ＳＬ０の電圧ＶＳＬ０を参照電圧ＶＲＥＦと比較することでメモリセルＭＣからデータを読み出す。これにより、読み出し動作において、セット状態ＳＥＴの抵抗素子Ｒ１のソース線ＳＬ０側からビット線ＢＬ側に流れる電流を少なくでき、抵抗素子Ｒ１が読み出し動作によりリセット状態ＲＥＳＥＴに遷移することを抑止することができる。この結果、抵抗素子Ｒ１の信頼性を低下させない読み出し動作を実現することができる。

図１５は、別の実施形態における抵抗変化メモリの一例を示す。図１と同様の要素については、同じ符号を付し、詳細な説明は省略する。図１５において、信号線に付した符号"／"は、信号線が複数本（例えば、複数ビット）あることを示す。図１５に示す抵抗変化メモリ１１０は、動作制御回路１０、アドレスバッファ２０およびメモリコア３０を有する。メモリコア３０は、ローデコーダ４０、メモリセルアレイ５０、センスアンプ部６０、ライトアンプ部７０、コラムデコーダ８０およびデータ入出力回路９０を有する。

抵抗変化メモリ１１０を示す矩形の枠は、例えば、半導体チップを示し、矩形の枠上に示す二重の四角印は、外部端子を示す。なお、外部端子は、半導体チップの外周部に設けられるパッドでもよく、半導体チップの裏面側に設けられるバンプでもよい。

動作制御回路１０は、外部端子に供給されるチップセレクト信号、書き込みコマンド信号、読み出しコマンド信号等の制御信号ＣＮＴを受信し、受信した制御信号ＣＮＴに応じてメモリコア３０を動作させる各種制御信号を出力する。

アドレスバッファ２０は、アドレス端子に供給されるアドレス信号ＡＤを受信し、受信したアドレス信号ＡＤをローデコーダ４０およびコラムデコーダ８０に出力する。アドレス信号ＡＤが、ロウアドレス信号とコラムアドレス信号を含む場合、ロウアドレス信号は、ローデコーダ４０に出力され、コラムアドレス信号は、コラムデコーダ８０に出力される。

ローデコーダ４０は、アドレス信号ＡＤをデコードし、ワード線ＷＬおよび図示しない参照ワード線をハイレベルに駆動する。コラムデコーダ８０は、アドレス信号ＡＤをデコードし、デコードしたアドレス信号ＡＤに応じて、メモリセルアレイ５０とデータ入出力回路９０との接続を制御する。

メモリセルアレイ５０は、図１５の縦方向および横方向にマトリックス状に配置された複数のメモリセルＭＣを有する。また、メモリセルアレイ５０は、図１５の縦方向に沿って配線され、横方向に配列された複数ペアのビット線ＢＬおよびソース線ＳＬを有する。さらに、メモリセルアレイ５０は、図１５の横方向に沿って配線され、縦方向に配列された複数のワード線ＷＬを有する。縦方向に並ぶ複数のメモリセルＭＣは、共通のビット線ＢＬと共通のソース線ＳＬとに接続される。横方向に並ぶ複数のメモリセルＭＣは、共通のワード線ＷＬに接続される。メモリセルＭＣは、図１等に示すメモリセルＭＣと同じである。

センスアンプ部６０は、ソース線ＳＬにそれぞれ接続された複数のセンスアンプＳＡを有する。例えば、センスアンプＳＡは、図１に示すセンスアンプＳＡである。あるいは、センスアンプＳＡは、図１２に示す電圧制御部ＶＣＮＴ３、転送トランジスタＴＲ、参照抵抗素子ＲＲＲおよびラッチＬＴを含む。

ライトアンプ部７０は、ビット線ＢＬおよびソース線ＳＬのペアにそれぞれ接続された複数のライトアンプＷＡを有する。例えば、ライトアンプＷＡは、図１または図７に示す電圧制御部ＶＣＮＴ１、転送トランジスタＴＢ、参照抵抗素子ＲＲＢおよび電圧生成部ＶＧＥＮを有する。また、ライトアンプＷＡは、図９に示す電圧制御部ＶＣＮＴ１、転送トランジスタＴＢ、トランジスタＴＤおよび電圧生成部ＶＧＥＮを有してもよい。さらに、ライトアンプＷＡは、図１０に示す電圧制御部ＶＣＮＴ２、転送トランジスタＴＳ、参照抵抗素子ＲＲＳおよび電圧生成部ＶＧＥＮを有してもよい。

データ入出力回路９０は、データ端子ＤＴに供給される書き込みデータをコラムデコーダ８０に出力し、コラムデコーダ８０から出力される読み出しデータをデータ端子ＤＴに出力する。例えば、抵抗変化メモリ１１０は、６４ビットのデータ端子ＤＴを有し、データ端子ＤＴ毎にメモリセルアレイ５０を有してもよい。

図１６は、図１５のメモリコア３０の要部の一例を示す。例えば、メモリコア３０は、図１に示す電圧制御部ＶＣＮＴ１、転送トランジスタＴＢ、参照抵抗素子ＲＲＢおよび電圧生成部ＶＧＥＮを有する。図１６では、電圧制御部ＶＣＮＴ１のオペアンプＢＡＭＰに供給されるアンプイネーブル信号ＢＡＭＰＥＮ（図１）の記載を省略する。なお、メモリコア３０は、図７に示したように、参照抵抗素子ＲＲＢの他端をオフセット電圧Ｖｏｆｆｓｅｔに設定してもよく、図９に示したように、参照抵抗素子ＲＲＢの代わりにトランジスタＴＤを有してもよい。

また、メモリコア３０は、図１０に示す電圧制御部ＶＣＮＴ２、転送トランジスタＴＳおよび参照抵抗素子ＲＲＳと、図１２に示す電圧制御部ＶＣＮＴ３、転送トランジスタＴＲ、参照抵抗素子ＲＲＲ、ラッチＬＴおよびトランジスタＰ３を有する。そして、抵抗変化メモリ１１０は、上述した実施形態で説明したセット書き込み動作、リセット書き込み動作および読み出し動作を実行する。図１６では、電圧制御部ＶＣＮＴ２のオペアンプＳＡＭＰに供給されるアンプイネーブル信号ＳＡＭＰＥＮ（図１０）の記載を省略する。また、電圧制御部ＶＣＮＴ３のオペアンプＲＡＭＰに供給されるアンプイネーブル信号ＲＡＭＰＥＮ（図１２）の記載を省略する。

オペアンプＢＡＭＰ、ＳＡＭＰ、ＲＡＭＰは、それぞれディスイネーブル状態にあるときは増幅動作を停止し、ハイレベルの制御信号ＲＥＧＢ、ＲＥＧＳ、ＲＥＦＲをそれぞれ出力する。これにより、トランジスタＰＢ１、またはトランジスタＰＳ１、ＰＲ２をオフすることで、セット書き込み動作時、リセット書き込み動作時および読み出し動作時に、目的とする動作以外の動作が、目的の動作に影響することを抑止することができる。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。

なお、上述した実施形態では、例えば、抵抗素子Ｒ１と、参照抵抗素子ＲＲＢ、ＲＲＳまたはＲＲＲとに同じ大きさの電流を流す例を示した。しかしながら、参照抵抗素子ＲＲＢ、ＲＲＳまたはＲＲＲの抵抗値を抵抗素子Ｒ１の抵抗値のｎ倍に設定し、転送トランジスタＴＢ、ＴＳまたはＴＲのゲート幅をｎ分の１にしてもよい。この場合、電圧制御部ＶＣＮＴ１、ＶＣＮＴ２またはＶＣＮＴ３の消費電流を削減することができる。

また、電圧制御部ＶＣＮＴ１に、抵抗値が互いに異なる複数の参照抵抗素子ＲＲＢを並列に接続し、セット書き込み動作時に複数の参照抵抗素子ＲＲＢのいずれかを選択的に使用することで、抵抗素子Ｒ１に複数の抵抗値を設定可能にしてもよい。この場合、読み出し動作では、ソース線ＳＬに現れる読み出し電圧を複数の参照電圧と比較することで、メモリセルＭＣに記憶された多値データの論理を判定することができる。読み出し電圧と複数の参照電圧との比較は、逐次的に行ってもよく、並列に行ってもよい。これにより、読み出しマージンの低下が抑制された多値の抵抗変化メモリを実現することができる。

図１７は、別の実施形態における抵抗変化メモリの一例を示す。上述した実施形態と同様の要素については、同じ符号を付し、詳細な説明は省略する。図１７に示す抵抗変化メモリ１１２は、図１の電圧制御部ＶＣＮＴ１の代わりに電圧制御部ＶＣＮＴ４を有する。また、電圧生成部ＶＧＥＮは、トランジスタＰ１の代わりにトランジスタＰ１１、Ｐ１２を有する。抵抗変化メモリ１１２のその他の構成は、図１に示す抵抗変化メモリ１００と同様である。

電圧制御部ＶＣＮＴ４は、トランジスタＰＢ３、ＰＢ４を含むカレントミラー回路と、トランジスタＮＢ３、ＮＢ４を含むカレントミラー回路とを有する。トランジスタＮＢ３は、ソースが、ビット線ＢＬおよび転送トランジスタＴ１を介して抵抗素子Ｒ１の一端に接続され、ゲートおよびドレインが互いに接続される。トランジスタＮＢ４は、ソースが転送トランジスタＴＢを介して参照抵抗素子ＲＲＢの一端に接続され、ゲートがトランジスタＮＢ３のゲートに接続される。

トランジスタＰＢ３は、ドレインがトランジスタＮＢ３のドレインに接続され、ソースが、セット書き込み動作時にオンするトランジスタＰ１１を介して電源線ＶＤＤに接続さる。トランジスタＰＢ４は、ドレインおよびゲートがトランジスタＮＢ４のドレインとトランジスタＰＢ３のゲートとに接続され、ソースがセット書き込み動作時にオンするトランジスタＰ１２を介して電源線ＶＤＤに接続される。

電圧制御部ＶＣＮＴ４は、セット書き込み動作時に制御信号ＳＥＴＥＮＢがロウレベルに設定されたとき、ビット線ＢＬと参照ビット線ＲＢＬとを同じ電圧に合わせ込もうとする。すなわち、電圧制御部ＶＣＮＴ４は、ビット線ＢＬと参照ビット線ＲＢＬとに同じ電流を流そうとする。カレントミラー回路を含む電圧制御部ＶＣＮＴ４は、オペアンプＢＡＭＰ等によるフィードバック系を持たないため、ビット線ＢＬと参照ビット線ＲＢＬとに流す電流の制御を、図１の電圧制御部ＶＣＮＴ１に比べて高速に実行することができる。

なお、図７と同様に、参照抵抗素子ＲＲＢは、オフセット電圧Ｖｏｆｆｓｅｔに設定された電圧線に接続されてもよい。また、参照抵抗素子ＲＲＢの代わりに、図９に示したトランジスタＴＢ、ＴＤが配置されてもよい。

図１８は、図１７の抵抗変化メモリ１１２のセット書き込み動作の一例を示す。すなわち、図１８は、抵抗変化メモリ１１２の制御方法の一例を示す。図４と同様の動作については、詳細な説明は省略する。

セット書き込み動作は、制御信号ＳＥＴＥＮＢ、ＶＳＳＢＬをロウレベルに設定し、制御信号ＶＳＳＳＬおよびアンプイネーブル信号ＢＡＭＰＥＮをハイレベルに設定することで開始される（図１８（ａ）、（ｂ））。アンプイネーブル信号ＢＡＭＰがハイレベルに変化することで、オペアンプＢＡＭＰが動作を開始する。制御信号ＲＳＴＥＮＢは、ハイレベルに設定される。

制御信号ＳＥＴＥＮＢのロウレベルにより、図１７の電圧制御部ＶＣＮＴ４の２段積みのカレントミラー回路に電流が流れ、ビット線ＢＬ０の電圧と参照ビット線ＲＢＬの電圧がともに上昇する（図１８（ｃ））。

次に、ワード線ＷＬおよび参照ワード線ＲＢＷＬがハイレベルに設定され、抵抗素子Ｒ１および参照抵抗素子ＲＲＢに電流が流れ始める（図１８（ｄ）、（ｅ））。高抵抗状態の抵抗素子Ｒ１に流れる電流ＩＲ１は、低抵抗状態に対応する抵抗値の参照抵抗素子ＲＲＢに流れる電流ＩＲＲＢより少ない。このため、ビット線ＢＬ０の電圧は、参照ビット線ＲＢＬの電圧より緩やかに下降する（図１８（ｆ））。

抵抗素子Ｒ１に流れる電流により、抵抗素子Ｒ１は、高抵抗状態から低抵抗状態に遷移していく。そして、電流ＩＲ１が電流ＩＲＲＢと等しくなったとき、抵抗素子Ｒ１の抵抗値は、参照抵抗素子ＲＲＢの抵抗値と等しくなり、ビット線ＢＬ０の電圧と参照ビット線ＲＢＬの電圧とは等しくなる。

この後、ワード線ＷＬおよび参照ワード線ＲＢＷＬがロウレベルに設定される（図１７（ｇ））。これにより、抵抗素子Ｒ１および参照抵抗素子ＲＲＢに電流が流れなくなり、ビット線ＢＬ０および参照ビット線ＲＢＬの電圧がハイレベルに変化する。そして、制御信号ＳＥＴＥＮＢ、ＶＳＳＢＬ、ＶＳＳＳＬおよびアンプイネーブル信号ＢＡＭＰＥＮのレベルが初期状態に戻され、セット書き込み動作が終了する。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。例えば、抵抗素子Ｒ１の電気的特性にばらつきがある場合にも、抵抗素子Ｒ１の低抵抗状態の抵抗値を、所定の抵抗値に設定することができ、読み出し動作時の読み出しマージンを向上することができる。

さらに、この実施形態では、カ技術担当チェック終わりました。庁手続きを進めてください。手続書類作成時間は1時間です。レントミラー回路を含む電圧制御部ＶＣＮＴ４により、セット書き込み動作時に抵抗素子Ｒ１と参照抵抗素子ＲＲＢとに流す電流を制御する。これにより、図１のオペアンプＢＡＭＰ等によるフィードバック系を持たないため、ビット線ＢＬと参照ビット線ＲＢＬとに流れる電流の制御を図１の電圧制御部ＶＣＮＴ２に比べて高速かつ低消費に実行することができる。この結果、図１の抵抗変化メモリ１００に比べて、セット書き込み動作を高速に実行することができ、セット書き込み動作時の消費電流を少なくすることができる。

図１９は、別の実施形態における抵抗変化メモリの一例を示す。上述した実施形態と同様の要素については、同じ符号を付し、詳細な説明は省略する。図１９に示す抵抗変化メモリ１１４は、図１２の電圧制御部ＶＣＮＴ３の代わりに電圧制御部ＶＣＮＴ５を有する。また、抵抗変化メモリ１１４は、図１２のトランジスタＰ３の代わりにトランジスタＰ３１、Ｐ３２を有する。抵抗変化メモリ１１４のその他の構成は、図１２に示す抵抗変化メモリ１０８と同様である。

電圧制御部ＶＣＮＴ５は、トランジスタＰＢ５、ＰＢ６を含むカレントミラー回路と、トランジスタＮＢ５、ＮＢ６を含むカレントミラー回路とを有する。トランジスタＮＢ５は、ソースが、抵抗素子Ｒ１の他端に接続され、ゲートおよびドレインが互いに接続される。トランジスタＮＢ６は、ソースが転送トランジスタＴＲを介して参照抵抗素子ＲＲＲの一端に接続され、ゲートがトランジスタＮＢ５のゲートに接続される。

トランジスタＰＢ５は、ドレインがトランジスタＮＢ５のドレインに接続され、ソースが、読み出し動作時にオンするトランジスタＰ３１を介して電源線ＶＤＤに接続される。トランジスタＰＢ６は、ドレインおよびゲートがトランジスタＰＢ５のゲートとトランジスタＮＢ６のドレインとに接続され、ソースが読み出し動作時にオンするトランジスタＰ３２を介して電源線ＶＤＤに接続される。

電圧制御部ＶＣＮＴ５は、読み出し動作時に読み出しイネーブル信号ＲＤＥＮＢがロウレベルに設定されたとき、ソース線ＳＬと参照ソース線ＲＲＳＬとに同じ電流を流そうとする。カレントミラー回路を含む電圧制御部ＶＣＮＴ５は、図１２のオペアンプＲＡＭＰ等によるフィードバック系を持たないため、ソース線ＳＬと参照ソース線ＲＲＳＬとに流す電流の制御を、図１２の電圧制御部ＶＣＮＴ３に比べて高速かつ低消費に実行することができる。この結果、図１２の抵抗変化メモリ１０８に比べて、読み出し動作を高速に実行することができ、読み出し動作時の消費電流を少なくすることができる。

図１９の右下に抵抗素子Ｒ１の読み出し動作における電圧制御部ＶＣＮＴ５のカレントミラー回路の過渡応答の例が示される。例えば、抵抗素子Ｒ１を流れる電流ＩＲ１が参照抵抗素子ＲＲＲを流れる電流ＩＲＲＲよりも少ないとき、カレントミラー回路は、ソース線ＳＬの電圧ＶＳＬと参照ソース線ＲＲＳＬの電圧ＶＲＲＳＬとが同じ電圧になるように過渡応答する。これにより、電圧ＶＳＬ、ＶＲＲＳＬは上昇する。一方、抵抗素子Ｒ１を流れる電流ＩＲ１が参照抵抗素子ＲＲＲを流れる電流ＩＲＲＲよりも多いとき、カレントミラー回路は、電圧ＶＳＬ、ＶＲＲＳＬが同じ電圧になるように過渡応答し、電圧ＶＳＬ、ＶＲＲＳＬは下降する。

図２０は、図１９の抵抗変化メモリ１１４の読み出し動作の一例を示す。すなわち、図２０は、抵抗変化メモリ１１４の制御方法の一例を示す。図１３と同様の動作については、詳細な説明は省略する。まず、読み出しイネーブル信号ＲＤＥＮＢおよび制御信号ＶＳＳＳＬがロウレベルに設定され、制御信号ＶＳＳＢＬがハイレベルに設定される（図２０（ａ））。読み出しイネーブル信号ＲＤＥＮＢのロウレベルにより、図１９の電圧制御部ＶＣＮＴ５の２段積みのカレントミラー回路に電流が流れ、ソース線ＳＬと参照ソース線ＲＲＳＬとの電圧がともに電源電圧線ＶＤＤまで上昇する（図２０（ｂ））。

次に、読み出し対象のワード線ＷＬと参照ワード線ＲＲＷＬがハイレベルに設定され、抵抗素子Ｒ１および参照抵抗素子ＲＲＲに、それぞれの抵抗値に応じた電流が流れる（図２０（ｃ）、（ｄ））。ソース線ＳＬと参照ソース線ＲＲＳＬとの電圧は、抵抗素子Ｒ１の抵抗値（ＳＥＴ状態またはＲＥＳＥＴ状態）に応じた電圧に設定される（図２０（ｅ））。ＳＥＴ状態（低抵抗状態）でのソース線ＳＬと参照ソース線ＲＲＳＬとの電圧は、参照電圧ＶＲＥＦより低くなる。ＲＥＳＥＴ状態（高抵抗状態）でのソース線ＳＬと参照ソース線ＲＲＳＬとの電圧は、参照電圧ＶＲＥＦより高くなる。

次に、センスアンプイネーブル信号ＳＡＥＮが活性化される（図２０（ｆ））。ラッチＬＴは、センスアンプイネーブル信号ＳＡＥＮの活性化中に動作し、ソース線ＳＬの電圧と参照電圧ＶＲＥＦとを比較する。そして、ラッチＬＴは、比較結果に応じた論理のデータ信号ＤＡＴＡを出力する（図２０（ｇ））。そして、抵抗素子Ｒ１に保持されたデータが読み出される。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、カレントミラー回路を含む電圧制御部ＶＣＮＴ５により、読み出し動作時に抵抗素子Ｒ１と参照抵抗素子ＲＲＲとに流す電流を制御する。これにより、図１２に示した抵抗変化メモリ１０８に比べて、読み出し動作時を高速に実行することができ、読み出し動作時の消費電流を少なくすることができる。

図２１は、別の実施形態における抵抗変化メモリの一例を示す。上述した実施形態と同様の要素については、同じ符号を付し、詳細な説明は省略する。図２１に示す抵抗変化メモリ１１６は、各抵抗素子Ｒ１に４値（２ビット）を記憶する多値メモリである。このため、抵抗変化メモリ１１６は、転送トランジスタＴＢおよび参照抵抗素子ＲＲＢのペアを３個有する。各転送トランジスタＴＢのゲートは、互いに異なる参照ワード線ＲＢＷＬに接続される。

例えば、各抵抗素子Ｒ１は、論理値"００"、"０１"、"１０"、"１１"にそれぞれ対応する抵抗状態のいずれかに設定される。抵抗素子Ｒ１の抵抗値は、"００"、"０１"、"１０"、"１１"の順に低くなる。論理値"００"は、リセット状態である。論理値"０１"は、第１セット状態である。論理値"１０"は、第２セット状態である。論理値"１１"は、第３セット状態である。

また、抵抗変化メモリ１１６は、制御信号ＳＥＴＥＮＢを受ける図１のトランジスタＰ１の代わりに、プリチャージ信号ＰＲＣＢをゲートで受けるプリチャージトランジスタＰＰ１、ＰＰ２を有する。さらに、抵抗変化メモリ１１６は、第１書き込み制御部１１７を有する。プリチャージトランジスタＰＰ１、ＰＰ２のソースは、セット電圧ＶＳＥＴを受ける。例えば、セット電圧ＶＳＥＴは、電源電圧ＶＤＤよりわずかに低い（例えば、トランジスタのしきい値電圧だけ低い）。プリチャージトランジスタＰＰ１のドレインは、参照ビット線ＲＢＬに接続される。プリチャージトランジスタＰＰ２のドレインは、ビット線ＢＬに接続される。なお、電圧制御部ＶＣＮＴ１およびプリチャージトランジスタＰＰ１、ＰＰ２に、セット電圧ＶＳＥＴの代わりに電源電圧ＶＤＤが供給されてもよい。

抵抗変化メモリ１１６のその他の構成は、図１に示す抵抗変化メモリ１００と同様である。なお、図７と同様に、参照抵抗素子ＲＲＢは、オフセット電圧Ｖｏｆｆｓｅｔに設定された電圧線に接続されてもよい。また、参照抵抗素子ＲＲＢの代わりに、図９に示したトランジスタＴＢ、ＴＤが配置されてもよい。

例えば、第１書き込み制御部１１７は、３つの転送トランジスタＴＢのゲートに接続される３つの参照ワード線ＲＢＷＬに供給する電圧を生成する。第１書き込み制御部１１７は、セット書き込み動作時に抵抗素子Ｒ１を第１セット状態に設定する場合、１つの参照ワード線ＲＢＷＬをハイレベルに設定し、１つの転送トランジスタＴＢをオンさせる。第１書き込み制御部１１７は、セット書き込み動作時に抵抗素子Ｒ１を第２セット状態に設定する場合、２つの参照ワード線ＲＢＷＬをハイレベルに設定し、２つの転送トランジスタＴＢをオンさせる。第１書き込み制御部１１７は、セット書き込み動作時に抵抗素子Ｒ１を第３セット状態に設定する場合、３つの参照ワード線ＲＢＷＬをハイレベルに設定し、３つの転送トランジスタＴＢをオンさせる。このように、抵抗素子Ｒ１に書き込むデータの論理値に応じて参照ビット線ＲＢＬに接続する参照抵抗素子ＲＲＢの数を変更することで、抵抗素子Ｒ１に多値を書き込むことができる。

なお、図１と同様に、参照ビット線ＲＢＬに１つの転送トランジスタＴＢを介して１つの参照抵抗素子ＲＲＢのみを接続してもよい。この場合、電圧制御部ＶＣＮＴ１は、並列に接続された３つのトランジスタＰＢ２を有する。３つのトランジスタＰＢ２のゲートは、制御信号ＲＥＧＢを受ける。３つのトランジスタＰＢ２のソースは、それぞれスイッチトランジスタを介してセット電圧線ＶＳＥＴに接続される。３つのトランジスタＰＢ２のドレインは、参照ビット線ＲＢＬに接続される。トランジスタＰＢ２の数が増えると、ＰＢ２／ＰＢ１のカレントミラー比で参照抵抗素子ＲＲＢに流れる電流が増え、参照抵抗素子ＲＲＢの一端に発生する電圧が上がるため、参照抵抗素子ＲＲＢの抵抗値を大きくするのと同等の効果を示す。

そして、第１書き込み制御部１１７は、セット書き込み動作時に抵抗素子Ｒ１を第１セット状態に設定する場合、３つのスイッチトランジスタをオンする。第１書き込み制御部１１７は、セット書き込み動作時に抵抗素子Ｒ１を第２セット状態に設定する場合、２つのスイッチトランジスタをオンする。第１書き込み制御部１１７は、セット書き込み動作時に抵抗素子Ｒ１を第３セット状態に設定する場合、１つのスイッチトランジスタをオンする。このように、抵抗素子Ｒ１に書き込むデータの論理値に応じて電流を流すトランジスタＰＢ２の数を変更することで、抵抗素子Ｒ１に多値を書き込むことができる。

図２２は、図２１の抵抗変化メモリ１１６の多値セット書き込み動作の一例を示す。すなわち、図２２は、抵抗変化メモリ１１６の制御方法の一例を示す。図４と同様の動作については、詳細な説明は省略する。図２２の下側の波形ｎ＝１、ｎ＝２は、抵抗素子Ｒ１が第１セット状態と第２セット状態に設定される場合の波形が示される。第１セット状態に設定する動作と、第２セット状態に設定する動作とは、電圧値がそれぞれ異なり、電流値がそれぞれ異なることを除き、波形の変化の特徴は同様である。

図２２に示すセット書き込み動作では、プリチャージ信号ＰＲＣＢが、制御信号ＶＳＳＢＬのロウレベルへの変化とともに一時的にロウレベルに変化する（図２２（ａ））。プリチャージ信号ＰＲＣＢにより、ビット線ＢＬおよび参照ビット線ＲＢＬがプリチャージされる（図２２（ｂ）、（ｃ））。この後、アンプイネーブル信号ＢＡＭＰＥＮがハイレベルに設定される（図２２（ｄ））。

アンプイネーブル信号ＢＡＭＰＥＮのハイレベルにより、オペアンプＢＡＭＰが動作を開始する。プリチャージされたビット線ＢＬと参照ビット線ＲＢＬとの電圧は等しいため、オペアンプＢＡＭＰから出力される制御信号ＲＥＧＢは、平衡電圧まで下降する（図２２（ｅ）、（ｆ））。

次に、ワード線ＷＬおよび参照ワード線ＲＢＷＬがハイレベルに設定され、転送トランジスタＴ１、ＴＢがオンし、抵抗素子Ｒ１および参照抵抗素子ＲＲＢに電流が流れ始める（図２２（ｇ）、（ｈ）、（ｉ））。図４と同様に、オペアンプＢＡＭＰは、電流により変化するビット線ＢＬの電圧と参照ビット線ＲＢＬの電圧の差を小さくする制御電圧ＲＥＧＢを生成する（図２２（ｊ）、（ｋ））。

そして、図２２の左側の枠内に破線で示すように、抵抗素子Ｒ１の電流ＩＲ１は、参照ビット線ＲＢＬに接続された参照抵抗素子ＲＲＢの数ｎに応じて流れる電流ＩＲＲＢと等しくなるまで増加する。これにより、参照ビット線ＲＢＬに接続された、抵抗値が固定の参照抵抗素子ＲＲＢの数ｎに応じた論理値を抵抗素子Ｒ１に設定する場合に、設定後の抵抗素子Ｒ１の抵抗値のばらつきを最小限にすることができる。したがって、読み出し動作においてワード線ＷＬに読み出し電圧ＶＲＥＡＤに設定し、抵抗素子Ｒ１から多値データを読み出す場合に、読み出しマージンの減少を抑制することができる。

なお、電圧制御部ＶＣＮＴ１が、３つの参照抵抗素子ＲＲＢの代わりに、並列に接続された３つのトランジスタＰＢ２を有する場合、数ｎは、電流を流すトランジスタＰＢ２の数を示してもよい。ただし、この場合は、数ｎが大きいほど抵抗素子Ｒ１に設定される電流は小さくなる。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、抵抗素子Ｒ１への多値データを書き込む多値セット書き込み動作時に、抵抗素子Ｒ１の抵抗値のばらつきを最小限にすることができる。この結果、抵抗素子Ｒ１から多値データを読み出す場合に、読み出しマージンの減少を抑制することができる。

図２３は、別の実施形態における抵抗変化メモリの一例を示す。上述した実施形態と同様の要素については、同じ符号を付し、詳細な説明は省略する。図２３に示す抵抗変化メモリ１１８は、各抵抗素子Ｒ１に４値（２ビット）を記憶する多値メモリである。例えば、抵抗変化メモリ１１８は、図２１に示した多値セット書き込み動作を制御する回路を有し、メモリセルＭＣに多値データを書き込む。

抵抗変化メモリ１１８は、ソースがソース線ＳＬに接続されたプリチャージトランジスタＰＰＳと、ソースが参照ソース線ＲＲＬに接続されたプリチャージトランジスタＰＰＳとを有する。ソース線ＳＬおよび参照ソース線ＲＲＬにそれぞれ接続されたプリチャージトランジスタＰＰＳは、ゲートでプリチャージ信号ＰＲＣＳを受け、ドレインでプリチャージ電圧ＶＰＲＣを受ける。

また、抵抗変化メモリ１１８は、図１２に示したラッチＬＴの代わりに、抵抗素子Ｒ１が保持する論理値"００"、"０１"、"１０"、"１１"の判定に使用される３つのセンスアンプＳＡを有する。各センスアンプＳＡは、読み出し動作時に、参照電圧ＶＲＥＦ（ＶＲＥＦ０、ＶＲＥＦ１またはＶＲＥＦ２）とソース線ＳＬに生成された電圧とを比較し、データ信号ＤＡＴＡ（ＤＡＴＡ０、ＤＡＴＡ１またはＤＡＴＡ２）を生成する。そして、抵抗変化メモリ１１８の図示しないデータ判定回路は、３つのデータ信号ＤＡＴＡ０－ＤＡＴＡ２の論理値に応じて、メモリセルＭＣに保持されているデータの論理値を判定し、判定結果に応じたデータ信号ＤＡＴＡ（図２４）を出力する。

図２４は、図２３の抵抗変化メモリ１１８の読み出し動作の一例を示す。すなわち、図２４は、抵抗変化メモリ１１８の制御方法の一例を示す。図１３と同様の動作については、詳細な説明は省略する。

まず、プリチャージ信号ＰＲＣＳが、制御信号ＶＳＳＢＬのロウレベルへの変化とともに一時的にハイレベルに変化する（図２４（ａ））。プリチャージ信号ＰＲＣＳにより、ソース線ＳＬおよび参照ソース線ＲＲＬがプリチャージされる（図２４（ｂ））。この後、アンプイネーブル信号ＲＡＭＰＥＮがハイレベルに設定される（図２４（ｃ））。

アンプイネーブル信号ＲＡＭＰＥＮのハイレベルにより、オペアンプＲＡＭＰが動作を開始する。プリチャージされたソース線ＳＬと参照ソース線ＲＲＬとの電圧は等しいため、オペアンプＲＡＭＰから出力される制御信号ＲＥＧＲは、平衡電圧まで下降する（図２４（ｄ））。

次に、ワード線ＷＬおよび参照ワード線ＲＲＷＬがハイレベルに設定され、転送トランジスタＴ１、ＴＲがオンする（図２４（ｅ））。転送トランジスタＴ１、ＴＲのオンにより、抵抗素子Ｒ１および参照抵抗素子ＲＲＲに電流が流れ、オペアンプＲＡＭＰは、電流により変化するソース線ＳＬの電圧と参照ソース線ＲＲＬの電圧との差を小さくする制御電圧ＲＥＧＲを生成する。これにより、ソース線ＳＬの電圧と参照ソース線ＲＲＬの電圧は、メモリセルＭＣに保持された論理値に対応する電圧に変化する（図２４（ｆ））。

次に、センスアンプイネーブル信号ＳＡＥＮが活性化される（図２４（ｇ））。３つのセンスアンプＳＡは、センスアンプイネーブル信号ＳＡＥＮの活性化中に動作し、ソース線ＳＬの電圧と各参照電圧ＶＲＥＦ０－ＶＲＥＦ２とを比較する。そして、各センスアンプＳＡは、比較結果に応じた論理のデータ信号ＤＡＴＡ０－ＤＡＴＡ２（図示せず）を出力する。この後、データ判定回路は、各センスアンプＳＡからのデータ信号ＤＡＴＡ０－ＤＡＴＡ２に基づいて、２ビットのデータ信号ＤＡＴＡ［１：０］を出力する（図２４（ｈ））。

図２４の左側の枠内は、読み出し動作時にソース線ＳＬに生成される電圧と、参照電圧ＶＲＥＦ０－ＶＲＥＦ２との例を示す。参照電圧ＶＲＥＦ０は、抵抗素子Ｒ１が論理値"００"（リセット状態）を保持する場合にソース線ＳＬに生成される電圧Ｖ０と、抵抗素子Ｒ１が論理値"０１"（第１セット状態）を保持する場合にソース線ＳＬに生成される電圧Ｖ１との間に設定される。参照電圧ＶＲＥＦ１は、第１セット状態での電圧Ｖ１と、抵抗素子Ｒ１が論理値"１０"（第２セット状態）を保持する場合にソース線ＳＬに生成される電圧Ｖ２との間に設定される。参照電圧ＶＲＥＦ２は、第２セット状態での電圧Ｖ２と、抵抗素子Ｒ１が論理値"１１"（第３セット状態）を保持する場合にソース線ＳＬに生成される電圧Ｖ３との間に設定される。

図２５は、図２３のセンスアンプＳＡ（ＳＡ０、ＳＡ１、ＳＡ２）の一例を示す回路図である。センスアンプＳＡは、互いに同じ回路であるため、センスアンプＳＡ０が説明される。センスアンプＳＡ０は、相補のセンスアンプイネーブル信号ＳＡＥＮ、ＳＡＥＮＢの活性化時にソース線ＳＬの電圧と参照電圧ＶＲＥＦ０との差に応じた論理をラッチし、ラッチした論理をデータ信号ＤＡＴＡ０として出力するラッチＬＴを有する。

ソース線ＳＬとラッチＬＴとは、スイッチ制御信号ＳＷをゲートで受ける転送トランジスタＴＴ１を介して接続される。参照電圧線ＶＲＥＦ０とラッチＬＴとは、スイッチ制御信号ＳＷをゲートで受ける転送トランジスタＴＴ２を介して接続される。例えば、スイッチ制御信号ＳＷは、アンプイネーブル信号ＲＡＭＰＥＮがハイレベルに設定された後、センスアンプイネーブル信号ＳＡＥＮがハイレベルに設定される前にハイレベルに設定される。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、抵抗素子Ｒ１に書き込まれた多値データを読み出す場合に、電圧制御部ＶＣＮＴ３によりソース線ＳＬに読み出し電圧を生成することで、読み出しマージンの減少を抑制することができる。

図２６は、別の実施形態における抵抗変化メモリの一例を示す。図２６に示す抵抗変化メモリ１２０は、クロスポイント型抵抗変化メモリである。抵抗変化メモリ１２０は、マトリックス状に配置された複数の抵抗素子Ｒを含むメモリセルアレイＡＲＹを有する。抵抗素子Ｒは、ワード線ＷＬとビット線ＢＬとの交差部に配置され、一端がワード線ＷＬ（ＷＬ０－ＷＬ３）に接続され、他端がビット線ＢＬ（ＢＬ０－ＢＬ３）に接続される。抵抗素子Ｒの末尾に付した２桁の数値は、抵抗素子Ｒに接続されるワード線ＷＬの番号とビット線ＢＬの番号とを示す。

ビット線ＢＬ０に接続された回路である書き込み制御回路は、ビット線ＢＬ０に接続されるセット対象の抵抗素子Ｒのセット書き込み動作と、ビット線ＢＬ０に接続されるリセット対象の抵抗素子Ｒ１の書き込み動作とに使用される。図示を省略するが、ビット線ＢＬ１－ＢＬ３にも同じ回路が接続される。図２６は、抵抗素子Ｒ００、Ｒ０１にセット書き込み動作を実行する場合の概要を示している。

クロスポイント型抵抗変化メモリでは、ワード線ＷＬがフローティング状態になると、スニーク電流によりビット線ＢＬ０－ＢＬ３が同じ電圧になる。これを抑止するため、ワード線ＷＬ０は、接地電圧ＶＳＳに設定され、ワード線ＷＬ１－ＷＬ３は、制御信号ＳＥＴＥＮの生成期間に非選択ＷＬバイアスＶＷＬＵに設定される。ビット線ＢＬ２、ＢＬ３は、制御信号ＳＥＴＥＮの生成期間に非選択ＢＬバイアスＶＢＬＵに設定される。制御信号ＳＥＴＥＮは、セット書き込み動作時に活性化される。

クロスポイント型抵抗変化メモリでは、セット書き込み動作およびリセット書き込み動作において、セット書き込み対象以外の抵抗素子Ｒ１への電流の回り込みによる抵抗値の変化を抑止する制御が実行される。例えば、非選択ＷＬバイアスＶＷＬＵおよび非選択ＢＬバイアスＶＢＬＵは、セット書き込み動作時のビット線ＢＬの電圧の最大値の２分の１から３分の１程度に設定される。

セット書き込み制御回路は、セット電圧線ＶＳＥＴと接地線ＶＳＳとの間に直列に接続されるトランジスタＰＭ１、Ｓ０Ｂおよび参照抵抗素子ＲＲを有する。セット書き込み制御回路は、セット電圧線ＶＳＥＴとビット線ＢＬ０との間に直列に接続されるトランジスタＰＭ２、Ｓ０Ａを有する。トランジスタＰＭ１、Ｓ０Ｂは、ビット線ＢＬ０Ｂを介して接続され、トランジスタＰＭ２、Ｓ０Ａは、ビット線ＢＬ０Ａを介して接続される。トランジスタＳ０Ｂ、Ｓ０Ａは、ゲートでハイレベルの選択信号ＳＥＬ０を受けている期間にオンする。セット書き込み制御回路は、第１電圧制御部の一例である。

ビット線ＢＬ０Ｂ、ＢＬ０Ａは、プリチャージ信号ＰＲＣのハイレベル期間にビット線ＢＬ０Ｂ、ＢＬ０Ａを非選択ＢＬバイアスＶＢＬＵに設定するプリチャージ回路ＰＲＥに接続される。アンプイネーブル信号ＡＭＰＥＮを受けるオペアンプＡＭＰと、オペアンプＡＭＰから出力される制御信号ＲＥＧをゲートで受けるトランジスタＰＭ１、ＰＭ２とは、図１の電圧制御部ＶＣＮＴ１と同じ回路構成であり、電圧制御部ＶＣＮＴ１と同様に動作する。

図２７は、図２６の抵抗変化メモリ１２０のセット書き込み動作の一例を示す。図２７（１）は、セット書き込み対象でない非選択の抵抗素子Ｒ１に流れる電流の総和と同じ電流を流す参照抵抗素子ＲＲ２の抵抗値を、ビット線ＢＬ毎に設定する設定回路の例を示す。すなわち、参照抵抗素子ＲＲ２の抵抗値は、非選択の抵抗素子Ｒ１の合成抵抗値に対応する。

設定回路は、オペアンプＲＥＦＡＭＰと、調整用電圧線ＶＴＥＳＴおよびオペアンプＲＥＦＡＭＰの差動入力の間にそれぞれ配置された抵抗素子とを有する。図２７の参照抵抗素子ＲＲ２は、第４参照抵抗素子の一例である。図２７の設定回路は、第１抵抗値設定部の一例である。図２７のオペアンプＲＥＦＡＭＰは、第４電圧比較部の一例である。

参照抵抗素子ＲＲ２は、制御信号ＶＣＴＲＬに応じて抵抗値が変化する可変抵抗素子として機能する。セット書き込み対象でない非選択の抵抗素子Ｒ１に流れる電流の総和は、非選択の抵抗素子Ｒ１の書き込み状態によって異なる。このため、設定回路による参照抵抗素子ＲＲ２の抵抗値の設定動作は、各セット書き込み動作の最初に実行される。以下では、セット書き込み対象の抵抗素子Ｒ１が、ワード線ＷＬ０とビット線ＢＬ０との間に接続されているとする。

設定動作では、ワード線ＷＬ０が調整用電圧ＶＴＥＳＴに設定され、セット書き込み対象の抵抗素子Ｒ１に電流が流れないようにする。そして、調整用電圧線ＶＴＥＳＴと、非選択の抵抗素子Ｒ１に接続されたワード線ＷＬ（この例では、ＷＬ１－ＷＬ３＝ＶＳＳ）との間に流れる電流と同じ電流が流れるように参照抵抗素子ＲＲ２の抵抗値が決定される。抵抗値は、参照オペアンプＲＥＦＡＭＰが出力する制御信号ＶＣＴＲＬにより決定される。

参照オペアンプＲＥＦＡＭＰは、参照抵抗素子ＲＲ２のハイ電圧線ＶＴＥＳＴ側の電圧と、ビット線ＢＬ０の電圧とを差動入力で受ける。そして、参照オペアンプＲＥＦＡＭＰは、差動入力で受ける電圧を等しくする制御信号ＶＣＴＲＬを出力する。なお、差動入力に電圧を発生させるために、参照オペアンプＲＥＦＡＭＰの差動入力は、抵抗素子を介して調整用電圧線ＶＴＥＳＴにそれぞれ接続される。例えば、調整用電圧線ＶＴＥＳＴは、図２に示した読み出し電圧ＶＲＥＡＤと同様の電圧値に設定される。

図２７（２）は、セット書き込み動作時の回路の状態を示す。セット書き込み動作時に、参照抵抗素子ＲＲ２は、上述した設定動作により設定された抵抗値に維持される。参照抵抗素子ＲＲ２には、非選択の抵抗素子Ｒ１とともに非選択ＷＬバイアスＶＷＬＵが供給される。このため、セット書き込み動作において、非選択の抵抗素子Ｒ１に流れる電流を、参照抵抗素子ＲＲ２に流れる電流によりキャンセルすることができる。これにより、セット書き込み動作において、非選択の抵抗素子Ｒ１に流れる電流の影響を受けることなく、抵抗素子ＲＲを所望の抵抗値（低抵抗状態）に設定することができる。

図２７（３）は、参照抵抗素子ＲＲ２の回路例を示す。参照抵抗素子ＲＲ２は、トランジスタＮＭ１１、ＮＭ１２、ＮＭ１３および抵抗素子ＲＲａ、ＲＲｂを有する。トランジスタＮＭ１１は、ドレインが電源線ＶＤＤに接続され、ゲートが入力ＩＮ（すなわち、ビット線ＢＬ０Ｂ）に接続され、ソースが抵抗素子ＲＲａ、ＲＲｂの一端に接続される。抵抗素子ＲＲａの他端は接地線ＶＳＳに接続される。抵抗素子ＲＲｂの他端は、トランジスタＮＭ１２のドレインとトランジスタＮＭ１３のゲートとに接続される。トランジスタＮＭ１２、ＮＭ１３のソースは、接地線ＶＳＳに接続される。トランジスタＮＭ１３のドレインは入力ＩＮに接続される。

トランジスタＮＭ１１および抵抗素子ＲＲａは、ソースフォロワとして機能し、入力ＩＮの電圧に応じた電圧を抵抗素子ＲＲｂの他端を介してトランジスタＮＭ１３のゲートに与える。これにより、トランジスタＮＭ１３は、ダイオード接続される。トランジスタＮＭ１２は、制御電圧ＶＣＴＲＬが高いほど、トランジスタＮＭ１３のゲート電圧を低下させる。これにより、ダイオード接続されたトランジスタＮＭ１３のＩ－Ｖ特性を、制御電圧ＶＣＴＲＬにより連続的に変化させることができ、参照抵抗素子ＲＲ２を可変抵抗素子として動作させることができる。

図２８は、図２６の抵抗変化メモリ１２０のセット書き込み動作の一例を示す。すなわち、図２８は、抵抗変化メモリ１２０の制御方法の一例を示す。図４と同様の動作については、詳細な説明は省略する。図２８に示すセット書き込み動作では、ワード線ＷＬ０とビット線ＢＬ０、ＢＬ１との間にそれぞれ接続された抵抗素子Ｒ００、Ｒ０１が低抵抗状態に設定される。なお、図２８に示すセット書き込み動作の直前に実行される設定動作（図２７）により、セット書き込み動作用の参照抵抗素子ＲＲは非選択の抵抗素子Ｒによる並列抵抗の抵抗値に設定される。そして、設定動作により決定されたセット書き込み動作用の制御信号ＶＣＴＲＬの電圧は、セット書き込み動作中に維持される。以下では、ビット線ＢＬ０に接続される抵抗素子Ｒ１のセット書き込み動作について説明される。

図２８では、セット書き込み動作の開始時に、制御信号ＳＥＴＥＮと選択信号ＳＥＬ０、ＳＥＬ１とがハイレベルに設定され、プリチャージ信号ＰＲＣが一時的にハイレベルに設定される（図２８（ａ））。ハイレベルの制御信号ＳＥＴＥＮにより、セット書き込み動作に関係しないワード線ＷＬ１－ＷＬ３は、非選択ＷＬバイアスＶＷＬＵに設定される（図２８（ｂ））。また、セット書き込み動作に関係しないビット線ＢＬ２、ＢＬ３は、非選択ＢＬバイアスＶＢＬＵに設定される（図２８（ｃ））。

ハイレベルのプリチャージ信号ＰＲＣにより、ビット線ＢＬ０Ａ、ＢＬ０Ｂは、非選択ＢＬバイアスＶＢＬＵに設定され、ビット線ＢＬ０Ａの電圧変化に追従してビット線ＢＬ０の電圧が上昇する（図２８（ｄ））。そして、プリチャージ回路ＰＲＥからビット線ＢＬ０Ａ、ＢＬ０Ｂを介してセット書き込み対象の抵抗素子Ｒ１と参照抵抗素子ＲＲとに電流が流れる（図２８（ｅ））。

この後、アンプイネーブル信号ＡＭＰＥＮがハイレベルに設定され、オペアンプＡＭＰが動作を開始する（図２８（ｆ））。ただし、プリチャージ信号ＰＲＣがハイレベルの期間、ビット線ＢＬ０Ａ、ＢＬ０Ｂは、非選択ＢＬバイアスＶＢＬＵに維持される。この後、プリチャージ信号ＰＲＣは、ロウレベルに設定される。これにより、プリチャージ回路ＰＲＥからビット線ＢＬ０Ｂ、ＢＬ０Ａへの電流が停止され、抵抗素子Ｒ１および参照抵抗素子ＲＲの抵抗値に応じてビット線ＢＬ０Ａ、ＢＬ０Ｂに電流ＩＢＬ０Ａ、ＩＢＬ０Ｂが流れる（図２８（ｇ））。

オペアンプＡＭＰは、電流ＩＢＬ０Ａ、ＩＢＬ０Ｂに応じて変化するビット線ＢＬ０Ｂ、ＢＬ０Ａの電圧が同じになるように、トランジスタＰＭ１、ＰＭ２のゲート電圧を制御する（図２８（ｈ））。その後の動作は、図４と同様である。そして、セット書き込み対象の抵抗素子Ｒ１が高抵抗状態から低抵抗状態に変化する。

図２９は、図２６の抵抗変化メモリ１２０のリセット書き込み動作時の状態の一例を示す。図２６と同様の要素については同じ符号を付し、詳細な説明は省略する。リセット書き込み動作に使用する回路は、トランジスタＰＭ１、ＰＭ２の代わりにトランジスタＮＭ１、ＮＭ２が配置されることを除き、図２６のセット動作に使用する回路と同様である。トランジスタＮＭ１、ＮＭ２のソースは、接地線ＶＳＳに接続され、トランジスタＮＭ１、ＮＭ２のドレインは、オペアンプＡＭＰの負側入力と正側入力と負側入力とにそれぞれ接続される。トランジスタＮＭ１、ＮＭ２のゲートは、オペアンプＡＭＰの出力（制御信号ＲＥＧ）を受ける。参照抵抗素子ＲＲは、リセット電圧線ＶＲＥＳＥＴに接続される。リセット電圧線ＶＲＥＳＥＴの電圧は、電源電圧ＶＤＤよりわずかに低い（例えば、トランジスタのしきい値電圧だけ低い）。

図２９に示すリセット書き込み制御回路は、ビット線ＢＬ０に接続される抵抗素子Ｒを低抵抗状態から高低抵抗状態に変化させるリセット書き込み動作で使用される。リセット書き込み制御回路は、第２電圧制御部の一例である。図２９は、抵抗素子Ｒ００、Ｒ０１にリセット書き込み動作を実行する場合の概要を示している。この場合、ワード線ＷＬ０は、リセット電圧ＶＲＥＳＥＴに設定され、ワード線ＷＬ１－ＷＬ３は、制御信号ＳＥＴＥＮの生成期間に非選択ＷＬバイアスＶＷＬＵに設定される。ビット線ＢＬ２、ＢＬ３は、制御信号ＳＥＴＥＮの生成期間に非選択ＢＬバイアスＶＢＬＵに設定される。制御信号ＳＥＴＥＮは、リセット書き込み動作時に活性化される。

図３０は、図２６の抵抗変化メモリ１２０のリセット書き込み動作の一例を示す。図２７と同様の動作については、詳細な説明は省略する。なお、図３０および以降の図面において、信号線の末端に示す三角印は、接地線ＶＳＳを示す。

図３０（１）は、リセット書き込み対象でない非選択の抵抗素子Ｒ１に流れる電流の総和と同じ電流を流す参照抵抗素子ＲＲ２の抵抗値を、ビット線ＢＬ毎に設定する設定回路の例を示す。設定回路は、オペアンプＲＥＦＡＭＰと、接地線ＶＳＳおよびオペアンプＲＥＦＡＭＰの差動入力の間にそれぞれ配置された抵抗素子とを有する。図３０の参照抵抗素子ＲＲ２は、第５参照抵抗素子の一例である。図３０の設定回路は、第２抵抗値設定部の一例である。図３０のオペアンプＲＥＦＡＭＰは、第５電圧比較部の一例である。図３０の設定回路は、参照抵抗素子ＲＲ２に接続される接地線ＶＳＳと調整用電圧線ＶＴＥＳＴとの接続が逆になること、および、参照オペアンプＲＥＦＡＭＰの差動入力が逆になることを除き、図２７（１）に示した設定回路と同様である。

そして、設定回路により、図２７と同様に、参照抵抗素子ＲＲ２に流れる電流と、非選択の抵抗素子Ｒ１に接続されたワード線ＷＬ（この例では、ＷＬ１－ＷＬ３＝ＶＳＳ）に流れる電流が同じになるように参照抵抗素子ＲＲ２の抵抗値が決定される。なお、図２７に示したセット書き込み動作用の設定回路と、図３０に示すリセット書き込み動作用の設定回路とは、各ビット線ＢＬ０－ＢＬ３に並列に接続される。

図３０（２）は、リセット書き込み動作時の回路の状態を示す。図３０（２）は、各回路要素に設定される電圧がリセット書き込み動作用に設定されることを除き、図２７（２）の回路と同様である。なお、リセット書き込み動作用の参照抵抗素子ＲＲ２は、図３０（１）の設定回路により設定された抵抗値に維持される。参照抵抗素子ＲＲ２は、非選択の抵抗素子Ｒ１とともに非選択ＷＬバイアスＶＷＬＵに設定される。このため、リセット書き込み動作において、非選択の抵抗素子Ｒ１に流れる電流を、参照抵抗素子ＲＲ２に流れる電流によりキャンセルすることができる。これにより、セット書き込み動作において、非選択の抵抗素子Ｒ１に流れる電流の影響を受けることなく、抵抗素子ＲＲを所望の抵抗値（低抵抗状態）に設定することができる。

図３１は、図２６の抵抗変化メモリ１２０のリセット書き込み動作の一例を示す。すなわち、図３１は、抵抗変化メモリ１２０の制御方法の一例を示す。図２８と同様の動作については、詳細な説明は省略する。図３１に示すリセット書き込み動作では、ワード線ＷＬ０とビット線ＢＬ０、ＢＬ１との間にそれぞれ接続された抵抗素子Ｒ００、Ｒ０１が高抵抗状態に設定される。なお、図３１に示すリセット書き込み動作の直前に実行される設定動作（図３０）により、リセット書き込み動作用の参照抵抗素子ＲＲは、非選択の抵抗素子Ｒによる並列抵抗の抵抗値に設定される。そして、設定動作により決定されたリセット書き込み動作用の制御信号ＶＣＴＲＬの電圧は、リセット書き込み動作中に維持される。以下では、ビット線ＢＬ０に接続される抵抗素子Ｒ１のリセット書き込み動作について説明される。

図２８と同様に、リセット書き込み動作の開始時に、制御信号ＳＥＴＥＮと選択信号ＳＥＬ０、ＳＥＬ１とがハイレベルに設定され、プリチャージ信号ＰＲＣが一時的にハイレベルに設定される（図３１（ａ））。ハイレベルの制御信号ＳＥＴＥＮにより、リセット書き込み動作に関係しないワード線ＷＬ１－ＷＬ３およびビット線ＢＬ２、ＢＬ３は、非選択ＷＬバイアスＶＷＬＵおよび非選択ＢＬバイアスＶＢＬＵにそれぞれ設定される（図３１（ｂ）、（ｃ））。

ハイレベルのプリチャージ信号ＰＲＣにより、ビット線ＢＬ０Ａ、ＢＬ０Ｂは、非選択ＢＬバイアスＶＢＬＵに設定され、ビット線ＢＬ０Ａの電圧変化に追従してビット線ＢＬ０の電圧が上昇する（図３１（ｄ））。そして、プリチャージ回路ＰＲＥからビット線ＢＬ０Ａ、ＢＬ０Ｂを介してセット書き込み対象の抵抗素子Ｒ１と参照抵抗素子ＲＲとに電流が流れる（図３１（ｅ））。

この後、アンプイネーブル信号ＡＭＰＥＮがハイレベルに設定され、オペアンプＡＭＰが動作を開始する（図３１（ｆ））。プリチャージ信号ＰＲＣがロウレベルになると、プリチャージ回路ＰＲＥからビット線ＢＬ０Ｂ、ＢＬ０Ａへの電流が停止される。これにより、抵抗素子Ｒ１および参照抵抗素子ＲＲの抵抗値に応じてビット線ＢＬ０Ａ、ＢＬ０Ｂに電流ＩＢＬ０Ａ、ＩＢＬ０Ｂが流れる（図３１（ｇ））。

オペアンプＡＭＰは、電流ＩＢＬ０Ａ、ＩＢＬ０Ｂに応じて変化するビット線ＢＬ０Ｂ、ＢＬ０Ａの電圧が同じになるように、トランジスタＰＭ１、ＰＭ２のゲート電圧を制御する（図３１（ｈ））。そして、リセット書き込み対象の抵抗素子Ｒ１が低抵抗状態から高抵抗状態に変化する。

図３２は、図２６の抵抗変化メモリ１２０の読み出し動作の一例を示す。すなわち、図３２は、抵抗変化メモリ１２０の制御方法の一例を示す。例えば、抵抗変化メモリ１２０は、ビット線ＢＬ毎に読み出し制御回路を有する。図３２では、ビット線ＢＬ０に接続された読み出し制御回路のみが示される。他のビット線ＢＬに接続される読み出し制御回路も、図３２の読み出し制御回路と同様の構成である。

読み出し制御回路は、電流積分回路、スイッチＳＷ１、ＳＷ２、ＳＷ３、容量素子ＣＲ１、ＣＲ２およびセンスアンプＳＡを有する。電流積分回路は、正側入力で読み出し電圧Ｖｒｅａｄを受け、出力と負側入力とが容量素子Ｃを介して接続され、負側入力がビット線ＢＬ０に接続されたオペアンプを有する。スイッチＳＷ３は、電流積分回路のオペアンプの出力とビット線ＢＬ０との間に配置され、容量素子Ｃの両端を接続する。スイッチＳＷ１は、第１スイッチの一例であり、スイッチＳＷ２は、第２スイッチの一例である。

容量素子ＣＲ１およびスイッチＳＷ１は、読み出し電圧線Ｖｒｅａｄと電流積分回路のオペアンプの出力との間に直列に配置される。容量素子ＣＲ２およびスイッチＳＷ２は、読み出し電圧線Ｖｒｅａｄと電流積分回路のオペアンプの出力との間に直列に配置される。センスアンプＳＡの差動入力は、容量素子ＣＲ１およびスイッチＳＷ１の接続ノードＣＮ１と、容量素子ＣＲ２およびスイッチＳＷ２の接続ノードＣＮ２とにそれぞれ接続される。

抵抗変化メモリ１２０は、図２６に示したメモリセルアレイＡＲＹ内に、参照ワード線ＷＬＲと各ビット線ＢＬとの間を接続する読み出し参照抵抗素子ＲＲＥＦとを有する。なお、参照ワード線ＷＬＲとワード線ＷＬ０とに接続されるスイッチＳＷ１、ＳＷ２は、参照ワード線ＷＬＲとワード線ＷＬ０の電圧値の設定を説明のために付加される。

読み出し動作では、参照ワード線ＷＬＲおよび読み出し対象の抵抗素子Ｒ０に接続されたワード線ＷＬ０は、読み出し電圧Ｖｒｅａｄまたは接地電圧ＶＳＳに設定される。読み出し対象以外の抵抗素子Ｒ１に接続されたワード線ＷＬ１－ＷＬ３は、読み出し電圧Ｖｒｅａｄに設定される。

図３２の右側に、読み出し動作時の波形が示される。例えば、読み出し動作では、ワード線ＷＬ０とビット線ＢＬ０との間を接続する抵抗素子Ｒ０に保持されたデータが読み出される。まず、スイッチＳＷ１を制御するスイッチ制御信号ＳＣＮＴ１がハイレベルに設定され、スイッチＳＷ３を制御するスイッチ制御信号ＳＣＮＴ３が一時的にハイレベルに設定される。これにより、スイッチＳＷ１、ＳＷ３がオン（閉状態）になる。

スイッチＳＷ１のオンにより、電流積分回路のオペアンプの出力が、ビット線ＢＬ０、読み出し参照抵抗素子ＲＲＥＦおよび参照ワード線ＷＬＲを介して接地線ＶＳＳに接続される。スイッチＳＷ３がオフ（開状態）になると、オペアンプは、参照抵抗素子ＲＲＥＦから接地線ＶＳＳに流れる電流により低下するビット線ＢＬ０の電圧を負側入力で受け、ビット線ＢＬ０の電圧を読み出し電圧Ｖｒｅａｄまで上昇させる。これにより、容量素子Ｃには、参照抵抗素子ＲＲＥＦに流れた電流に対応する電荷が蓄積される。そして、容量素子Ｃに蓄積された電荷が容量素子ＣＲ１に分配されることで、接続ノードＣＮ１の電圧が、参照抵抗素子ＲＲＥＦに流れる電流に比例して上昇する。

スイッチ制御信号ＳＣＮＴ１がロウレベルに設定された後、スイッチＳＷ２を制御するスイッチ制御信号ＳＣＮＴ２がハイレベルに設定され、スイッチ制御信号ＳＣＮＴ３が一時的にハイレベルに設定される。これにより、スイッチＳＷ２、ＳＷ３がオン（閉状態）になる。

スイッチＳＷ２のオンにより、電流積分回路のオペアンプの出力が、ビット線ＢＬ０、抵抗素子Ｒ０およびワード線ＷＬ０を介して接地線ＶＳＳに接続される。スイッチＳＷ３がオフ（開状態）になると、オペアンプは、抵抗素子Ｒ０から接地線ＶＳＳに流れる電流により低下するビット線ＢＬ０の電圧を負側入力で受け、ビット線ＢＬ０の電圧を読み出し電圧Ｖｒｅａｄまで上昇させる。スイッチＳＷ１のオン期間は、第１期間の一例であり、スイッチＳＷ２のオン期間は、第２期間の一例である。なお、スイッチＳＷ１のオン期間とスイッチＳＷ２のオン期間の順序は、逆にされてもよい。

これにより、容量素子Ｃには、参照抵抗素子ＲＲＥＦに流れた電流に対応する電荷が蓄積される。そして、容量素子Ｃに蓄積された電荷が容量素子ＣＲ２に分配されることで、接続ノードＣＮ２の電圧が、抵抗素子Ｒ０に流れる電流に比例して上昇する。この際、接続ノードＣＮ２の電圧は、抵抗素子Ｒ０が低抵抗状態の場合、相対的に高くなり、抵抗素子Ｒ０が高抵抗状態の場合、相対的に低くなる。また、接続ノードＣＮ１の電圧は、低抵抗状態時の接続ノードＣＮ２の電圧と、高抵抗状態時の接続ノードＣＮ２の電圧との中間になる。

スイッチ制御信号ＳＣＮＴ２がロウレベルに設定された後、センスアンプイネーブル信号ＳＡＥＮがハイレベルに設定され、センスアンプＳＡが動作を開始する。センスアンプＳＡは、接続ノードＣＮ１、ＣＮ２の電圧を差動増幅することで、抵抗素子Ｒ０に保持されている論理値を出力データ信号ＤＡＴＡＯＵＴとして出力する。そして、読み出し動作が完了される。

図３２に示す読み出し動作では、電流積分回路をビット線ＢＬ０に接続することにより、参照抵抗素子ＲＲＥＦおよび抵抗素子Ｒ０に電流が流れても、ビット線ＢＬ０の電圧を読み出し電圧線Ｖｒｅａｄに維持することができる。したがって、読み出し動作において、読み出し対象以外の抵抗素子Ｒ１に電流が流れることを抑止することができ、読み出し対象以外の抵抗素子Ｒ１の抵抗値が変動することを抑止することができる。この結果、メモリセル（抵抗素子Ｒ）のデータ保持特性の劣化を抑止することができ、抵抗変化メモリ１２０の信頼性を向上することができる。

図３３は、図２６の抵抗変化メモリ１２０の読み出し動作の別の例を示す。すなわち、図３３は、抵抗変化メモリ１２０の制御方法の一例を示す。図３２と同様の要素については、同じ符号を付し、詳細な説明は省略する。図３３では、各抵抗素子Ｒ（Ｒ０、Ｒ１）に多値データ（例えば、４値）が記憶される。
例えば、抵抗変化メモリ１２０は、ビット線ＢＬ毎に読み出し制御回路を有する。図３２では、ビット線ＢＬ０に接続された読み出し制御回路のみが示される。他のビット線ＢＬに接続される読み出し制御回路も、図３３の読み出し制御回路と同様の構成である。

図３３の読み出し制御回路は、図３２の読み出し制御回路にスイッチＳＷ４１、ＳＷ４２が追加される。また、図３３の抵抗変化メモリ１２０は、図３２の参照ワード線ＷＬＲおよび読み出し参照抵抗素子ＲＲＥＦは持たない。スイッチＳＷ４１は、スイッチＳＷ１、ＳＷ２を接続し、スイッチＳＷ４２は、接続ノードＣＮ１を読み出し電圧線Ｖｒｅａｄに接続する。スイッチＳＷ４１は、第３スイッチの一例である。なお、接続ノードＣＮ２から出力される出力電圧ＶＯＵＴは、図２５に示したセンスアンプＳＡ０－ＳＡ２と同様の回路に供給され、抵抗素子Ｒ０に保持されているデータの論理が判定される。

図３３の右側に、読み出し動作時の波形が示される。例えば、読み出し動作では、ワード線ＷＬ０とビット線ＢＬ０との間を接続する抵抗素子Ｒ０に保持されたデータが読み出される。スイッチ制御信号ＳＣＮＴ１－ＳＣＮＴ３の波形は、図３２と同様である。スイッチＳＷ４１、ＳＷ４２を制御するスイッチ制御信号ＳＣＮＴ４の波形は、図３２のセンスアンプイネーブル信号ＳＡＥＮの波形と同様である。なお、スイッチＳＷ１のオン期間とスイッチＳＷ２のオン期間の順序は、逆にされてもよい。

スイッチＳＷ１、ＳＷ３がオンされた後、スイッチＳＷ３がオフされると、読み出し対象の抵抗素子Ｒ０以外の抵抗素子Ｒ１に流れる電流に対応する電荷が容量素子Ｃに蓄積される。容量素子Ｃに蓄積された電荷は、容量素子ＣＲ１に分配される。次に、スイッチＳＷ２、ＳＷ３がオンされた後、スイッチＳＷ３がオフされると、読み出し対象の抵抗素子Ｒ０流れる電流に対応する電荷が容量素子Ｃに蓄積される。容量素子Ｃに蓄積された電荷は、容量素子ＣＲ２に分配される。

そして、スイッチ制御信号ＳＣＮＴ２がロウレベルに設定された後、スイッチ制御信号ＳＣＮＴ４がハイレベルに設定され、スイッチＳＷ４１、ＳＷ４２がオン（閉状態）になる。これにより、容量素子ＣＲ１、ＣＲ２が直列に接続され、容量素子ＣＲ１、ＣＲ２に蓄積された電荷が再分配される。すなわち、容量素子ＣＲ１、ＣＲ２に蓄積された電荷を引き算した結果が、出力電圧ＶＯＵＴとして生成される。すなわち、読み出し対象の抵抗素子Ｒ０に保持された多値データに応じた出力電圧ＶＯＵＴが生成される。出力電圧ＶＯＵＴは、抵抗素子Ｒ０が低抵抗状態の場合、相対的に高くなり、抵抗素子Ｒ０が高抵抗状態の場合、相対的に低くなる。スイッチＳＷ４１、ＳＷ４２のオン期間は、第３期間の一例である。

図３３に示す読み出し動作では、クロスポイント型の抵抗変化メモリ１２０のメモリセル（抵抗素子Ｒ）に多値データが保持される場合にも、スニーク電流の影響を抑制して、多値データを読み出すことができる。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、クロスポイント型の抵抗変化メモリ１２０において、スニーク電流の影響を抑制して、セット書き込み動作、リセット書き込み動作および読み出し動作を実行することができる。さらに、多値データを保持する抵抗素子Ｒからデータを読み出すことができる。

以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずである。したがって、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。

１０ 動作制御回路
２０ アドレスバッファ
３０ メモリコア
４０ ローデコーダ
５０ メモリセルアレイ
６０ センスアンプ部
７０ ライトアンプ部
８０ コラムデコーダ
９０ データ入出力回路
１００、１０２、１０４ 抵抗変化メモリ
１０６、１０８、１１０ 抵抗変化メモリ
１１２、１１４、１１６ 抵抗変化メモリ
１１７ 第１書き込み制御部
１１８、１２０ 抵抗変化メモリ
ＡＭＰ、ＢＡＭＰ オペアンプ
ＢＬ、ＢＬ０ ビット線
ＬＴ ラッチ
ＭＣ メモリセル
Ｎ１、Ｎ２ トランジスタ
Ｐ１、Ｐ２、Ｐ３ トランジスタ
ＰＢ１、ＰＢ２ トランジスタ
ＰＲ１、ＰＲ２ トランジスタ
ＰＲＥ プリチャージ回路
ＰＳ１、ＰＳ２ トランジスタ
Ｒ１ 抵抗素子
ＲＡＭＰ オペアンプ
ＲＢＷＬ、ＲＲＷＬ、ＲＳＷＬ 参照ワード線
ＲＥＦＡＭＰ 参照オペアンプ
ＲＲ、ＲＲ２、ＲＲＢ、ＲＲＲ、ＲＲＳ 参照抵抗素子
ＳＡ センスアンプ
ＳＡＭＰ オペアンプ
ＳＬ、ＳＬ０ ソース線
Ｔ１、ＴＢ、ＴＲ、ＴＳ 転送トランジスタ
ＶＢＬＵ 非選択ＢＬバイアス
ＶＣＮＴ１、ＶＣＮＴ２、ＶＣＮＴ３ 電圧制御部
ＶＣＮＴ４、ＶＣＮＴ５ 電圧制御部
ＶＧＥＮ 電圧生成部
Ｖｏｆｆｓｅｔ オフセット電圧
ＶＲＥＦ 参照電圧
ＶＴＥＳＴ 調整用電圧
ＶＷＬＵ 非選択ＷＬバイアス
ＷＡ ライトアンプ
ＷＬ ワード線

図１３は、図１２の抵抗変化メモリ１０８の読み出し動作の一例を示す。すなわち、図４は、抵抗変化メモリ１０８の制御方法の一例を示す。まず、抵抗変化メモリ１０８に搭載される図示しない動作制御回路は、制御信号ＶＳＳＳＬをロウレベルに設定し、アンプイネーブル信号ＲＡＭＰＥＮをハイレベルに設定する（図１３（ａ））。抵抗変化メモリ１０８に搭載される図示しないローデコーダは、読み出し対象のワード線ＷＬと参照ワード線ＲＲＷＬをハイレベルに設定する（図１３（ｂ））。

オペアンプＢＡＭＰ、ＳＡＭＰ、ＲＡＭＰは、それぞれディセーブル状態にあるときは増幅動作を停止し、ハイレベルの制御信号ＲＥＧＢ、ＲＥＧＳ、ＲＥＦＲをそれぞれ出力する。これにより、トランジスタＰＢ１、またはトランジスタＰＳ１、ＰＲ２をオフすることで、セット書き込み動作時、リセット書き込み動作時および読み出し動作時に、目的とする動作以外の動作が、目的の動作に影響することを抑止することができる。

さらに、この実施形態では、カレントミラー回路を含む電圧制御部ＶＣＮＴ４により、セット書き込み動作時に抵抗素子Ｒ１と参照抵抗素子ＲＲＢとに流す電流を制御する。これにより、図１のオペアンプＢＡＭＰ等によるフィードバック系を持たないため、ビット線ＢＬと参照ビット線ＲＢＬとに流れる電流の制御を図１の電圧制御部ＶＣＮＴ１に比べて高速かつ低消費に実行することができる。この結果、図１の抵抗変化メモリ１００に比べて、セット書き込み動作を高速に実行することができ、セット書き込み動作時の消費電流を少なくすることができる。

抵抗変化メモリ１１８は、ソースがソース線ＳＬに接続されたプリチャージトランジスタＰＲＳと、ソースが参照ソース線ＲＲＬに接続されたプリチャージトランジスタＰＲＳとを有する。ソース線ＳＬおよび参照ソース線ＲＲＬにそれぞれ接続されたプリチャージトランジスタＰＲＳは、ゲートでプリチャージ信号ＰＲＣＳを受け、ドレインでプリチャージ電圧ＶＰＲＣを受ける。

参照オペアンプＲＥＦＡＭＰは、参照抵抗素子ＲＲ２の調整用電圧ＶＴＥＳＴ側の電圧と、ビット線ＢＬ０の電圧とを差動入力で受ける。そして、参照オペアンプＲＥＦＡＭＰは、差動入力で受ける電圧を等しくする制御信号ＶＣＴＲＬを出力する。なお、差動入力に電圧を発生させるために、参照オペアンプＲＥＦＡＭＰの差動入力は、抵抗素子を介して調整用電圧線ＶＴＥＳＴにそれぞれ接続される。例えば、調整用電圧線ＶＴＥＳＴは、図２に示した読み出し電圧ＶＲＥＡＤと同様の電圧値に設定される。

ハイレベルのプリチャージ信号ＰＲＣにより、ビット線ＢＬ０Ａ、ＢＬ０Ｂは、非選択ＢＬバイアスＶＢＬＵに設定され、ビット線ＢＬ０Ａの電圧変化に追従してビット線ＢＬ０の電圧が上昇する（図３１（ｄ））。そして、プリチャージ回路ＰＲＥからビット線ＢＬ０Ａ、ＢＬ０Ｂを介してリセット書き込み対象の抵抗素子Ｒ１と参照抵抗素子ＲＲとに電流が流れる（図３１（ｅ））。

Claims (23)

1. 書き込み動作により抵抗値が変化する第１抵抗素子を含み、前記第１抵抗素子の抵抗値に応じてデータを記憶するメモリセルと、
   抵抗値が第１の値に設定された第１参照抵抗素子と、
   前記第１抵抗素子の抵抗値を前記第１の値より高い第２の値から前記第１の値に変化させる第１書き込み動作時に第１電圧に設定される第１電圧線と、前記第１抵抗素子の一端および前記第１参照抵抗素子一端との間に配置され、前記第１書き込み動作時に、前記第１抵抗素子と前記第１参照抵抗素子とに流れる電流の差が小さくなるように、前記第１電圧線から供給された前記第１電圧の値を調整し、調整した第１電圧を前記第１抵抗素子の一端と前記第１参照抵抗素子の一端とに供給する第１電圧制御部と、
   を有する抵抗変化メモリ。
2. 前記第１電圧制御部は、
   前記第１電圧線と前記第１抵抗素子の一端との間に配置され、第１制御信号に応じて抵抗値が変化する第１可変抵抗部と、
   前記第１電圧線と前記第１参照抵抗素子の一端との間に配置され、前記第１制御信号に応じて抵抗値が変化する第２可変抵抗部と、
   前記第１抵抗素子の一端の電圧と第１参照抵抗素子の一端の電圧とを比較し、前記第１抵抗素子の一端の電圧が第１参照抵抗素子の一端の電圧より高いほど、前記第１可変抵抗部および前記第２可変抵抗部の抵抗値を低下させる前記第１制御信号を出力する第１電圧比較部と、
   を有する請求項１に記載の抵抗変化メモリ。
3. 前記第１可変抵抗部は、ソースが前記第１電圧線に接続され、ドレインが前記第１抵抗素子の一端に接続され、ゲートで前記第１制御信号を受ける第１ｐチャネルＭＯＳトランジスタであり、
   前記第２可変抵抗部は、ソースが前記第１電圧線に接続され、ドレインが前記第１参照抵抗素子の一端に接続され、ゲートで前記第１制御信号を受ける第２ｐチャネルＭＯＳトランジスタであり、
   前記第１電圧比較部は、反転入力が前記第１抵抗素子の一端に接続され、非反転入力が第１参照抵抗素子の一端に接続され、前記第１抵抗素子の一端の電圧と第１参照抵抗素子の一端の電圧との差を増幅し、前記第１ｐチャネルＭＯＳトランジスタのソース、ドレイン間および第２ｐチャネルＭＯＳトランジスタのソース、ドレイン間の電流を帰還制御する前記第１制御信号を出力する第１オペアンプである
   請求項２に記載の抵抗変化メモリ。
4. 複数の前記第１参照抵抗素子と、
   前記第１書き込み動作において、複数の前記第１参照抵抗素子の少なくともいずれかの一端を前記第１電圧制御部に接続する第１書き込み制御部と、を有し、
   前記第１書き込み動作により設定される前記第１抵抗素子の抵抗値は、前記第１電圧制御部に接続される前記第１参照抵抗素子の数に応じて、複数の前記第１の値のいずれかに設定される
   請求項１ないし請求項３のいずれか１項に記載の抵抗変化メモリ。
5. 前記第２可変抵抗部は、複数の前記第２ｐチャネルＭＯＳトランジスタを有し、
   前記第１書き込み動作により設定される前記第１抵抗素子の抵抗値は、前記第１電圧線と前記第１参照抵抗素子との間に接続される前記第２ｐチャネルＭＯＳトランジスタの数に応じて、複数の前記第１の値のいずれかに設定される
   請求項３に記載の抵抗変化メモリ。
6. 前記第１抵抗素子の他端は、基準電圧に設定される基準電圧線に接続され、
   前記第１参照抵抗素子の他端は、前記基準電圧より高い電圧線に接続される
   請求項１ないし請求項５のいずれか１項に記載の抵抗変化メモリ。
7. 前記第１電圧制御部は、
   ソースが前記第１抵抗素子の一端に接続され、ゲートおよびドレインが互いに接続された第１ｎチャネルＭＯＳトランジスタと、
   ソースが前記第１参照抵抗素子の一端に接続され、ゲートが前記第１ｎチャネルＭＯＳトランジスタのゲートに接続された第２ｎチャネルＭＯＳトランジスタと、
   ドレインが前記第１ｎチャネルＭＯＳトランジスタのドレインに接続され、ソースが前記第１書き込み動作時に前記第１電圧に設定される前記第１電圧線に接続された第７ｐチャネルＭＯＳトランジスタと、
   ドレインおよびゲートが前記第２ｎチャネルＭＯＳトランジスタのドレインと前記第７ｐチャネルＭＯＳトランジスタのゲートとに接続され、ソースが前記第１書き込み動作時に前記第１電圧に設定される前記第１電圧線に接続された第８ｐチャネルＭＯＳトランジスタと、
   を有する請求項１に記載の抵抗変化メモリ。
8. 抵抗値が前記第２の値に設定された第２参照抵抗素子と、
   前記第１抵抗素子の抵抗値を前記第１の値から前記第２の値に変化させる第２書き込み動作時に前記第１電圧に設定される第２電圧線と、前記第１抵抗素子の他端および前記第２参照抵抗素子の一端との間に配置され、第２書き込み動作時に、前記第１抵抗素子と前記第２参照抵抗素子とに流れる電流の差が小さくなるように、前記第２電圧線から供給された第２電圧の値を調整し、調整した第２電圧を前記第１抵抗素子の他端と前記第１参照抵抗素子の一端とに供給する第２電圧制御部と、
   を有する請求項１ないし請求項７のいずれか１項に記載の抵抗変化メモリ。
9. 前記第２電圧制御部は、
   前記第２電圧線と前記第１抵抗素子の他端との間に配置され、第２制御信号に応じて抵抗値が変化する第３可変抵抗部と、
   前記第２電圧線と前記第２参照抵抗素子の一端との間に配置され、前記第２制御信号に応じて抵抗値が変化する第４可変抵抗部と、
   前記第１抵抗素子の他端の電圧と第２参照抵抗素子の一端の電圧とを比較し、前記第１抵抗素子の他端の電圧が第２参照抵抗素子の一端の電圧より低いほど、前記第３可変抵抗部および前記第４可変抵抗部の抵抗値を低下させる前記第２制御信号を出力する第２電圧比較部と、
   を有する請求項８に記載の抵抗変化メモリ。
10. 前記第３可変抵抗部は、ソースが前記第２電圧線に接続され、ドレインが前記第１抵抗素子の他端に接続され、ゲートで前記第２制御信号を受ける第３ｐチャネルＭＯＳトランジスタであり、
    前記第４可変抵抗部は、ソースが前記第２電圧線に接続され、ドレインが前記第２参照抵抗素子の一端に接続され、ゲートで前記第２制御信号を受ける第４ｐチャネルＭＯＳトランジスタであり、
    前記第２電圧比較部は、非反転入力が前記第１抵抗素子の他端に接続され、反転入力が第２参照抵抗素子の一端に接続され、前記第１抵抗素子の他端の電圧と第２参照抵抗素子の一端の電圧との差を増幅し、前記第３ｐチャネルＭＯＳトランジスタのソース、ドレイン間および前記第４ｐチャネルＭＯＳトランジスタのソース、ドレイン間の電流を帰還制御する前記第２制御信号を出力する第２オペアンプである
    請求項９に記載の抵抗変化メモリ。
11. 抵抗値が前記第１の値と前記第２の値の間に設定された第３参照抵抗素子と、
    メモリセルに記憶されたデータを読み出す読み出し動作時に第３電圧に設定される第３電圧線と、前記第１抵抗素子の他端および前記第３参照抵抗素子の一端との間に配置され、前記読み出し動作時に、前記第１抵抗素子と前記第３参照抵抗素子とに流れる電流の差が小さくなるように、前記第３電圧線から供給された前記第３電圧の値を調整し、調整した第３電圧を前記第１抵抗素子の一端と前記第３参照抵抗素子の一端とに供給する第３電圧制御部と、
    前記第１抵抗素子の他端の電圧と参照電圧とに基づいて前記メモリセルに記憶されたデータを判定するセンスアンプと、
    を有する請求項１ないし請求項１０のいずれか１項に記載の抵抗変化メモリ。
12. 前記第３電圧制御部は、
    前記第３電圧線と前記第１抵抗素子の他端との間に配置され、第３制御信号に応じて抵抗値が変化する第５可変抵抗部と、
    前記第３電圧線と前記第３参照抵抗素子の一端との間に配置され、前記第３制御信号に応じて抵抗値が変化する第６可変抵抗部と、
    前記第１抵抗素子の他端の電圧と前記第３参照抵抗素子の一端の電圧とを比較し、前記第１抵抗素子の他端の電圧が前記第３参照抵抗素子の一端の電圧より高いほど、前記第５可変抵抗部および前記第６可変抵抗部の抵抗値を低下させ、前記第１抵抗素子の他端の電圧が第３参照抵抗素子の一端の電圧より低いほど、前記第５可変抵抗部および前記第６可変抵抗部の抵抗値を上昇させる前記第３制御信号を出力する第３電圧比較部と、
    を有する請求項１１に記載の抵抗変化メモリ。
13. 前記第５可変抵抗部は、ソースが前記第３電圧線に接続され、ドレインが前記第１抵抗素子の一端に接続され、ゲートで前記第３制御信号を受ける第５ｐチャネルＭＯＳトランジスタであり、
    前記第６可変抵抗部は、ソースが前記第３電圧線に接続され、ドレインが前記第３参照抵抗素子の一端に接続され、ゲートで前記第３制御信号を受ける第６ｐチャネルＭＯＳトランジスタであり、
    前記第３電圧比較部は、非反転入力が前記第１抵抗素子の一端に接続され、反転入力が第３参照抵抗素子の一端に接続され、前記第１抵抗素子の一端の電圧と第３参照抵抗素子の一端の電圧との差を増幅し、前記第５ｐチャネルＭＯＳトランジスタのソース、ドレイン間および前記第６ｐチャネルＭＯＳトランジスタのソース、ドレイン間の電流を帰還制御する前記第３制御信号を出力する第３オペアンプである
    請求項１２に記載の抵抗変化メモリ。
14. 前記第３電圧制御部は、
    ソースが前記第１抵抗素子の一端に接続され、ゲートおよびドレインが互いに接続された第３ｎチャネルＭＯＳトランジスタと、
    ソースが前記第１参照抵抗素子の一端に接続され、ゲートが前記第３ｎチャネルＭＯＳトランジスタのゲートに接続された第４ｎチャネルＭＯＳトランジスタと、
    ドレインが前記第３ｎチャネルＭＯＳトランジスタのドレインに接続され、ソースが前記読み出し動作時に前記第３電圧に設定される前記第３電圧線に接続された第７ｐチャネルＭＯＳトランジスタと、
    ドレインおよびゲートが前記第４ｎチャネルＭＯＳトランジスタのドレインと前記第７ｐチャネルＭＯＳトランジスタのゲートとに接続され、ソースが前記読み出し動作時に前記第３電圧に設定される前記第３電圧線に接続された第８ｐチャネルＭＯＳトランジスタと、
    を有する請求項１１に記載の抵抗変化メモリ。
15. 複数の前記第１抵抗素子と、
    複数の前記第１抵抗素子の一端に接続される複数のワード線と、
    複数の前記第１抵抗素子の他端に接続され、前記複数のワード線と交差する複数のビット線と、を有し、
    複数の前記第１抵抗素子は、前記複数のワード線と前記複数のビット線との交差部にそれぞれ配置され、
    前記第１参照抵抗素子および前記第１電圧制御部は、前記複数のビット線の各々に接続される
    請求項１に記載の抵抗変化メモリ。
16. 複数の前記ビット線毎に設けられる前記第１参照抵抗素子と並列に接続される第４参照抵抗素子と、
    複数の前記ビット線毎に設けられ、前記第１書き込み動作において、複数の前記ビット線のいずれかに接続された複数の前記第１抵抗素子の１つの抵抗値を前記第１の値に設定する前に、前記第４参照抵抗素子を、複数の前記ビット線の前記いずれかに接続された他の第１抵抗素子による合成抵抗と同じ抵抗値に設定する第１抵抗値設定部と
    を有する請求項１５に記載の抵抗変化メモリ。
17. 前記第１抵抗値設定部は、
    前記第４参照抵抗素子の前記一端の電圧と前記ビット線の前記一端の電圧とを比較し、前記第４参照抵抗素子の一端の電圧と、前記ビット線の前記一端の電圧とを同じにする制御信号を出力する第４電圧比較部と、
    調整用電圧線と、前記ビット線の前記一端の電圧とを受ける前記第４電圧比較部の第１差動入力との間に配置される抵抗素子と、
    前記調整用電圧線と、前記第４参照抵抗素子の前記一端の電圧とを受ける前記第４電圧比較部の第２差動入力との間に配置される抵抗素子と、
    を有する請求項１６に記載の抵抗変化メモリ。
18. 複数の前記第１抵抗素子と、
    複数の前記第１抵抗素子の一端に接続される複数のワード線と、
    複数の前記第１抵抗素子の他端に接続され、前記複数のワード線と交差する複数のビット線と、を有し、
    複数の前記第１抵抗素子は、前記複数のワード線と前記複数のビット線との交差部にそれぞれ配置され、
    前記第２参照抵抗素子および前記第２電圧制御部は、前記複数のビット線の各々に接続される
    請求項８に記載の抵抗変化メモリ。
19. 複数の前記ビット線毎に設けられる前記第２参照抵抗素子と並列に接続される第５参照抵抗素子と、
    複数の前記ビット線毎に設けられ、前記第２書き込み動作において、複数の前記ビット線のいずれかに接続された複数の前記第１抵抗素子の１つの抵抗値を前記第２の値に設定する前に、前記第５参照抵抗素子を、複数の前記ビット線の前記いずれかに接続された他の第１抵抗素子による合成抵抗と同じ抵抗値に設定する第２抵抗値設定部と
    を有する請求項１８に記載の抵抗変化メモリ。
20. 前記第２抵抗値設定部は、
    前記第５参照抵抗素子の前記一端の電圧と前記ビット線の前記一端の電圧とを比較し、前記第５参照抵抗素子の一端の電圧と、前記ビット線の前記一端の電圧とを同じにする制御信号を出力する第５電圧比較部と、
    調整用電圧線と、前記ビット線の前記一端の電圧とを受ける前記第５電圧比較部の第１差動入力との間に配置される抵抗素子と、
    前記調整用電圧線と、前記第５参照抵抗素子の前記一端の電圧とを受ける前記第５電圧比較部の第２差動入力との間に配置される抵抗素子と、
    を有する請求項１９に記載の抵抗変化メモリ。
21. 参照ワード線と、
    前記参照ワード線と複数の前記ビット線との交差部の各々に配置された第６参照抵抗素子と、
    複数の前記ビット線毎に接続され、複数の前記ビット線のいずれかに接続されたデータの読み出し対象の前記第１抵抗素子からデータを読み出す読み出し動作を実行する読み出し制御回路と、を有し、
    前記読み出し制御回路は、
    第１容量素子および第２容量素子と、
    前記第１容量素子の一端と、対応する前記ビット線との間に配置され、前記読み出し動作において前記ビット線から前記第６参照抵抗素子のみに電流を流す第１期間にオンされ、前記読み出し動作において前記ビット線から読み出し対象の前記第１抵抗素子のみに電流を流す第２期間にオフされる第１スイッチと、
    前記第２容量素子の一端と、対応する前記ビット線との間に配置され、前記第１期間にオフされ、前記第２期間にオンされる第２スイッチと、
    前記ビット線に流れる電流に応じた電圧を生成する電流積分回路と、
    前記第１容量素子に蓄積された電荷に応じた電圧と、前記第２容量素子に蓄積された電荷に応じた電圧とに基づいて、読み出し対象の前記第１抵抗素子に記憶されたデータを判定するセンスアンプと、を有する
    請求項１５ないし請求項２０のいずれか１項に記載の抵抗変化メモリ。
22. 複数の前記ビット線毎に接続され、複数の前記ビット線のいずれかに接続されたデータの読み出し対象の前記第１抵抗素子から多値データを読み出す読み出し動作を実行する読み出し制御回路と、を有し、
    前記読み出し制御回路は、
    第１容量素子および第２容量素子と、
    前記第１容量素子の一端と、対応する前記ビット線との間に配置され、前記読み出し動作において、前記ビット線に接続された全ての前記第１抵抗素子に前記ビットから電流を流す第１期間にオンされ、前記読み出し動作において前記ビット線から読み出し対象の前記第１抵抗素子のみに電流を流す第２期間にオフされる第１スイッチと、
    前記第２容量素子の一端と、対応する前記ビット線との間に配置され、前記第１期間にオフされ、前記第２期間にオンされる第２スイッチと、
    前記第１容量素子の他端と前記第２容量素子の他端との間に配置され、前記第１期間および前記第２期間にオフされ、前記第１期間および前記第２期間の後の第３期間にオンされて前記第１容量素子に蓄積された電荷と前記第２容量素子に蓄積された電荷とを再分配する第３スイッチと、
    前記ビット線に流れる電流に応じた電圧を生成する電流積分回路と、
    前記第３期間に再分配された電荷に応じた電圧に基づいて、読み出し対象の前記第１抵抗素子に記憶されたデータを判定するセンスアンプと、を有する
    請求項２１に記載の抵抗変化メモリ。
23. 書き込み動作により抵抗値が変化する第１抵抗素子を含み、前記第１抵抗素子の抵抗値に応じてデータを記憶するメモリセルと、抵抗値が第１の値に設定された第１参照抵抗素子と、を有する抵抗変化メモリの制御方法であって、
    前記第１抵抗素子の抵抗値を前記第１の値より高い第２の値から前記第１の値に変化させる第１書き込み動作時に第１電圧線を第１電圧に設定し、
    前記第１書き込み動作時に、前記第１抵抗素子の一端と前記第１参照抵抗素子の一端とに供給する第１電圧を生成し、
    前記第１書き込み動作時に、前記第１抵抗素子と前記第１参照抵抗素子とに流れる電流の差が小さくなるように、前記第１電圧線から供給された前記第１電圧の値を調整し、調整した第１電圧を前記第１抵抗素子の一端と前記第１参照抵抗素子の一端とに供給する
    抵抗変化メモリの制御方法。

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