WO2006011223A1 - 半導体装置およびセンス信号の生成方法 - Google Patents

半導体装置およびセンス信号の生成方法 Download PDF

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Tsutomu Nakai
Takao Akaogi
Kazuhide Kurosaki
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Spansion Llc
Spansion Japam Limited
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Definitions

  • the present invention relates to a semiconductor device and a sense signal generation method. More particularly, the present invention relates to a semiconductor device having a high-precision cascode circuit and a method for generating a sense signal.
  • Semiconductor memories are broadly classified into volatile types in which information is lost when the power is erased and non-volatile types in which information is retained even when the power is turned off.
  • volatile types in which information is lost when the power is erased
  • non-volatile types in which information is retained even when the power is turned off.
  • flash memory is known in which data erasure is performed simultaneously to shorten the rewrite time. The following cascode circuit was used for such current-voltage conversion of flash memory.
  • FIG. 1 is a diagram showing a conventional cascode circuit.
  • the conventional cascode circuit 1 includes a transistor pair 2 and 3 that are cascode-connected to the data lines of the reference cell and the core cell, a resistor 4 for amplification, and a transistor 5. .
  • the cascode-connected transistor pair 2 and 3 and the resistor 4 as the cascode-no-up element determine the data line voltage DATAB, which is the drain voltage of the cell when reading, and depends on the current of the cell selected by the word line Sense amplifier input voltage Sain is supplied.
  • FIG. 2 is a diagram for explaining the sense amplifier input voltage amplitude in the conventional example of the cascode circuit.
  • FIG. 2 (a) is a diagram showing a connection between the cascode circuit of FIG. 1 and a memory cell to be read
  • FIG. 2 (b) is a diagram simply showing (a).
  • reference numerals 6 and 7 denote transistors
  • 8 denotes a memory cell.
  • Patent Document 1 Japanese Published Patent Publication JP-A-9-171697
  • Patent Document 2 Japanese Published Patent Publication No. 11-120777
  • Patent Document 3 Japanese Published Patent Publication JP 2001-250391
  • the sense amplifier input voltage Sain is qualitatively determined by (VCC ⁇ I′RL). Therefore, the amplitude of the sense amplifier input voltage Sain is limited to (VCC-DATAB) from the data line voltage DATAB to the power supply voltage VCC. In other words, in order to obtain a large sense amplifier input voltage Sain amplitude using this cascode circuit 1, first, the power supply voltage VCC is increased, or second, the data line voltage DATAB is decreased. Two means are conceivable.
  • the power supply voltage VCC tends to decrease from the viewpoint of low power consumption. For this reason, it is difficult to increase the power supply voltage VCC.
  • the data line voltage DATAB is lowered, the sense amplifier input voltage Sain will surely increase the amplitude S, and the voltage on the bit line of the cell will also decrease.
  • a multi-value cell is adopted because of a demand for a large capacity in a nonvolatile memory device.
  • multibit information can be stored per cell. Therefore, the bit cost can be reduced equivalently.
  • the difference between the read current of the core cell and the reference current of the reference cell, that is, the current margin is smaller than that of the conventional SLC (Single Level Cell). ing.
  • the current margin decreases as the multi-value level increases. Again, as the power supply voltage decreases, the current margin decreases.
  • the reference voltage is supplied as the gate voltage of the transistor on the core cell side, but this reference voltage is affected by the gate and wiring of the transistor in the core cell. There is a problem that it is difficult to match the circuit on the reference side and the core side.
  • the circuit described in Patent Document 2 proposes a comparison circuit for a multi-valued core cell. However, since the range of the power supply voltage amplitude is not effectively used, a circuit capable of operating at a low power supply cannot be provided. There is a problem.
  • the reference voltage is supplied as the gate voltage of the transistor on the core cell side, but the reference potential and the gate voltage entering the differential amplifier are shorted.
  • the reference voltage is affected by the core cell transistor gate and wiring. End up. For this reason, there is a problem that it is difficult to achieve matching between the reference side and the core side.
  • the present invention provides a semiconductor device including a high-accuracy cascode circuit that can solve the above-described conventional problems and that can easily perform circuit matching and that can operate at a low-voltage power supply, and a method for generating a sense signal. With the goal.
  • the present invention provides a first current mirror that amplifies a reference current flowing in a data line of a reference cell, and a second potential that generates a first potential by the amplified reference current.
  • a second cascode circuit including a transistor that generates a second potential based on a difference between the core cell current amplified by the third current mirror and the amplified reference current.
  • the present invention by using the first potential and the second potential generated by the difference between the core cell current and the reference current, it is possible to handle a full-range voltage of the power supply potential and the ground potential. For this reason, the range of power supply voltage amplitude can be used effectively. As a result, it is possible to increase the practical sense amplifier separation accuracy. In other words, it can be said that sensing is possible even for a small current margin. Further, since the first potential is generated without being affected by the second cascode circuit, it is easy to match the first cascode circuit and the second cascode circuit. Therefore, it is possible to provide a semiconductor device including a high-precision cascode circuit capable of low-voltage operation that facilitates circuit matching.
  • the first or second cascode circuit precharges the data line to a path other than a path of a transistor constituting the first or third current mirror.
  • a precharge circuit the data line can be quickly brought to a stable point by precharging the data line. Therefore, it is possible to suppress the degradation of the sense margin due to the data line charging current. Therefore, high-speed reading is possible.
  • the precharge circuit precharges the data line in response to a predetermined signal before a sense period or during a precharge period at the beginning of a sense period. According to the present invention, it is possible to prevent or reduce the current for charging the data line during the sensing period.
  • the present invention further includes a memory for storing information related to the sense period or the precharge period in the above configuration. According to the present invention, it is possible to set the sense period and the precharge period after the packaging by rewriting the information regarding the sense period or the precharge period stored in the memory after the package.
  • the present invention further includes a sense amplifier circuit that outputs a signal based on the first potential and the second potential in the above configuration. According to the present invention, it is possible to determine the magnitude of a minute current value with respect to a plurality of current levels.
  • the first potential (Saref) and the gate voltage (NG) are not short-circuited in the present invention. Therefore, the first potential (Saref) serving as the reference potential is the same as that of the input gate of the sense amplifier circuit. Only affected. Therefore, the reference side can have the same circuit configuration as the core side. Therefore, matching is easier than the conventional circuit.
  • the present invention further provides a sense amplifier circuit that outputs a signal based on the first potential and the second potential, and a signal output from the sense amplifier circuit in the core cell. And a conversion circuit that converts the information into information according to the storage state. This can generate IO data.
  • the first or second cascode circuit further includes a transistor pair cascode-connected to the data line.
  • the core cell is a memory cell having a plurality of different threshold values. According to the present invention, since the reference voltage is generated with respect to the current level of the reference cell, it is possible to cope with reading of multi-value cell data that requires sensing of a small current margin at various current levels.
  • the core cell is a memory cell having a plurality of different threshold values
  • the second cascode circuit has a number corresponding to the number of threshold values of the core cell.
  • the number of transistors constituting the third current mirror is the same as the number of transistors constituting the first current mirror. According to the present invention, circuit matching can be easily performed. In addition, the gate voltage of the transistor that generates the second potential can be driven at high speed.
  • the present invention provides a current mirror that amplifies a cell current flowing through a data line of a cell, a circuit that generates a first potential by the cell current, and a path other than a path of a transistor that constitutes the current mirror. And a precharge circuit for precharging the data line.
  • a precharge circuit for precharging the data line.
  • the semiconductor device includes a semiconductor memory device.
  • the present invention includes a step of generating a first potential from a mirror current of a reference current flowing in a data line of a reference cell, and a step of generating a second potential from a mirror current of the core cell current flowing in the core cell.
  • the mirror current of the core cell current is a method for generating a sense signal controlled by the mirror current of the reference current. According to the present invention, it is possible to handle a full range voltage of a power supply potential and a ground potential. For this reason, the range of power supply voltage amplitude can be used effectively. As a result, it is possible to increase the accuracy of effective sense amplifier separation. In other words, it can be said that sensing is possible even for a small current margin. Also, circuit matching is easy.
  • the present invention also generates a second potential from a first circuit that generates a first potential that is a mirror current of a reference current that flows in the data line of the reference cell, and a mirror current that is a core cell current that flows through the core cell.
  • a mirror circuit of the core cell current includes a semiconductor device controlled by the mirror current of the reference current.
  • the invention's effect it is possible to provide a semiconductor device including a high-accuracy force code circuit that can easily perform circuit matching and can operate at a low voltage power source, and a sense signal generation method.
  • FIG. 1 is a diagram showing a conventional cascode circuit.
  • FIG. 2 is a diagram for explaining a sense amplifier input voltage amplitude in a conventional example of a cascode circuit.
  • FIG. 3 is a diagram illustrating a semiconductor device according to Example 1.
  • FIG. 4 is a diagram for explaining the outline of the cascode circuit according to the first embodiment.
  • FIG. 5 is a diagram showing a sense amplifier circuit.
  • FIG. 6 is a diagram showing a relationship between a core cell current and a reference current at the time of reading in the MLC.
  • FIG. 8 is a schematic diagram of a cascode circuit according to a second embodiment.
  • FIG. 10 is a timing chart when reading cell data.
  • FIG. 3 is a diagram illustrating the semiconductor device according to the first embodiment.
  • the semiconductor device 10 includes a reference cell cascode circuit (SAR) 20, a plurality of core cell cascode circuits (CAS) 30, and a plurality of sense amplifier circuits (S / A) 40.
  • the semiconductor device 10 may be a semiconductor memory device such as a flash memory packaged alone, or may be incorporated as a part of the semiconductor device such as a system LSI.
  • Sense amplifier input voltage Sain (15: 0) is generated.
  • the reference cascode circuit 20 generates the potential of the node NG by supplying the reference current iref amplified by the PMOS current mirror to the NMOS transistor 27 of the NMOS current mirror. At the same time as supplying the gate voltage NG to the cascode circuit 30 for the core cell, the amplified reference current iref is supplied to the NMOS transistor 26 to generate the reference voltage Saref. The potential of the node NG is generated by a transistor 25 different from the transistor 24 that generates the reference voltage Saref. As a result, node NG can be charged at high speed separately from Saref.
  • the core cell cascode circuit 30 includes a PMOS current mirror composed of transistors 31 and 32 and PMOS transistors 33 and 34 connected to the data line 36 of the core cell 11, and a cascode circuit 20 for reference cells.
  • NMOS output from It includes an NMOS transistor 35 that receives the gate voltage NG as an input and a resistor 37.
  • the cascode circuit 30 for the core senor is a sense amplifier input voltage obtained by amplifying the difference between the core cell current Icore and the reference current iref by an NMOS transistor 35 that receives the NMOS gate voltage NG as an input and a PMOS current mirror that amplifies the core cell current. (Second potential) Sain is generated.
  • FIG. 5 is a diagram showing the sense amplifier circuit 40.
  • the sense amplifier circuit 40 includes PMOS transistors 41 to 49, NMOS transistors 50 to 55, and inverters 56 to 58.
  • the difference between the sense amplifier input potential Sain and the reference potential Saref is amplified by a differential pair of two-stage PMOS transistor configuration and an amplification stage.
  • the control signal of EQ and the gate of the PMOS transistor 49 are connected to the gate of the transistor 53.
  • the LT control signal is input to the inverter 56 connected to the gate of the NMOS transistor 54.
  • Reference numeral 300 denotes CAM (nonvolatile internal reference memory: Content Addressable Memory).
  • the CAM 300 is written or read by a control circuit (not shown).
  • the CAM 300 stores information on the clock pulse EQC and the pulse EQ that defines the sense period.
  • Sain and Saref are input voltages of the sense amplifier circuit 40, and a full range voltage between VSS and VCC can be obtained by supplying an amplified current to the sense amplifier input gate.
  • the power that is controlled by the data line voltage DATAB such that the sense amplifier input voltage can be supplied only in the range of (VCC-DATAB) in the conventional cascode circuit, is not generated in the cascode circuit 30 of the present invention.
  • the sense amplifier input voltage can be supplied in the full range of (VCC-VSS). Therefore, the range of the power supply voltage amplitude can be used effectively as the sense amplifier input voltage. For this reason, it is possible to increase the accuracy of effective sense amplifier separation. In other words, it can be said that sensing is possible even for a small current margin.
  • both circuits can be matched by adjusting the number and size of the transistors 24, 25, and 34. At that time, the number and size of the transistors 26, 27 and 35 are adjusted in the same manner.
  • cell data can be read even when the SLC is read under a low power supply voltage condition or when sensing a small current margin is required.
  • FIG. 6 is a diagram showing the relationship between the core cell current and the reference current at the time of reading in MLC (2 bits / cell).
  • MLC memory cells are configured to have several different thresholds.
  • the horizontal axis represents the gate voltage (threshold for the threshold distribution) and the vertical axis represents the drain current (distribution frequency for the threshold distribution). Since the threshold distribution of a cell represents 2 bits, it is in one of four states: "0", "1", "2", or "3".
  • the word line WL voltage at the time of reading is applied to the three reference cells ref (2: 0) and the gate electrode of the selected core cell core. Note that the word line voltage is set to a value at which the LEVEL3 cell almost stops flowing current. Therefore, the reference cell ref ( The cell currents of 2: 0) and the selected core cell core are Iref (2: 0) and icore, respectively.
  • the currents have a relationship of Icore ⁇ iref0, icore ⁇ Iref1, icore ⁇ iref2.
  • FIG. 7 is a diagram illustrating the semiconductor device 100 according to the second embodiment.
  • the semiconductor device 100 includes a plurality of reference cell cascode circuits (SAR) 120, a plurality of core cell cascode circuits (CAS) 140, a plurality of sense amplifiers (S / A) 40, Includes converter 160.
  • SAR reference cell cascode circuits
  • CAS core cell cascode circuits
  • S / A sense amplifiers
  • the cascode circuit 120 for reference cells connected to the drain terminals of the three reference cells via the data lines DATABref (2: 0) includes a reference voltage Saref (2: 0) and an NMOS gate voltage NG (2 : 0) is output.
  • the eight core cell power scoring circuits 140 connected to the drain terminals of the eight core cells simultaneously selected via the data lines DATAB (7: 0) also receive the NMOS gate voltage NG (2: 0) as an input. Therefore, three sense amplifier input voltages Sain (2: 0) are supplied in accordance with the read current of one corresponding core cell.
  • the 3-bit read data is converted into 2-bit information according to the cell state by a 3-bit to 2-bit converter 160, and becomes 2IO worth of data.
  • a binary 4-level MLC Multi Level Cell
  • FIG. 8 is a schematic diagram of a cascode circuit according to the second embodiment.
  • Reference numeral 120 denotes a cascode circuit for a reference cell
  • reference numeral 140 denotes a cascode circuit for a core cell.
  • the cascode circuit 120 for the reference cell includes a PMOS current mirror composed of transistors 121 and 122 connected to the data line 131 of the reference snor 112 112, PMOS transistors 123 to 126, and a reference current iref.
  • a source potential Saref (n) is generated, and an NMOS current mirror composed of NMOS transistors 127 to 129 and a resistor 130 are included.
  • the potential of the node NG (n) is generated, and the gate voltage of any one of the N MOS transistors 147 to 149 is generated.
  • the amplified reference current iref is supplied to the NMOS transistor 127 to generate the reference voltage Saref (n).
  • the potential of the node NG (n) is the reference voltage Saref (n).
  • the cascode circuit for core cell 140 is output from the transistors 141 and 142 cascode-connected to the data line 151 of the core cell 111, the PMOS current mirror composed of PMOS transistors 143 to 146, and the cascode circuit for reference cell 120.
  • NMOS transistors 147 to 149 that receive the NMOS gate voltage NG (2: 0) as input and a resistor 150.
  • the cascode circuit shown in Fig. 4 is different in principle in terms of force, which is equivalent in principle.
  • the cascode circuit for core cell 140 receives the NMOS gate voltage NG (2: 0) from the three cascode circuits for reference cell 120 shown in FIG. 7 as an input.
  • three transistors 147 to 149 are provided as transistors for generating the voltage Sain. This is for comparison with three reference cell data.
  • the difference between the current value of each reference cell and the current value of the core cell can be amplified, and the input voltages Sain (2: 0) of the three sense amplifiers are supplied as outputs.
  • only the current mirror portion is prepared, only one cascode portion is required for the cascode circuit 140 for core cells. Further, three reference cell cascode circuits 120 are prepared, one for each of the three reference cells.
  • the reference cascode circuit 120 of the second embodiment is different from the reference cell cascode circuit 20 of the first embodiment in that the number of gates of the PMOS transistors 123 to 126 for the current mirror viewed from the node b is used for the core cell. This is the same as the number of gates of the PM ⁇ S transistors 143 to 146 for the current mirror of the cascode circuit 140 of FIG. This allows the referrer The cascode circuit 120 for the lens and the cascode circuit 140 for the core cell are close to each other in load as viewed from the node b, so that the circuits can be easily matched.
  • the PMOS transistors 143 to 146 for driving the gate voltage NG (n) are doubled as compared with the case of the first embodiment.
  • the NMOS gate voltage NG (n) can be driven at high speed.
  • cell data can be read even when reading MLC even under low power supply voltage conditions or when sensing a small current margin is required.
  • Example 3 When the data line is charged slowly, the current for charging the data line DATAB flows as the current of the PMOS transistor of the PMOS current mirror in addition to the current of the cell selected in the sense period. As a result, the sensing margin is reduced with respect to the sensor that does not pass current.
  • the cascode circuit according to the third embodiment shown in FIG. 9 has been invented.
  • FIG. 9 is a diagram illustrating a cascode circuit for core cells according to the third embodiment.
  • the core cell cascode circuit 230 includes transistors 233 and 234 cascode-connected to the core cell data line 231; a PMOS current mirror composed of PMOS transistors 235 and 236; resistors 237 to 239; and a PMOS transistor 240. And an NMOS transistor 241 and an inverter 242.
  • PMOS transistor 240, NMOS transistor 241 and inverter 242 force A precharge circuit for precharging the data line DATAB is configured.
  • the PMOS transistor 240 driven by the inverter 242 that has received the signal EQC is connected to the data line DATAB via the NMOS transistor 241.
  • the gate of the NMOS transistor 241 is connected to the node aa between the resistor 239 and the NMOS transistor 233.
  • the precharge circuit is provided in a path other than the paths of the PMOS transistors 235 and 236 constituting the current mirror, and drives the data line DATAB during a certain period (EQC) immediately before the sense period (EQ).
  • the configuration is such that the data line DATAB can be charged and precharged by driving the PMOS transistor 240 by the clock pulse EQC which becomes HIGH at the beginning of the sensing period or before entering the sensing period. This prevents or reduces the current for charging the data line DATAB during the sensing period. Can do. Therefore, deterioration of the sense margin due to the data line charging current can be suppressed.
  • this configuration can be applied to the cascode circuit for the reference cell, and can also be applied to the cases of the first and second embodiments.
  • FIG. 10 is a timing chart at the time of reading cell data. This will be described with reference to the sense amplifier circuit 40 described in FIG. Reading of cell data starts from the pulse ATD generated by the circuit that detects the change in the address Address. At the timing when the word line voltage is applied to the gate of the selected cell, pulse ATD goes low and signals EQ and EQC go high.
  • the clock pulse EQC and the pulse EQ defining the sense period are pulses that become HIGH at the beginning of the sense period or before entering the sense period.
  • the signal EQC is HIGH, the data line voltage DATAB of the core cell and the reference cell is precharged.
  • the signal EQ becomes LOW
  • the sense amplifier circuit 40 amplifies the comparison result between the sense amplifier input potential Sain and the sense amplifier input voltage Saref, and at the same time, the signal LT becomes Low.
  • the comparison result is latched in the latch composed of inverters 57 and 58 at the rising edge of signal LT, and the read data is output.
  • Ta is the clock pulse width of the pulse EQC
  • Tb is the width from the falling edge of the pulse EQC to the falling edge of the pulse EQ.
  • Clock width and sense period can be set.
  • the CAM300 also rewrites the falling force of the pulse EQC as the information related to the sense period (EQ) as the width Tb until the falling edge of the pulse EQ, and the clock pulse width Ta as the information related to the precharge period (EQC).
  • the current mirror that amplifies the cell current flowing through the cell data line, the circuit that generates the first potential by the cell current, and the path of the PMOS transistor that forms the current mirror.
  • the path By providing the path with a precharge circuit that drives the data line DATAB for a certain period immediately before the sensing period, the data line DATAB can be precharged and high-speed reading can be performed.
  • a sense period (EQ) and a precharge period (EQ C) can be trimmed independently, an optimum precharge period and sense period can be set for each chip after packaging.
  • the cascode circuit for the reference cell the cascode circuit for the core cell, the voltage Saref, the voltage Sain, the CAM300, and the converter 160 are the first cascode circuit, the second cascode circuit, the first potential in the claims, It corresponds to the second potential, memory, and conversion circuit.
  • the clock pulse EQC corresponds to a predetermined signal in the claims.

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Abstract

　半導体装置は、リファレンスセルのデータ線に流れるリファレンス電流を増幅する第１のカレントミラーと該リファレンス電流によって第１の電位を生成する第２のカレントミラーとを含む第１のカスコード回路と、コアセルのデータ線に流れるコアセル電流を増幅する第３のカレントミラーと前記第２のカレントミラーからリファレンス電流値をゲート電圧として受け、該コアセル電流と該リファレンス電流の差によって第２の電位を生成するトランジスタを含む第２のカスコード回路とを含む。コアセル電流とリファレンス電流の差によって第２の電位を生成するので、電源電位と接地電位のフルレンジで第２の電位を生成できる。電源電圧振幅の範囲を有効に使用できる。微小な電流マージンに対してもセンスが可能となる。

Description

明 細 書
半導体装置およびセンス信号の生成方法
技術分野
[0001] 本発明は、半導体装置およびセンス信号の生成方法に関する。より特定すれば、 本発明は高精度のカスコード回路を備えた半導体装置およびセンス信号の生成方 法に関する。
背景技術
[0002] 半導体メモリは、その電源を消去すると情報も消えてしまう揮発性のものと、電源を 消しても情報が保持される不揮発性のものとに大別される。後者の不揮発性メモリの 代表として、データ消去を一斉に行うことで書き換え時間を短縮化したフラッシュメモ リが知られている。このようなフラッシュメモリの電流電圧変換には、以下のようなカス コード回路が用いられていた。
[0003] 図 1は従来のカスコード回路を示す図である。図 1に示されるように、従来のカスコ ード回路 1は、リファレンスセルおよびコアセルのデータ線に対してカスコード接続さ れたトランジスタ対 2および 3と、増幅用の抵抗 4と、トランジスタ 5を含む。カスコード 接続されたトランジスタ対 2および 3とカスコードプノレアップ素子である抵抗 4によって 、リード時のセルのドレイン電圧となるデータ線電圧 DATABが決まり、ワード線によ つて選択されたセルの電流に依存したセンスアンプ入力電圧 Sainを供給する。
[0004] 図 2はカスコード回路の従来例でのセンスアンプ入力電圧振幅を説明する図である 。同図 2 (a)は図 1のカスコード回路と読み出すメモリセルとの接続を示す図、同図（b )は（a)を簡略して示した図である。同図（a)において符号 6および 7はトランジスタ、 8 はメモリセルをそれぞれ示す。
[0005] 特許文献 1 :日本国公開特許公報 特開平 9—171697号
特許文献 2 :日本国公開特許公報 特開平 11 - 120777号
特許文献 3 :日本国公開特許公報 特開 2001-250391号
発明の開示
発明が解決しょうとする課題 [0006] しかしながら、従来例のカスコード回路 1では、図 2に示すようにセンスアンプ入力 電圧 Sainは定性的には（VCC— I'RL)で決まる。したがって、センスアンプ入力電圧 Sainの振幅はデータ線電圧 DATABから電源電圧 VCCまでの（VCC—DATAB) に制限される。つまり、このカスコード回路 1を使用して大きいセンスアンプ入力電圧 Sainの振幅をとるためには、第 1に電源電圧 VCCを高くするカ もしくは、第 2にデ ータ線電圧 DATABを低くするという 2つの手段が考えられる。
[0007] し力 ながら、電源電圧 VCCは低消費電力の観点から低下する傾向にある。この ため、電源電圧 VCCを高くすることは難しい。また、データ線電圧 DATABを低くす ると確かにセンスアンプ入力電圧 Sainの振幅は大きくとれる力 S、セルのビット線の電 圧も低下することから、センスする期間に十分応答できる電流を取るためにはデータ 線電圧 DATABにも限界がある。
[0008] また、不揮発性記憶装置における大容量ィ匕に対する要求から、多値セルが採用さ れている。この多値コアセルに格納するデータとして多値データを扱うことで、 1セル 当たりに多ビットの情報を記憶させることができる。したがって等価的にビットコストを 削減できる。しかし、多値の複数のレベルを表現するために、コアセルの読み出し電 流とリファレンスセルの基準となる電流との差、すなわち電流マージンは、従来の SL C (Single Level Cell)に比べ、小さくなつている。将来において、多値のレベルが多く なればなる程電流マージンは小さくなる。また、繰り返しになるが、電源電圧が低くな ればなる程電流マージンは小さくなる。
[0009] また特許文献 1記載の回路では、基準電圧をコアセル側のトランジスタのゲート電 圧として供給するものであるが、この基準電圧はコアセルのトランジスタのゲートや配 線の影響を受けてしまうため、リファレンス側とコア側の回路のマッチングが取りにくい という問題がある。また特許文献 2記載の回路は、多値コアセルに対する比較回路に ついて提案するものであるが、電源電圧振幅の範囲を有効に利用していないため、 低電源動作可能な回路を提供することができないという問題がある。
[0010] また特許文献 3記載の回路では、基準電圧をコアセル側のトランジスタのゲート電 圧として供給するようにしているが、差動増幅器に入る基準電位とゲート電圧がショ ートされているため、基準電圧がコアセルのトランジスタのゲートや配線の影響を受け てしまう。このため、リファレンス側とコア側でマッチングが取りにくいという問題がある
[0011] そこで、本発明は前述した従来における課題を解決し、回路のマッチングが取り易 く低電圧電源動作可能な高精度のカスコード回路を備えた半導体装置およびセンス 信号の生成方法を提供することを目的とする。
課題を解決するための手段
[0012] 上記課題を解決するために、本発明は、リファレンスセルのデータ線に流れるリファ レンス電流を増幅する第 1のカレントミラーと増幅された該リファレンス電流によって第 1の電位を生成する第 2のカレントミラーとを含む第 1のカスコード回路と、コアセルの データ線に流れるコアセル電流を増幅する第 3のカレントミラーと前記第 2のカレントミ ラーから増幅された前記リファレンス電流に対応する電圧をゲート電圧として受け、該 第 3のカレントミラーによって増幅された該コアセル電流と増幅された該リファレンス電 流の差によって第 2の電位を生成するトランジスタを含む第 2のカスコード回路とを含 む半導体装置である。
[0013] 本発明によれば、第 1の電位と、コアセル電流とリファレンス電流の差によって生成 した第 2の電位を用いることで、電源電位と接地電位のフルレンジの電圧を取り扱うこ とができる。このため、電源電圧振幅の範囲を有効に使用できる。これにより、実行的 なセンスアンプの切り分け精度をあげることができる。すなわち、微小な電流マージン に対してもセンスが可能となると言える。また第 1の電位は第 2のカスコード回路の影 響を受けずに生成されるため、第 1のカスコード回路と第 2のカスコード回路のマッチ ングが取り易い。したがって、回路のマッチングが取り易ぐ低電圧動作可能な高精 度のカスコード回路を備えた半導体装置を提供できる。
[0014] 本発明は、上記構成において、前記第 1または第 2のカスコード回路は、前記第 1ま たは第 3のカレントミラーを構成するトランジスタの経路以外の経路に前記データ線を プリチャージするプリチャージ回路を含む。本発明によれば、データ線をプリチャージ することで、データ線を早く安定点に持っていくことができる。したがって、データ線充 電電流によるセンスマージンの劣化を抑えることができる。よって高速な読み出しが 可能となる。 [0015] 本発明は、上記構成において、前記プリチャージ回路は、所定の信号を受けてセ ンス期間前またはセンス期間初期のプリチャージ期間に前記データ線をプリチャージ する。本発明によれば、センス期間にデータ線の充電のための電流を流さないように 、あるいは、減らすことができる。
[0016] 本発明は、上記構成において、更に、前記センス期間または前記プリチャージ期間 に関する情報を記憶するメモリを含む。本発明によれば、メモリに記憶されたセンス期 間またはプリチャージ期間に関する情報をパッケージ後に書き換えることで、パッケ ージ後にセンス期間およびプリチャージ期間を設定できる。
[0017] 本発明は、上記構成において、更に、前記第 1の電位および前記第 2の電位に基 づいて信号を出力するセンスアンプ回路を含む。本発明によれば、複数の電流レべ ルに対して微小電流値の大小を判定できる。また本発明は、従来技術と異なり、第 1 の電位（Saref)とゲート電圧（NG)はショートしていないため、基準電位となる第 1の 電位（Saref)は、センスアンプ回路の入力ゲートの影響しかを受けない。したがって 、リファレンス側はコア側と同じような回路構成をとることができる。よって従来の回路 よりもマッチングが取り易い。
[0018] 本発明は、上記構成において、更に、前記第 1の電位および前記第 2の電位に基 づいて信号を出力するセンスアンプ回路と、前記センスアンプ回路から出力された信 号を前記コアセルの記憶状態に応じた情報に変換する変換回路とを含む。これによ り IOデータを生成できる。
[0019] 本発明は、上記構成において、前記第 1または第 2のカスコード回路は更に、前記 データ線に対してカスコード接続されたトランジスタ対を含む。本発明は、上記構成 において、前記コアセルは、複数の異なるしきい値を持つメモリセルである。本発明 によれば、リファレンスセルの電流レベルに対してリファレンス電圧を生成するので、 さまざまな電流レベルにおいて微小な電流マージンのセンスをする必要のある、多値 セルデータの読み出しにも対応できる。
[0020] 本発明は、上記構成において、前記コアセルは、複数の異なるしきい値を持つメモ リセルであり、前記第 2のカスコード回路は、前記コアセルの持つしきい値の数に応じ た数の前記第 2の電位を生成するトランジスタを含む。本発明によれば、それぞれの リファレンスセルの電流値に対してコアセルの電流値との差分を増幅することができ、 多値に応じた第 2の電位を生成できる。
[0021] 本発明は、上記構成において、前記第 3のカレントミラーを構成するトランジスタの 数は、第 1のカレントミラーを構成するトランジスタの数と同じである。本発明によれば 、回路のマッチングが取り易くなる。また第 2の電位を生成するトランジスタのゲート電 圧を高速に駆動することができる。
[0022] 本発明は、セルのデータ線を流れるセル電流を増幅するカレントミラーと、前記セル 電流によって第 1の電位を生成する回路と、前記カレントミラーを構成するトランジス タの経路以外の経路に前記データ線をプリチャージするプリチャージ回路とを含む 半導体装置である。本発明によれば、例えばセンス期間前の一定期間にデータ線を プリチャージすることで、データ線を早く安定点に持ってレ、くことができる。これにより 、センス期間にデータ線の充電のための電流を流さないように、あるいは、減らすこと ができる。したがって、データ線充電電流によるセンスマージンの劣化を抑えることが できる。よって高速な読み出しが可能となる。前記半導体装置は、半導体記憶装置 により構成される。
[0023] 本発明は、リファレンスセルのデータ線に流れるリファレンス電流のミラー電流から 第 1の電位を生成するステップと、コアセルに流れるコアセル電流のミラー電流から第 2の電位を生成するステップとを有し、前記コアセル電流のミラー電流は、前記リファ レンス電流のミラー電流によって制御されるセンス信号の生成方法である。本発明に よれば、電源電位と接地電位のフルレンジの電圧を取り扱うことができる。このため、 電源電圧振幅の範囲を有効に使用できる。これにより、実行的なセンスアンプの切り 分け精度をあげることができる。すなわち、微小な電流マージンに対してもセンスが 可能となると言える。また回路のマッチングが取り易い。
[0024] 本発明はまた、リファレンスセルのデータ線に流れるリファレンス電流のミラー電流 力 第 1の電位を生成する第 1の回路と、コアセルを流れるコアセル電流のミラー電 流から第 2の電位を生成する第 2の回路とを有し、前記コアセル電流のミラー電流は 、前記リファレンス電流のミラー電流によって制御される半導体装置を含む。
発明の効果 [0025] 本発明によれば、回路のマッチングが取り易く低電圧電源動作可能な高精度の力 スコード回路を備えた半導体装置およびセンス信号の生成方法を提供することがで きる。
図面の簡単な説明
[0026] [図 1]従来のカスコード回路を示す図である。
[図 2]カスコード回路の従来例でのセンスアンプ入力電圧振幅を説明する図である。
[図 3]実施例 1に係る半導体装置を示す図である。
[図 4]実施例 1に係るカスコード回路の概要を説明する図である。
[図 5]センスアンプ回路を示す図である。
[図 6]MLCにおける読み出し時のコアセル電流及びリファレンス電流の関係を示す 図である。
[図 7]実施例 2に係る半導体装置を示す図である。
[図 8]実施例 2に係るカスコード回路の概略図である。
[図 9]実施例 3に係るコアセル用カスコード回路を示す図である。
[図 10]セルデータ読み出し時のタイミングチャートを示す図である。
発明を実施するための最良の形態
[0027] 以下、添付の図面を参照して本発明の実施例を説明する。
実施例 1
[0028] 図 3に実施例 1に係る半導体装置を示す図である。図 3に示されるように、半導体装 置 10は、リファレンスセル用カスコード回路（SAR) 20、複数のコアセル用カスコード 回路（CAS) 30、複数のセンスアンプ回路（S/A) 40を含む。半導体装置 10は、単 独でパッケージされたフラッシュメモリ等の半導体記憶装置であってもよレ、し、システ ム LSIのように半導体装置の一部として組み込まれたものであってもよい。
[0029] 図 3では、 SLC (Single Level Cell)の読み出しのための回路構成を示している。 SL Cでは一つのリファレンスに対してセルデータの読み出しが行われる。このため、リフ アレンスセル用カスコード回路 20が用意されている。リファレンスセルのドレイン端子 にデータ線 DATABrefを介して接続されている。リファレンスセル用カスコード回路 2 0は、リファレンス電圧 Sarefおよび NMOSゲート電圧 NGを生成する。 [0030] また、 16個のコアセル用カスコード回路 30が用意されており、同じワード線で選択 される 16個のコアセルのドレイン端子にデータ線 DATAB (15： 0)を介して接続され ている。さらに、リファレンスセル用カスコード回路 20力 供給される NMOSゲート電 圧 NGをそれぞれのコアセル用カスコード回路 30が入力として受け取り、コアセルの 読み出し電流からリファレンスセルの読み出し電流を引いた差分を増幅した電圧とし てセンスアンプ入力電圧 Sain (15 : 0)を生成する。 16個のセンスアンプ回路 40は、 リファレンス電圧 Sarefおよび対応するセンスアンプ入力電圧 Sain (n) (n=0_15)を 受け取り、電圧の大小に応じた値" 0"あるいは" 1"を DSI (n) (n=0— 15)に出力する
[0031] 次に、各カスコード回路について具体的に説明する。図 4は、実施例 1に係るカスコ ード回路の概要を説明する図である。符号 20はリファレンスセル用カスコード回路、 3 0はコアセル用カスコード回路、 40はセンスアンプ回路をそれぞれ示す。リファレンス セル用カスコード回路 20は、リファレンスセル 12のデータ線 28に対してカスコード接 続されたトランジスタ 21および 22と、 PMOSトランジスタ 23乃至 25で構成された PM OSカレントミラーと、リファレンス電流 irefによってリファレンス電位（第 1の電位） Sare fを生成するとともに、 NMOSトランジスタ 26および 27で構成される NMOSカレントミ ラーと、抵抗 29を含む。
[0032] リファレンス用のカスコード回路 20は、 PMOSカレントミラーによって増幅したリファ レンス電流 irefを NMOSカレントミラーの NMOSトランジスタ 27に供給することでノ ード NGの電位を生成し、これを NMOSトランジスタ 35のゲート電圧 NGとしてコアセ ル用カスコード回路 30に供給すると同時に、増幅されたリファレンス電流 irefを NM OSトランジスタ 26に供給して、リファレンス電圧 Sarefを生成する。ノード NGの電位 は、リファレンス電圧 Sarefを生成するトランジスタ 24とは別のトランジスタ 25によって 生成する構成としている。これにより、ノード NGを Sarefとは別に高速で充電すること ができる。
[0033] コアセル用カスコード回路 30は、コアセル 11のデータ線 36に対してカスコード接続 されたトランジスタ 31および 32と、 PMOSトランジスタ 33および 34で構成された PM OSカレントミラーと、リファレンスセル用カスコード回路 20から出力された NMOSゲ ート電圧 NGを入力として受ける NMOSトランジスタ 35と、抵抗 37を含む。コアセノレ 用のカスコード回路 30は、 NMOSゲート電圧 NGを入力として受ける NMOSトランジ スタ 35と、コアセル電流を増幅する PMOSカレントミラーとによって、コアセル電流 Ic oreとリファレンス電流 irefの差を増幅したセンスアンプ入力電圧（第 2の電位） Sainを 生成する。
[0034] 従来のカスコード回路では、センスアンプ入力電圧の振幅が（VCC—DATAB)で 制限されていた。本実施例のコアセル用カスコード回路 30では、ノード bをセンスアン プ入力電圧として使用せず、 PMOSカレントミラーのゲートに接続する。すなわち、力 スコード回路 30の出力段をトランジスタ 33および 34からなる PMOSカレントミラーで 構成する。これにより、セル電流 icoreをそのまま増幅して伝えることができる。
[0035] 次にセンスアンプ回路 40について説明する。図 5は、センスアンプ回路 40を示す 図である。図 5に示されるように、センスアンプ回路 40は、 PMOSトランジスタ 41乃至 49、 NMOSトランジスタ 50乃至 55およびインバータ 56乃至 58を含む。センスアン プ入力電位 Sainおよびリファレンス電位 Sarefに対し、 2段の PMOSトランジスタ構 成の差動対と増幅段によって差を増幅する構成であり、トランジスタ 53のゲートに EQ の制御信号および PMOSトランジスタ 49のゲートおよび NMOSトランジスタ 54のゲ ートに接続されたインバータ 56に LTの制御信号が入力されている。
[0036] インバータ 57および 58により構成される DSIのラッチ部に 2つの入力電圧の大小 判定結果がラッチされる。尚、 PMOSトランジスタ 41乃至 43のゲートに入力される Vr 1はアナログ基準電圧である。なお、符号 300は CAM (不揮発性の内部参照メモリ： Content Addressable Memory)である。 CAM300は制御回路（図示省略）により書き 込みあるいは読み出し動作が行われる。この CAM300は、クロックパルス EQCとセ ンス期間を規定するパルス EQに関する情報を記憶する。
[0037] 上記構成により、センスアンプ回路 40は、リファレンス電圧 Sarefおよびセンスアン プ入力電圧 Sainを比較し、それらの電圧の大小に対して" 0"あるいは" 1"の DSIを 出力する。例えば、センスアンプ回路 40は、センスアンプ入力電圧 Sain> ファレン ス電圧 Sarefに対して、 DSI = "0"、センスアンプ入力電圧 Sain<リファレンス電圧 S arefに対して、 DSI = "1"を出力する。 (Icore-Iref) >0のときに" 0"を出力するので 、 Icore >Irefで" 0"、 Icoreく Irefで" 1 "を出力することになる。したがって、セル電 流の比較が正しく行われていることが確認できる。
[0038] ここで、 Sainおよび Sarefはセンスアンプ回路 40の入力電圧であり、センスアンプ 入力ゲートに対して増幅された電流を供給することで、 VSS— VCC間のフルレンジ の電圧を取りうる。つまり、従来のカスコード回路でセンスアンプ入力電圧が（VCC— DATAB)の範囲でしか供給できないといった、データ線電圧 DATABで制御される ようなこと力 本発明のカスコード回路 30では生じなレ、。 （VCC— VSS)のフルレンジ でセンスアンプ入力電圧を供給できるのである。したがって、センスアンプ入力電圧と して、電源電圧振幅の範囲を有効に使用できる。このため、実行的なセンスアンプの 切り分け精度をあげることができる。すなわち、微小な電流マージンに対してもセンス が可能となると言える。ここで、図 4に示すカスコード回路 20及び 30において、それ ぞれのノード bが駆動する負荷を合わせると尚良レ、。これはカスコード回路 20及び 30 において、トランジスタ 24、 25及び 34の数やサイズを調整することで両回路のマッチ ングを取ることができる。その際、同様にしてトランジスタ 26、 27及び 35の数やサイズ を調整する。
[0039] 以上実施例 1によれば、 SLCの読み出しにおいても低電源電圧状況下や微小な 電流マージンのセンスを必要とする場合でもセルデータの読み出しが可能となる。 実施例 2
[0040] 次に、実施例 2について説明する。図 6は、 MLC (2ビット/セル）における読み出 し時のコアセル電流及びリファレンス電流の関係を示す図である。 MLCでは、メモリ セルが複数の異なるしきい値を持つように構成されている。図 6において、横軸はゲ ート電圧（閾値分布については閾値）、縦軸はドレイン電流（閾値分布については分 布度数）を示す。セルの閾値分布は 2ビットを現すため、 "0"、 "1"、 "2"、 "3"の 4つ の状態のいずれかにある。
[0041] 例えば、 LEVEL1の閾値を有するコアセルが選択され、読み出しを行なう場合を考 える。 3つのリファレンスセル ref (2： 0)及び選択されたコアセル coreのゲート電極に は読み出し時のワード線 WL電圧が印加されている。尚、ワード線電圧は LEVEL3 のセルが電流をほぼ流さなくなる値に設定されている。従って、リファレンスセル ref ( 2： 0)及び選択されたコアセル coreのセル電流はそれぞれ、 Iref (2： 0)及び icoreと なる。
[0042] ここでは、コアセル力 SLEVEL1の閾値を有するため、その電流には、 Icore≤ iref 0 , icore≥ Iref 1 , icore≥ iref 2の関係がある。このセル電流の大小関係を判定するこ とで、コアセルの有する閾値力 S4つの状態のいずれにあるかという情報を読み出すこ とが可能となる。すなわち、 2ビットの情報を得ることになる。
[0043] 図 7は実施例 2に係る半導体装置 100を示す図である。図 7に示されるように、半導 体装置 100は、複数のリファレンスセル用カスコード回路（SAR) 120、複数のコアセ ル用カスコード回路（CAS) 140、複数のセンスアンプ（S/A) 40、変換器 160を含 む。なお、実施例 1と同一箇所については同一符号を付している。
[0044] 3つのリファレンスセルのドレイン端子にデータ線 DATABref (2 : 0)を介して接続さ れたリファレンスセル用カスコード回路 120は、それぞれリファレンス電圧 Saref (2 : 0 )および NMOSゲート電圧 NG (2： 0)を出力する。同時に選択される 8つのコアセル のドレイン端子に、データ線 DATAB (7： 0)を介して接続された 8個のコアセル用力 スコード回路 140は、それぞれ NMOSゲート電圧 NG (2 : 0)も入力として受けており 、対応する一つのコアセルの読み出し電流に応じて、 3つのセンスアンプ入力電圧 S ain (2 : 0)を供給する。
[0045] この 3ビットの読み出されたデータは 3ビット— 2ビット変換器 160によってセルの状 態に応じた 2ビットの情報に変換され 2IO分のデータとなる。 2値 4レベルの MLC ( Multi Level Cell)では、 1つのセルの状態として 4つの状態を持っている。このため、 選択されたセルがどの状態にあるかを読み出すために 1つのコアセルに対して 3つの
[0046] 次に実施例 2に係るカスコード回路について説明する。図 8は実施例 2に係るカスコ ード回路の概略図である。 120はリファレンスセル用カスコード回路、 140はコアセル 用カスコード回路をそれぞれ示している。
[0047] リファレンスセル用カスコード回路 120は、リファレンスセノレ 112のデータ線 131に 対してカスコード接続されたトランジスタ 121および 122と、 PMOSトランジスタ 123乃 至 126で構成された PMOSカレントミラーと、リファレンス電流 irefによってリファレン ス電位 Saref (n)を生成するとともに、 NMOSトランジスタ 127乃至 129で構成される NMOSカレントミラーと、抵抗 130とを含む。
[0048] PMOSカレントミラーによって増幅したリファレンス電流 irefを NMOSカレントミラー の NMOSトランジスタ 128、 129に供給することでノード NG (n)の電位を生成し、 N MOSトランジスタ 147乃至 149のいずれかのゲート電圧 NG (n)として供給すると同 時に、増幅されたリファレンス電流 irefを NMOSトランジスタ 127に供給して、リファレ ンス電圧 Saref (n)を生成する。ノード NG (n)の電位は、リファレンス電圧 Saref (n) としている。これにより、ノード NG (n)を Saref (n)とは別に高速で充電することができ る。コアセル用カスコード回路 140は、コアセル 111のデータ線 151に対してカスコー ド接続されたトランジスタ 141および 142と、 PMOSトランジスタ 143乃至 146で構成 された PMOSカレントミラーと、リファレンスセル用カスコード回路 120から出力された NMOSゲート電圧 NG (2 : 0)を入力として受ける NMOSトランジスタ 147乃至 149と 、抵抗 150と含む。
[0049] 図 4に示したカスコード回路と原理的には等価である力 レ、くつかの点で異なって いる。まず、コアセル用カスコード回路 140は入力として、図 7に示した 3つのリファレ ンスセル用カスコード回路 120からくる NMOSゲート電圧 NG (2 : 0)を受ける。このた め、電圧 Sainを生成するトランジスタとして 3つのトランジスタ 147乃至 149が設けら れている。これは 3つのリファレンスセルデータとの比較を行うためである。これにより 、それぞれのリファレンスセルの電流値に対してコアセルの電流値との差分を増幅す ること力 Sでき、出力として 3つのセンスアンプの入力電圧 Sain (2 : 0)を供給する。
[0050] カレントミラーの部分のみ 3つ用意する構成により、コアセル用のカスコード回路 14 0にはカスコード部分が一つだけ良いことになる。また、リファレンスセル用カスコード 回路 120は、 3つのリファレンスセルに対して各 1個ずつ計 3個用意されている。
[0051] 実施例 2のリファレンス用カスコード回路 120が実施例 1のリファレンスセル用カスコ ード回路 20と異なる点は、ノード bからみたカレントミラー用の PMOSトランジスタ 123 乃至 126のゲートの数をコアセル用のカスコード回路 140のカレントミラー用の PM〇 Sトランジスタ 143乃至 146のゲートの数と同じにしている点である。これにより、リファ レンス用カスコード回路 120とコアセル用カスコード回路 140は、ノード bから見た負 荷が近くなるので、回路のマッチングが取り易くなる。また、コアセル用カスコード回路 140は、ゲート電圧 NG (n)を駆動する PMOSトランジスタ 143乃至 146が実施例 1 の場合に比べて 2倍になっている。これにより 2次的な効果として NMOSゲート電圧 NG (n)を高速に駆動することができる。
[0052] 実施例 2によれば、 MLCの読み出しにおいても低電源電圧状況下や微小な電流 マージンのセンスを必要とする場合でもセルデータの読み出しが可能となる。
実施例 3
[0053] 次に、実施例 3について説明する。データ線の充電が遅い場合、センス期間に選 択されたセルの電流以外にデータ線 DATABの充電のための電流が PMOSカレン トミラーの PMOSトランジスタの電流として流れることになる。すると電流を流さないセ ノレに対してセンスのためのマージンが小さくなつてしまうことになる。これを避けるため に発明されたのが図 9に示した実施例 3に係るカスコード回路である。
[0054] 図 9は、実施例 3に係るコアセル用カスコード回路を示す図である。コアセル用カス コード回路 230は、コアセルのデータ線 231に対してカスコード接続されたトランジス タ 233および 234と、 PMOSトランジスタ 235および 236で構成された PMOSカレン トミラーと、抵抗 237乃至 239と、 PMOSトランジスタ 240と、 NMOSトランジスタ 241 と、インバータ 242を含む。 PMOSトランジスタ 240、 NMOSトランジスタ 241、インバ ータ 242力 データ線 DATABをプリチャージするプリチャージ回路を構成する。信 号 EQCを受けたインバータ 242が駆動する PMOSトランジスタ 240は NMOSトラン ジスタ 241を介してデータ線 DATABに接続される。 NMOSトランジスタ 241のゲー トは抵抗 239と NMOSトランジスタ 233の間のノード aaに接続されている。
[0055] プリチャージ回路は、カレントミラーを構成する PMOSトランジスタ 235および 236 の経路以外の経路に設けられており、センス期間（EQ)直前の一定期間（EQC)に データ線 DATABを駆動する。センス期間の初期あるいはセンス期間に入る前に HI GHになるクロックパルス EQCによって、 PMOSトランジスタ 240を駆動してデータ線 DATABを充電プリチャージすることができる構成となっている。これにより、センス期 間にデータ線 DATABの充電のための電流を流さないように、あるいは、減らすこと ができる。よって、データ線充電電流によるセンスマージンの劣化を抑えることができ る。この構成はリファレンスセル用カスコード回路にも適応でき、また、実施例 1や実 施例 2の場合にも適応できることは言うまでもない。
[0056] 図 10はセルデータの読み出し時のタイミングチャートを示す図である。図 5で説明 したセンスアンプ回路 40を参照しつつ説明する。アドレス Addressの変化を検知す る回路により生成されるパルス ATDからセルデータの読み出しが始まる。ワード線電 圧が選択セルのゲートに印加されるタイミングで、パルス ATDが LOWとなり信号 EQ 及び EQCが HIGHとなる。クロックパルス EQCとセンス期間を規定するパルス EQは 、センス期間の初期あるいはセンス期間に入る前に HIGHになるパルスである。信号 EQCが HIGHでコアセル及びリファレンスセルのデータ線電圧 DATABがプリチヤ ージされる。
[0057] その後信号 EQが LOWになり、センスアンプ回路 40がセンスアンプ入力電位 Sain とセンスアンプ入力電圧 Sarefの比較結果を増幅し、同時に信号 LTが Lowとなる。 信号 LTの立ち上がりで比較結果をインバータ 57および 58からなるラッチにラッチし 、読み出しデータが出力される。
[0058] ここで、 Taはパルス EQCのクロックパルス幅、および Tbはパルス EQCの立下りから パルス EQの立下りまでの幅、をそれぞれ CAM300によってトリミングを行えるように することで、チップごとに最適なクロック幅およびセンス期間を設定できる。 CAM300 は、パルス EQCの立下り力もパルス EQの立下りまでの幅 Tbをセンス期間（EQ)に関 する情報として、パルス EQCのクロックパルス幅 Taをプリチャージ期間（EQC)に関 する情報として書き換え可能に記憶する。
[0059] 実施例 3によれば、セルのデータ線を流れるセル電流を増幅するカレントミラーと、 セル電流によって第 1の電位を生成する回路と、カレントミラーを構成する PMOSトラ ンジスタの経路以外の経路にセンス期間直前の一定期間にデータ線 DATABを駆 動するプリチャージ回路を具備することで、データ線 DATABをプリチャージしかつ、 高速な読み出しが可能となる。また、センス期間（EQ)およびプリチャージ期間（EQ C)を独立にトリミングできる機構を有することで、パッケージ後に、チップごとに最適 なプリチャージ期間およびセンス期間を設定できる。 [0060] なお、リファレンスセル用カスコード回路、コアセル用のカスコード回路、電圧 Saref 、電圧 Sain、 CAM300、変換器 160が請求の範囲における第 1のカスコード回路、 第 2のカスコード回路、第 1の電位、第 2の電位、メモリ、変換回路にそれぞれ対応す る。またクロックパルス EQCが請求の範囲における所定の信号に対応する。
[0061] 以上本発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に 限定されるものではなぐ請求の範囲に記載された本発明の要旨の範囲内において 、種々の変形、変更が可能である。

Claims

請求の範囲
[1] リファレンスセルのデータ線に流れるリファレンス電流を増幅する第 1のカレントミラー と増幅された該リファレンス電流によって第 1の電位を生成する第 2のカレントミラーと を含む第 1のカスコード回路と、
コアセルのデータ線に流れるコアセル電流を増幅する第 3のカレントミラーと前記第 2のカレントミラーから増幅された前記リファレンス電流に対応する電圧をゲート電圧 として受け、該第 3のカレントミラーによって増幅された該コアセル電流と増幅された 該リファレンス電流の差によって第 2の電位を生成するトランジスタを含む第 2のカス コード回路と
を含む半導体装置。
[2] 前記第 1または第 2のカスコード回路は、前記第 1または第 3のカレントミラーを構成 するトランジスタの経路以外の経路に前記データ線をプリチャージするプリチャージ 回路を含む請求項 1記載の半導体装置。
[3] 前記プリチャージ回路は、所定の信号を受けてセンス期間前またはセンス期間初期 のプリチャージ期間に前記データ線をプリチャージする請求項 2記載の半導体装置
[4] 前記半導体装置は更に、前記センス期間または前記プリチャージ期間に関する情報 を記憶するメモリを含む請求項 3記載の半導体装置。
[5] 前記半導体装置は更に、前記第 1の電位および前記第 2の電位に基づいて信号を 出力するセンスアンプ回路を含む請求項 1から請求項 4のいずれか一項に記載の半 導体装置。
[6] 前記半導体装置は更に、前記第 1の電位および前記第 2の電位に基づいて信号を 出力するセンスアンプ回路と、
前記センスアンプ回路から出力された信号を前記コアセルの記憶状態に応じた情 報に変換する変換回路とを含む請求項 1から請求項 4のいずれか一項に記載の半 導体装置。
[7] 前記第 1または第 2のカスコード回路は更に、前記データ線に対してカスコード接続 されたトランジスタ対を含む請求項 1から請求項 6のいずれか一項に記載の半導体装 置。
[8] 前記コアセルは、複数の異なるしきい値を持つメモリセルである請求項 1から請求項 7 のレ、ずれか一項に記載の半導体装置。
[9] 前記コアセルは、複数の異なるしきい値を持つメモリセルであり、
前記第 2のカスコード回路は、前記コアセルの持つしきレ、値の数に応じた数の前記 第 2の電位を生成するトランジスタを含む請求項 1から請求項 7のいずれか一項に記 載の半導体装置。
[10] 前記第 3のカレントミラーを構成するトランジスタの数は、第 1のカレントミラーを構成 するトランジスタの数と同じである請求項 1から請求項 9のいずれか一項に記載の半 導体装置。
[11] セルのデータ線を流れるセル電流を増幅するカレントミラーと、
前記セル電流によって第 1の電位を生成する回路と、
前記カレントミラーを構成するトランジスタの経路以外の経路に前記データ線をプリ チャージするプリチャージ回路と
を含む半導体装置。
[12] 前記半導体装置は、半導体記憶装置である請求項 1から請求項 11のいずれか一項 に記載の半導体装置。
[13] リファレンスセルのデータ線に流れるリファレンス電流のミラー電流から第 1の電位を 生成するステップと、
コアセルに流れるコアセル電流のミラー電流から第 2の電位を生成するステップとを 有し、
前記コアセル電流のミラー電流は、前記リファレンス電流のミラー電流によって制御 されるセンス信号の生成方法。
[14] リファレンスセルのデータ線に流れるリファレンス電流のミラー電流から第 1の電位を 生成する第 1の回路と、
コアセルを流れるコアセル電流のミラー電流から第 2の電位を生成する第 2の回路 とを有し、
前記コアセル電流のミラー電流は、前記リファレンス電流のミラー電流によって制御 される半導体装置。
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