KR20070042539A

KR20070042539A - 반도체 장치 및 감지 신호의 생성 방법

Info

Publication number: KR20070042539A
Application number: KR1020077002418A
Authority: KR
Inventors: 쓰토무 나카이; 다카오 아카오기; 가즈히데 구로사키
Original assignee: 스펜션 엘엘씨; 스펜션 저팬 리미티드
Priority date: 2004-07-30
Filing date: 2004-07-30
Publication date: 2007-04-23
Also published as: GB2432024A; CN100555463C; JP4618688B2; GB2432024B; KR101176219B1; WO2006011223A1; US7221595B2; GB0703342D0; CN101027730A; US20060023539A1; JPWO2006011223A1; DE112004002930B4; DE112004002930T5

Abstract

반도체 장치는 레퍼런스 셀의 데이터 라인에 흐르는 레퍼런스 전류를 증폭하는 제1 커런트 미러와 상기 레퍼런스 전류에 의하여 제1 전위를 생성하는 제2 커런트 미러를 포함하는 제1 캐스코드 회로와, 코어 셀의 데이터 라인에 흐르는 코어 셀 전류를 증폭하는 제3 커런트 미러와 상기 제2 커런트 미러로부터 레퍼런스 전류값을 게이트 전압으로서 받고, 상기 코어 셀 전류와 상기 레퍼런스 전류의 차에 의하여 제2 전위를 생성하는 트랜지스터를 포함하는 제2 캐스코드 회로를 포함한다. 코어 셀 전류와 레퍼런스 전류의 차에 의하여 제2 전위를 생성하므로, 전원 전위와 접지 전위의 풀 레인지로 제2 전위를 생성할 수 있다. 전원 전압 진폭의 범위를 유효하게 사용할 수 있다. 미소한 전류 마진에 대하여도 센싱이 가능하게 된다.

커런트 미러, 레퍼런스 전류, 캐스코드, 프리차지

Description

반도체 장치 및 감지 신호의 생성 방법 {SEMICONDUCTOR DEVICE AND METHOD FOR GENERATING SENSE SIGNAL}

본 발명은 반도체 장치 및 감지 신호의 생성 방법에 관한 것이다. 더욱 특정하면, 본 발명은 고정밀도의 캐스코드(cascode) 회로를 구비한 반도체 장치 및 감지 신호의 생성 방법에 관한 것이다.

반도체 메모리는 그 전원을 끄면 정보도 사라지는 휘발성 반도체 메모리와, 전원을 꺼도 정보가 유지되는 비휘발성 반도체 메모리로 대별된다. 후자인 비휘발성 메모리의 대표적인 것으로서 데이터 소거를 일제히 실시함으로써 리라이트(rewrite) 시간을 단축시킨 플래쉬 메모리가 알려져 있다. 이러한 플래쉬 메모리의 전류 전압 변환에는 아래와 같은 캐스코드 회로가 이용되어 왔었다.

도 1은 종래의 캐스코드 회로를 나타내는 도면이다. 도 1에 나타내는 바와 같이, 종래의 캐스코드 회로(1)는 레퍼런스 셀 및 코어 셀의 데이터 라인에 대하여 캐스코드 접속된 트랜지스터 쌍(2 및 3)과 증폭용의 저항(4)과, 트랜지스터(5)를 포함한다. 캐스코드 접속된 트랜지스터 쌍(2 및 3)과 캐스코드 풀 업 소자인 저항(4)에 의하여, 리드(read) 시의 셀의 드레인 전압이 되는 데이터 라인 전압 DATAB가 정해지고, 워드 라인에 의하여 선택된 셀의 전류에 의존한 감지 증폭기 입 력 전압 Sain을 공급한다.

도 2는 캐스코드 회로의 종래예에서의 감지 증폭기 입력 전압 진폭을 설명하는 도면이다. 도 2(a)는 도 1의 캐스코드 회로와 데이터가 읽혀지는 메모리 셀과의 접속을 나타내는 도면이고, 도 2(b)는 도 2(a)를 간략화하여 나타낸 도면이다. 도 2(a)에 있어서 도면 부호 6 및 7은 트랜지스터, 8은 메모리 셀을 각각 나타낸다.

특허 문헌 1: 일본 공개 특허 공보 평9-171697호

특허 문헌 2: 일본 공개 특허 공보 평11-120777호

특허 문헌 3: 일본 공개 특허 공보 2001-250391호

그러나, 종래예의 캐스코드 회로(1)에서는 도 2에 나타내는 바와 같이, 감지 증폭기 입력 전압 Sain은 정성적으로는 (VCC-Ｉ·RL)로 정해진다. 따라서, 감지 증폭기 입력 전압 Sain의 진폭은 데이터 라인 전압 DATAB로부터 전원 전압 VCC까지의(VCC-DATAB)으로 제한된다. 즉, 이 캐스코드 회로(1)를 사용하여 큰 감지 증폭기 입력 전압 Sain의 진폭을 취하기 위하여는 첫째, 전원 전압 VCC를 높이거나, 둘째, 데이터 라인 전압 DATAB를 낮추는 두 가지 수단을 생각할 수 있다.

그러나, 전원 전압 VCC는 저소비 전력의 관점에서 저하되는 경향이 있다. 이 때문에, 전원 전압 VCC를 높이는 것은 어렵다. 또한, 데이터 라인 전압 DATAB를 낮추면 분명히 감지 증폭기 입력 전압 Sain의 진폭은 크게 취할 수 있지만, 셀의 비트 라인의 전압도 저하되므로, 감지 기간에 충분히 응답할 수 있는 전류를 취하려면 데이터 라인 전압 DATAB에도 한계가 있다.

또한, 비휘발성 기억장치에 있어서의 대용량화에 대한 요구 때문에, 복수-레벨(multi-level) 셀이 채용되고 있다. 이와같이 복수-레벨 코어 셀에 저장하는 데이터로서 복수-레벨 데이터를 취급함으로써, 1 셀당 다 비트의 정보를 기억시킬 수 있다. 따라서, 등가적으로 비트 비용을 삭감할 수 있다. 그러나, 복수의 레벨을 표현하기 위하여, 코어 셀의 읽기 전류와 레퍼런스 셀의 기준이 되는 전류의 차이, 즉 전류 마진은 종래의 SLC(Single Level Cell)에 비하여 작다. 장래에 있어서, 복수-레벨의 레벨이 많아지면 많아질수록 전류 마진은 작아진다. 또한, 반복하여 설명하지만, 전원 전압이 낮아지면 낮아질수록 전류 마진은 작아진다.

또한, 특허 문헌 1에 기재된 회로에서는 기준 전압을 코어 셀측의 트랜지스터의 게이트 전압으로서 공급하는데 이 기준 전압은 코어 셀의 트랜지스터의 게이트나 배선의 영향을 받게 되기 때문에, 레퍼런스측과 코어측의 회로의 매칭을 하기 어렵다는 문제가 있다. 또한, 특허 문헌 2에 기재된 회로는 복수-레벨 코어 셀에 대한 비교 회로에 대하여 제안하는 것이지만, 전원 전압 진폭의 범위를 유효하게 이용하고 있지 않기 때문에, 저전원 동작 가능한 회로를 제공할 수 없다는 문제가 있다.

또한, 특허 문헌 3에 기재된 회로에서는 기준 전압을 코어 셀측의 트랜지스터의 게이트 전압으로서 공급하도록 하고 있지만, 차동 증폭기에 들어가는 기준 전위와 게이트 전압이 쇼트되기 때문에, 기준 전압이 코어 셀의 트랜지스터의 게이트나 배선의 영향을 받는다. 이 때문에, 레퍼런스측과 코어측에서 매칭을 하기 어렵다는 문제가 있다.

이에, 본 발명은 전술한 종래의 과제를 해결하고, 회로를 매칭시키기 쉽고 저전압 전원 동작이 가능한 높은 정밀도의 캐스코드 회로를 구비한 반도체 장치 및 감지 신호의 생성 방법을 제공하는 것을 목적으로 한다.

상기 과제를 해결하기 위하여, 본 발명은 레퍼런스 셀의 데이터 라인에 흐르는 레퍼런스 전류를 증폭하는 제1 커런트 미러(current mirror)와 증폭된 상기 레퍼런스 전류에 의하여 제1 전위를 생성하는 제2 커런트 미러를 포함하는 제1 캐스코드 회로와, 코어 셀의 데이터 라인에 흐르는 코어 셀 전류를 증폭하는 제3 커런트 미러와 상기 제2 커런트 미러로부터 증폭된 상기 레퍼런스 전류에 대응하는 전압을 게이트 전압으로서 받고, 상기 제3 커런트 미러에 의하여 증폭된 상기 코어 셀 전류와 증폭된 상기 레퍼런스 전류의 차이에 의하여 제2 전위를 생성하는 트랜지스터를 포함하는 제2 캐스코드 회로를 포함하는 반도체 장치이다.

본 발명에 의하면, 제1 전위와, 코어 셀 전류와 레퍼런스 전류의 차이에 의하여 생성한 제2 전위를 사용함으로써, 전원 전위와 접지 전위의 풀 레인지(full range)의 전압을 취급할 수 있다. 이 때문에, 전원 전압 진폭의 범위를 유효하게 사용할 수 있다. 이것에 의하여, 감지 증폭기의 센싱 정밀도를 향상시킬 수 있다. 즉, 미소한 전류 마진에 대하여도 감지가 가능하다고 할 수 있다. 또한, 제1 전위는 제2 캐스코드 회로의 영향을 받지 않고 생성되기 때문에, 제1 캐스코드 회로와 제2 캐스코드 회로를 매칭시키기 쉽다. 따라서, 회로를 매칭시키기 쉽고, 저전압 동작 가능한 고정밀도의 캐스코드 회로를 구비한 반도체 장치를 제공할 수 있다.

본 발명은 상기 구성에 있어서, 상기 제1 또는 제2 캐스코드 회로는 상기 제1 또는 제3 커런트 미러를 구성하는 트랜지스터의 경로 이외의 경로에 상기 데이터 라인을 프리차지(pre-charge)하는 프리차지 회로를 포함한다. 본 발명에 의하면, 데이터 라인을 프리차지함으로써, 데이터 라인을 빨리 안정점에 이르게 할 수 있다. 따라서, 데이터 라인 충전 전류에 의한 센스 마진의 열화(劣化)를 억제할 수 있다. 따라서, 고속의 읽어내기가 가능해진다.

본 발명은 상기 구성에 있어서, 상기 프리차지 회로는 소정의 신호를 받아 감지 기간 전 또는 감지 기간 초기의 프리차지 기간에 상기 데이터 라인을 프리차지 한다. 본 발명에 의하면, 감지 기간에 데이터 라인의 충전을 위한 전류를 흘려보내지 않도록 하거나, 또는 줄일 수 있다.

본 발명은 상기 구성에 있어서, 또한 상기 감지 기간 또는 상기 프리차지 기간에 관한 정보를 기억하는 메모리를 포함한다. 본 발명에 의하면, 메모리에 기억된 감지 기간 또는 프리차지 기간에 관한 정보를 패키지 후에 리라이트함으로써, 패키지 후에 감지 기간 및 프리차지 기간을 설정할 수 있다.

본 발명은 상기 구성에 있어서, 또한 상기 제1 전위 및 상기 제2 전위에 기초하여 신호를 출력하는 감지 증폭기 회로를 포함한다. 본 발명에 의하면, 복수의 전류 레벨에 대하여 미소 전류값의 대소를 판정할 수 있다. 또한, 본 발명은 종래 기술과는 달리, 제1 전위(Saref)와 게이트 전압(NG)은 쇼트되지 않기 때문에, 기준 전위가 되는 제1 전위(Saref)는 감지 증폭기 회로의 입력 게이트의 영향만 받는다. 따라서, 레퍼런스측은 코어측과 같은 회로 구성을 취할 수 있다. 따라서, 종래의 회로보다 매칭시키기가 쉽다.

본 발명은 상기 구성에 있어서, 또한 상기 제1 전위 및 상기 제2 전위에 기초하여 신호를 출력하는 감지 증폭기 회로와, 상기 감지 증폭기 회로로부터 출력된 신호를 상기 코어 셀의 기억 상태에 따른 정보로 변환하는 변환 회로를 포함한다. 이것에 의하여 IO 데이터를 생성할 수 있다.

본 발명은 상기 구성에 있어서, 상기 제1 또는 제2 캐스코드 회로는 또한 상기 데이터 라인에 대하여 캐스코드 접속된 트랜지스터 쌍을 포함한다. 본 발명은 상기 구성에 있어서, 상기 코어 셀은 복수의 다른 문턱값을 가진 메모리 셀이다. 본 발명에 의하면, 레퍼런스 셀의 전류 레벨에 대하여 레퍼런스 전압을 생성하므로, 다양한 전류 레벨에 있어서 미소한 전류 마진을 센싱할 필요가 있는, 복수-레벨 셀 데이터의 읽어내기에도 대응할 수 있다.

본 발명은 상기 구성에 있어서, 상기 코어 셀은 복수의 다른 문턱값을 가진 메모리 셀이고, 상기 제2 캐스코드 회로는 상기 코어 셀이 가진 문턱값의 수에 대응하는 수의 상기 제2 전위를 생성하는 트랜지스터를 포함한다. 본 발명에 의하면, 각각의 레퍼런스 셀의 전류값에 대하여 코어 셀의 전류값과의 차분을 증폭할 수 있고, 복수-레벨에 따른 제2 전위를 생성할 수 있다.

본 발명은 상기 구성에 있어서, 상기 제3 커런트 미러를 구성하는 트랜지스터의 수는 제1 커런트 미러를 구성하는 트랜지스터의 수와 동일하다. 본 발명에 의하면, 회로를 매칭하기 쉬워진다. 또한, 제2 전위를 생성하는 트랜지스터의 게이트 전압을 고속으로 구동할 수 있다.

본 발명은 셀의 데이터 라인을 흐르는 셀 전류를 증폭하는 커런트 미러와, 상기 셀 전류에 의하여 제1 전위를 생성하는 회로와, 상기 커런트 미러를 구성하는 트랜지스터의 경로 이외의 경로에 상기 데이터 라인을 프리차지하는 프리차지 회로를 포함하는 반도체 장치이다. 본 발명에 의하면, 예를 들면 감지 기간 전의 일정기간에 데이터 라인을 프리차지함으로써, 데이터 라인을 빨리 안정점에 이르게 할 수 있다. 이것에 의하여, 감지 기간에 데이터 라인의 충전을 위한 전류를 흘려보내지 않거나, 또는 줄일 수 있다. 따라서, 데이터 라인 충전 전류에 의한 센스 마진의 열화를 억제할 수 있다. 따라서, 고속의 읽어내기가 가능하게 된다. 상기 반도체 장치는 반도체 기억장치에 의하여 구성된다.

본 발명은 레퍼런스 셀의 데이터 라인에 흐르는 레퍼런스 전류의 미러 전류로부터 제1 전위를 생성하는 단계와, 코어 셀에 흐르는 코어 셀 전류의 미러 전류로부터 제2 전위를 생성하는 단계를 가지고, 상기 코어 셀 전류의 미러 전류는 상기 레퍼런스 전류의 미러 전류에 의하여 제어되는 감지 신호의 생성 방법이다. 본 발명에 의하면, 전원 전위와 접지 전위의 풀 레인지(full-range)의 전압을 취급할 수 있다. 이 때문에, 전원 전압 진폭의 범위를 유효하게 사용할 수 있다. 이것에 의하여, 감지 증폭기의 센싱 정밀도를 향상시킬 수 있다. 즉, 미소한 전류 마진에 대하여도 센싱이 가능해진다고 할 수 있다. 또한, 회로를 매칭시키기 쉽다.

본 발명은 또한, 레퍼런스 셀의 데이터 라인에 흐르는 레퍼런스 전류의 미러 전류로부터 제1 전위를 생성하는 제1 회로와, 코어 셀에 흐르는 코어 셀 전류의 미러 전류로부터 제2 전위를 생성하는 제2 회로를 가지고, 상기 코어 셀 전류의 미러 전류는 상기 레퍼런스 전류의 미러 전류에 의하여 제어되는 반도체 장치를 포함한다.

발명의 효과

본 발명에 의하면, 회로를 매칭시키기 쉽고 저전압 전원 동작 가능한 높은 정밀도의 캐스코드 회로를 구비한 반도체 장치 및 감지 신호의 생성 방법을 제공할 수 있다.

도 1은 종래의 캐스코드 회로를 나타내는 도면이다.

도 2는 캐스코드 회로의 종래예에서의 감지 증폭기 입력 전압 진폭을 설명하는 도면이다.

도 3은 실시예 1에 관한 반도체 장치를 나타내는 도면이다.

도 4는 실시예 1에 관한 캐스코드 회로의 개요를 설명하는 도면이다.

도 5는 감지 증폭기 회로를 나타내는 도면이다.

도 6은 MLC에 있어서의 읽어내기 시의 코어 셀 전류 및 레퍼런스 전류의 관계를 나타내는 도면이다.

도 7은 실시예 2에 관한 반도체 장치를 나타내는 도면이다.

도 8은 실시예 2에 관한 캐스코드 회로의 개략도이다.

도 9는 실시예 3에 관한 코어 셀용 캐스코드 회로를 나타내는 도면이다.

도 10은 셀 데이터 읽어내기 시의 타이밍 차트를 나타내는 도면이다.

이하, 첨부 도면을 참조하여 본 발명의 실시예를 설명한다.

실시예 1

도 3에 실시예 1에 관한 반도체 장치를 나타내는 도면이다. 도 3에 나타내는 바와 같이, 반도체 장치(10)는 레퍼런스 셀용 캐스코드 회로(SAR)(20), 복수의 코어 셀용 캐스코드 회로(CAS)(30), 복수의 감지 증폭기 회로(S/A)(40)를 포함한다. 반도체 장치(10)는 단독으로 패키지된 플래쉬 메모리 등의 반도체 기억장치이어도 좋고, 시스템 LSI와 같이 반도체 장치의 일부로서 포함된 것이어도 좋다.

도 3에서는 SLC(Single Level Cell)의 읽어내기를 위한 회로 구성을 나타내고 있다. SLC에서는 한 개의 레퍼런스에 대하여 셀 데이터의 읽어내기가 실시된다.이 때문에, 레퍼런스용 캐스코드 회로(20)가 준비되어 있다. 레퍼런스 셀의 드레인 단자에 데이터 라인 DATABref를 통하여 접속되어 있다. 레퍼런스 셀용 캐스코드 회로(20)는 레퍼런스 전압 Saref 및 NMOS 게이트 전압 NG를 생성한다.

또한, 16개의 코어 셀용 캐스코드 회로(30)가 준비되어 있고, 동일한 워드 라인에서 선택되는 16개의 코어 셀의 드레인 단자에 데이터 라인 DATAB(15:0)를 통하여 접속되어 있다. 또한, 레퍼런스 셀용 캐스코드 회로(20)로부터 공급되는 NMOS 게이트 전압 NG를 각각의 코어 셀용 캐스코드 회로(30)가 입력받고, 코어 셀의 읽어내기 전류에서 레퍼런스 셀의 읽어내기 전류를 뺀 차분을 증폭한 전압으로 하여 감지 증폭기 입력 전압 Sain(15:0)을 생성한다. 16개의 감지 증폭기 회로(40)는 레퍼런스 전압 Saref 및 대응하는 감지 증폭기 입력 전압 Sain(n)(n=0-15)를 받고, 전압의 대소에 따른 값 「0」 또는 「1」을 DSI(n)(n=0-15)에 출력한다.

다음으로, 각 캐스코드 회로에 대하여 구체적으로 설명한다. 도 4는 실시예 1에 관한 캐스코드 회로의 개요를 설명하는 도면이다. 부호 20은 레퍼런스 셀용 캐스코드 회로, 30은 코어 셀용 캐스코드 회로, 40은 감지 증폭기 회로를 각각 나타낸다. 레퍼런스 셀용 캐스코드 회로(20)는 레퍼런스 셀(12)의 데이터 라인(28)에 대하여 캐스코드 접속된 트랜지스터(21 및 22)와 PMOS 트랜지스터(23 내지 25)로 구성된 PMOS 커런트 미러와, 레퍼런스 전류 iref에 의하여 레퍼런스 전위(제1 전위) Saref를 생성하는 동시에, NMOS 트랜지스터(26 및 27)로 구성되는 NMOS 커런트 미러와, 저항(29)을 포함한다.

레퍼런스용의 캐스코드 회로(20)는 PMOS 커런트 미러에 의하여 증폭하거나 레퍼런스 전류 iref를 NMOS 커런트 미러의 NMOS 트랜지스터(27)에 공급함으로써 노드 NG의 전위를 생성하고, 이를 NMOS 트랜지스터(35)의 게이트 전압 NG로서 코어 셀용 캐스코드 회로(30)에 공급하는 동시에, 증폭된 레퍼런스 전류 iref를 NMOS 트랜지스터(26)에 공급하여, 레퍼런스 전압 Saref를 생성한다. 노드 NG의 전위는 레퍼런스 전압 Saref를 생성하는 트랜지스터(24)와는 다른 트랜지스터(25)에 의하여 생성하는 구성으로 하고 있다. 이것에 의하여, 노드 NG를 Saref와는 별도로 고속으로 충전할 수 있다.

코어 셀용 캐스코드 회로(30)는 코어 셀(11)의 데이터 라인(36)에 대하여 캐스코드 접속된 트랜지스터(31 및 32)와, PMOS 트랜지스터(33 및 34)로 구성된 PMOS 커런트 미러와, 레퍼런스 셀용 캐스코드 회로(20)로부터 출력된 NMOS 게이트 전압 NG를 입력받는 NMOS 트랜지스터(35)와, 저항(37)을 포함한다. 코어 셀용의 캐스코드 회로(30)는 NMOS 게이트 전압 NG를 입력받는 NMOS 트랜지스터(35)와, 코어 셀 전류를 증폭하는 PMOS 커런트 미러에 의하여, 코어 셀 전류 Icore와 레퍼런스 전류 iref의 차를 증폭한 감지 증폭기 입력 전압(제2 전위) Sain을 생성한다.

종래의 캐스코드 회로에서는 감지 증폭기 입력 전압의 진폭이 (VCC-DATAB)로 제한되어 있었다. 본 실시예의 코어 셀용 캐스코드 회로(30)에서는 노드 b를 감지 증폭기 입력 전압으로서 사용하지 않고, PM0S 커런트 미러의 게이트에 접속한다. 즉, 캐스코드 회로(30)의 출력단을 트랜지스터(33 및 34)로 이루어지는 PMOS 커런트 미러로 구성한다. 이것에 의하여, 셀 전류 icore를 그대로 증폭하여 전할 수 있다.

다음으로, 감지 증폭기 회로(40)에 대하여 설명한다. 도 5는 감지 증폭기 회로(40)를 나타내는 도면이다. 도 5에 나타내는 바와 같이, 감지 증폭기 회로(40)는 PMOS 트랜지스터(41 내지 49), NMOS 트랜지스터(50 내지 55) 및 인버터(56 내지 58)를 포함한다. 감지 증폭기 입력 전위 Sain 및 레퍼런스 전위 Saref에 대하여, 2단의 PMOS 트랜지스터 구성의 차동쌍과 증폭단에 의하여 차를 증폭하는 구성이며, 트랜지스터(53)의 게이트에 EQ의 제어 신호 및 PMOS 트랜지스터(49)의 게이트 및 NMOS 트랜지스터(54)의 게이트에 접속된 인버터(56)에 LT의 제어 신호가 입력되어 있다.

인버터(57 및 58)에 의하여 구성되는 DSI의 래치부에 2개의 입력 전압의 대소 판정 결과가 래치된다. 또한, PMOS 트랜지스터(41 내지 43)의 게이트에 입력되는 Vr1은 아날로그 기준 전압이다. 또한, 부호 300은 CAM(비휘발성의 내부 참조 메모리: Content Addressable Memory)이다. CAM 300은 제어 회로(도시 생략)에 의하 여 써넣기 또는 읽어내기 동작이 실시된다. 이 CAM 300은 클럭 펄스 EQC와 감지 기간을 규정하는 펄스 EQ에 관한 정보를 기억한다.

상기 구성에 의하여, 감지 증폭기 회로(40)는 레퍼런스 전압 Saref 및 감지 증폭기 입력 전압 Sain을 비교하고, 이들의 전압의 대소에 대하여, 「0」 또는 「1」의 DSI를 출력한다. 예를 들면, 감지 증폭기 회로(40)는 감지 증폭기 입력 전압 Sain > 레퍼런스 전압 Saref에 대하여, DSI=「0」, 감지 증폭기 입력 전압 Sain < 레퍼런스 전압 Saref에 대하여, DSI=「1」을 출력한다. (Icore-Iref) > 0일 때에 「0」을 출력하므로, Icore > Iref에서「0」, Icore<Iref에서 「1」을 출력하게 된다. 따라서, 셀 전류의 비교가 바르게 실시되고 있는 것을 확인할 수 있다.

이 때, Sain 및 Saref는 감지 증폭기 회로(40)의 입력 전압이고, 감지 증폭기 입력 게이트에 대하여 증폭된 전류를 공급함으로써, VSS 내지 VCC간의 풀 레인지(full range)의 전압을 취할 수 있다. 즉, 종래의 캐스코드 회로에서 감지 증폭기 입력 전압이(VCC-DATAB)의 범위에서만 공급되는, 데이터 라인 전압 DATAB에 의하여 제어되는 문제가 본 발명의 캐스코드 회로(30)에서는 발생하지 않는다. (VCC-VSS)의 풀 레인지로 감지 증폭기 입력 전압을 공급할 수 있다. 따라서, 감지 증폭기 입력 전압으로서 전원 전압 진폭의 범위를 유효하게 사용할 수 있다. 이 때문에, 감지 증폭기의 센싱 정밀도를 높일 수 있다. 즉, 미소한 전류 마진에 대하여도 센싱이 가능하게 되는 것이다. 이 때, 도 4에 나타내는 캐스코드 회로(20 및 30)에 있어서, 각각의 노드 b가 구동하는 부하가 동일하면 더욱 좋다. 이것은 캐스코드 회로(20 및 30)에 있어서, 트랜지스터(24), (25) 및 (34)의 수(數)나 크기를 조정 함으로써 양 회로를 매칭시킬 수 있다. 그 때, 마찬가지로 하여 트랜지스터(26, 27 및 35)의 수나 크기를 조정한다.

이상 실시예 1에 의하면, SLC의 읽어내기에 있어서도 저전원 전압 상황하에서나 미소한 전류 마진의 센싱을 필요로 하는 경우에도 셀 데이터의 읽어내기가 가능하게 된다.

실시예 2

다음으로, 실시예 2에 대하여 설명한다. 도 6은 MLC(2비트/셀)에 있어서의 읽어내기시의 코어 셀 전류 및 레퍼런스 전류의 관계를 나타내는 도면이다. MLC에서는 메모리 셀이 복수의 다른 문턱값을 가지도록 구성되어 있다. 도 6에 있어서, 가로축은 게이트 전압(문턱값 분포에 대하여는 문턱값), 세로축은 드레인 전류(문턱값 분포에 대하여는 분포 도수)를 나타낸다. 셀의 문턱값 분포는 2비트를 나타내기 때문에, "0", "1", "2", "3"의 4개 상태 중 어느 하나이다.

예를 들면, LEVEL1의 문턱값을 가진 코어 셀이 선택되고, 읽어내기를 실시하는 경우를 들어 설명한다. 3 개의 레퍼런스 셀 ref(2:0) 및 선택된 코어 셀 core의 게이트 전극에는 읽어내기 시의 워드 라인 WL 전압이 인가되어 있다. 또한, 워드 라인 전압은 LEVEL3의 셀이 전류를 거의 흘려보내지 않는 값으로 설정되어 있다. 따라서, 레퍼런스 셀 ref(2:0) 및 선택된 코어 셀 core의 셀 전류는 각각 Iref(2) 및 icore가 된다.

이 때는 코어 셀이 LEVEL1의 문턱값을 가지기 때문에, 그 전류에는 Icore ≤ irefO, icore ≥ Iref1, icore ≥ iref2의 관계가 있다. 이 셀 전류의 대소 관계를 판정함으로써, 코어 셀이 가지는 문턱값가 4개의 상태 중 어느 상태에 있는 지에 대한 정보를 읽어내는 것이 가능하게 된다. 즉, 2비트의 정보를 얻게 된다.

도 7은 실시예 2에 관한 반도체 장치(100)를 나타내는 도면이다. 도 7에 나타내는 바와 같이, 반도체 장치(100)는 복수의 레퍼런스 셀용 캐스코드 회로(SAR)(120), 복수의 코어 셀용 캐스코드 회로(CAS)(140), 복수의 감지 증폭기(S/A) (40), 변환기(160)를 포함한다. 또한, 실시예 1과 동일 부분에 대하여는 동일 부호를 붙었다.

3 개의 레퍼런스 셀의 드레인 단자에 데이터 라인 DATABref(2:0)를 통하여 접속된 레퍼런스 셀용 캐스코드 회로(120)는 각각 레퍼런스 전압 Saref(2:0) 및 NMOS 게이트 전압 NG(2:0)를 출력한다. 동시에 선택되는 8개의 코어 셀의 드레인 단자에 데이터 라인 DATAB(7:0)를 통하여 접속된 8개의 코어 셀용 캐스코드 회로(140)는 각각 NMOS 게이트 전압 NG(2:0)도 입력받고, 대응하는 하나의 코어 셀의 읽어내기 전류에 따라, 3 개의 감지 증폭기 입력 전압 Sain(2:0)을 공급한다.

이 3비트로 구성된 읽어낸 데이터는, 셀 상태에 따라 3비트 - 2비트 변환기(160)에 의하여 2비트의 정보(2개의 IO 비트들)로 변환된다. 이진 4 레벨의 MLC(Multi Level Cell)에서는 1 개의 셀 상태로서 4개의 상태를 가지고 있다. 이 때문에, 선택된 셀이 어느 상태에 있는지를 읽어내기 위하여 1 개의 코어 셀에 대하여 3 개의 레퍼런스 셀과의 비교가 실시된다.

다음으로, 실시예 2에 관한 캐스코드 회로에 대하여 설명한다. 도 8은 실시예 2에 관한 캐스코드 회로의 개략도이다. 120은 레퍼런스 셀용 캐스코드 회로, 140은 코어 셀용 캐스코드 회로를 각각 나타내고 있다.

레퍼런스 셀용 캐스코드 회로(120)는 레퍼런스 셀(112)의 데이터 라인(131)에 대하여 캐스코드 접속된 트랜지스터(121 및 122)와, PMOS 트랜지스터(123 내지 l26)로 구성된 PMOS 커런트 미러와, 레퍼런스 전류 iref에 의하여 레퍼런스 전위 Saref(n)를 생성하는 동시에, NMOS 트랜지스터(127 내지 129)로 구성되는 NMOS 커런트 미러와, 저항(130)을 포함한다.

PMOS 커런트 미러에 의하여 증폭된 레퍼런스 전류 iref를 NMOS 커런트 미러의 NMOS 트랜지스터(128, 129)에 공급함으로써 노드 NG(n)의 전위를 생성하고, NMOS 트랜지스터(147 내지 149)의 어느 하나의 게이트 전압 NG(n)로서 공급하는 동시에, 증폭된 레퍼런스 전류 iref를 NMOS 트랜지스터(127)에 공급하여, 레퍼런스 전압 Saref(n)를 생성한다. 노드 NG(n)의 전위는 레퍼런스 전압 Saref(n)를 생성하는 트랜지스터(127)와는 다른 트랜지스터(125 및 126)에 의하여 생성하는 구성으로 되어 있다. 이것에 의하여, 노드 NG(n)를 Saref(n)와는 별도로 고속으로 충전할 수 있다. 코어 셀용 캐스코드 회로(140)는 코어 셀 111의 데이터 라인(151)에 대하여 캐스코드 접속된 트랜지스터(141 및 142)와 PMOS 트랜지스터(143 내지 146)로 구성된 PMOS 커런트 미러와, 레퍼런스 셀용 캐스코드 회로(120)로부터 출력된 NMOS 게이트 전압 NG(2:0)를 입력받는 NMOS 트랜지스터(147 내지 149)와, 저항(150)을 포함한다.

도8에 도시된 캐스코드 회로는 도 4에 나타낸 캐스코드 회로와 원리적으로는 등가이지만, 몇 가지 점에서 상이하다. 먼저, 코어 셀용 캐스코드 회로(140)는 입 력으로서 도 7에 도시한 3 가지의 레퍼런스 셀용 캐스코드 회로(120)로부터 NMOS 게이트 전압 NG(2:0)을 받는다. 이 때문에, 전압 Sain을 생성하는 트랜지스터로서 3가지의 트랜지스터(147 내지 149)가 설치되어 있다. 이것은 3가지의 레퍼런스 셀 데이터와의 비교를 하기 때문이다. 이것에 의하여, 각각의 레퍼런스 셀의 전류값에 대하여 코어 셀의 전류값과의 차분이 증폭될 수 있고, 3 개의 감지 증폭기의 입력 전압 Sain(2:0)으로 공급된다.

3개의 커런트 미러들이 채용되는 구성에 의하여, 코어 셀용의 캐스코드 회로(140)에는 단지 하나의 캐스코드 회로가 제공된다. 또한, 레퍼런스 셀용 캐스코드 회로(120)는 3 개의 레퍼런스 셀에 대하여 각각 1 개씩 총 3 개가 준비되어 있다.

실시예 2의 레퍼런스용 캐스코드 회로(120)가 실시예 1의 레퍼런스 셀용 캐스코드 회로(2O)와 다른 점은 노드 b로부터 본 커런트 미러용의 PMOS 트랜지스터 (123 내지 126)의 게이트의 수를 코어 셀용의 캐스코드 회로(140)의 커런트 미러용의 PMOS 트랜지스터(143 내지 146)의 게이트의 수와 동일하게 하고 있는 점이다. 이것에 의하여, 레퍼런스용 캐스코드 회로(120)와 코어 셀용 캐스코드 회로(140)는 노드 b로부터 본 부하가 근사(近似)하므로, 회로를 매칭시키기 쉽다. 또한, 코어 셀용 캐스코드 회로(140)는 게이트 전압 NG(n)를 구동하는 PMOS 트랜지스터 (143 내지 146)가 실시예 1의 경우에 비하여 2배이다. 이것에 의하여 2차적인 효과로서 NMOS 게이트 전압 NG(n)를 고속으로 구동할 수 있다.

실시예 2에 의하여, MLC의 읽어내기에 있어서도 저전원 전압 상황하에서나 미소한 전류 마진의 센싱을 필요로 하는 경우에도 셀 데이터의 읽어내기가 가능해진다.

실시예 3

다음으로, 실시예 3에 대하여 설명한다. 데이터 라인의 충전이 늦은 경우, 감지 기간에 선택된 셀의 전류 이외에 데이터 라인 DATAB의 충전을 위한 전류가 PMOS 커런트 미러의 PMOS 트랜지스터의 전류로서 흐르게 된다. 그러면, 전류를 흘려보내지 않는 셀에 대하여 센싱을 하기 위한 마진이 작아진다. 이를 피하기 위하여 발명된 것이 도 9에 나타낸 실시예 3에 관한 캐스코드 회로이다.

도 9는 실시예 3에 관련되는 코어 셀용 캐스코드 회로를 나타내는 도면이다.코어 셀용 캐스코드 회로(230)는 코어 셀의 데이터 라인(231)에 대하여 캐스코드 접속된 트랜지스터(233 및 234)와, PMOS 트랜지스터(235 및 236)로 구성된 PMOS 커런트 미러와, 저항(237 내지 239)과, PMOS 트랜지스터(240)와, NMOS 트랜지스터(241)와, 인버터(242)를 포함한다. PMOS 트랜지스터(240), NMOS 트랜지스터(241), 인버터(242)가 데이터 라인 DATAB를 프리차지하는 프리차지 회로를 구성한다. 신호 EQC를 수신한 인버터(242)가 구동하는 PMOS 트랜지스터(240)는 NMOS 트랜지스터(241)를 통하여 데이터 라인 DATAB에 접속된다. NMOS 트랜지스터(241)의 게이트는 저항(239)과 NMOS 트랜지스터(233) 사이의 노드 aa에 접속되어 있다.

프리차지 회로는 커런트 미러를 구성하는 PMOS 트랜지스터(235 및 236)의 경로 이외의 경로에 설치되어 있고, 센싱기간(EQ) 직전의 일정기간(EQC)에 데이터 라인DATAB를 구동한다. 감지 기간의 초기 또는 감지 기간에 들어가기 전에 하 이(HIGH)가 되는 클럭 펄스 EQC에 의하여, PMOS 트랜지스터(240)를 구동하여 데이터 라인 DATAB를 충전 프리차지할 수 있는 구성이 되어 있다. 이것에 의하여, 감지 기간에 데이터 라인DATAB의 충전을 위한 전류를 흘려보내지 않거나, 또는 줄일 수 있다. 그러므로, 데이터 라인 충전 전류에 의한 센스 마진의 열화를 억제할 수 있다. 이 구성은 레퍼런스 셀용 캐스코드 회로에도 적용할 수 있고, 또한 실시예 1이나 실시예 2의 경우에도 적용할 수 있는 것은 말할 것도 없다.

도 1O은 셀 데이터의 읽어내기 시의 타이밍 차트를 나타내는 도면이다. 도 5에서 설명한 감지 증폭기 회로(40)를 참조하여 설명한다. 어드레스 Address의 변화를 검지하는 회로에 의하여 생성되는 펄스 ATD로부터 셀 데이터의 읽어내기가 시작된다. 워드 라인 전압이 선택 셀의 게이트에 인가되는 타이밍으로, 펄스 ATD가 로우(LOW)로 되고 신호 EQ 및 EQC가 하이로 된다. 클럭 펄스 EQC와 감지 기간을 규정하는 펄스 EQ는 감지 기간의 초기 또는 감지 기간에 들어가기 전에 하이가 되는 펄스이다. 신호 EQC가 하이로 코어 셀 및 레퍼런스 셀의 데이터 라인 전압 DATAB가 프리차지된다.

그 후, 신호 EQ가 로우로 되어, 감지 증폭기 회로(40)가 감지 증폭기 입력 전위 Sain과 감지 증폭기 입력 전압 Saref의 비교 결과를 증폭하고, 동시에 신호 LT가 로우로 된다. 신호 LT의 상승으로 비교 결과를 인버터(57 및 58)로 이루어지는 래치에 래치하고, 읽어내기 데이터가 출력된다.

이 때, Ta는 펄스 EQC의 클럭 펄스 폭 및 Tb는 펄스 EQC의 하강으로부터 펄스 EQ의 하강까지의 폭을 각각 CAM 300에 의하여 트리밍할 수 있도록 함으로써, 칩 마다 최적의 클럭 폭 및 감지 기간을 설정할 수 있다. CAM300은 펄스 EQC의 하강으로부터 펄스 EQ의 하강까지의 폭 Tb를 감지 기간(EQ)에 관한 정보로서, 펄스 EQC의 클럭 펄스 폭 Ta를 프리차지 기간(EQC)에 관한 정보로서 리라이트 가능하게 기억한다.

실시예 3에 의하면, 셀의 데이터 라인을 흐르는 셀 전류를 증폭하는 커런트 미러와, 셀 전류에 의하여 제1의 전위를 생성하는 회로와, 커런트 미러를 구성하는 PM0S 트랜지스터의 경로 이외의 경로에 감지 기간 직전의 일정기간에 데이터 라인 DATAB를 구동하는 프리차지 회로를 구비함으로써, 데이터 라인 DATAB를 프리차지하고, 또한 고속의 읽어내기가 가능하게 된다. 또한, 감지 기간(EQ) 및 프리차지 기간(EQC)을 독립적으로 트리밍할 수 있는 기구를 가짐으로써, 패키지 후에 칩 마다 최적의 프리차지 기간 및 감지 기간을 설정할 수 있다.

또한, 레퍼런스 셀용 캐스코드 회로, 코어 셀용의 캐스코드 회로, 전압 Saref, 전압 Sain, CAM300, 변환기(160)가 청구범위에 있어서의 제1 캐스코드 회로, 제2 캐스코드 회로, 제1 전위, 제2 전위, 메모리, 변환 회로에 각각 대응한다. 또한, 클럭 펄스 EQC가 청구범위에 있어서의 소정의 신호에 대응한다.

이상, 본 발명의 바람직한 실시예에 대하여 상세하게 설명하지만, 본 발명은 이러한 특정 실시예에 한정되지 않고, 청구범위에 기재된 본 발명의 요지의 범위 내에 있어서, 여러 가지의 변형, 변경이 가능하다.

Claims

레퍼런스 셀의 데이터 라인에 흐르는 레퍼런스 전류를 증폭하는 제1 커런트 미러와 증폭된 상기 레퍼런스 전류에 의하여 제1 전위를 생성하는 제2 커런트 미러를 포함하는 제1 캐스코드 회로와,

코어 셀의 데이터 라인에 흐르는 코어 셀 전류를 증폭하는 제3 커런트 미러와 상기 제2 커런트 미러로부터 증폭된 상기 레퍼런스 전류에 대응하는 전압을 게이트 전압으로서 받고, 상기 제3 커런트 미러에 의하여 증폭된 상기 코어 셀 전류와 증폭된 상기 레퍼런스 전류의 차이에 의하여 제2 전위를 생성하는 트랜지스터를 포함하는 제2 캐스코드 회로

를 포함하는 반도체 장치.
제1항에 있어서, 상기 제1 또는 제2 캐스코드 회로는 상기 제1 또는 제3 커런트 미러를 구성하는 트랜지스터의 경로 이외의 경로에 상기 데이터 라인을 프리차지 하는 프리차지 회로를 포함하는 반도체 장치.
제2항에 있어서, 상기 프리차지 회로는 소정의 신호를 받아 감지 기간 전 또는 감지 기간 초기의 프리차지 기간에 상기 데이터 라인을 프리차지하는 반도체 장치.
제3항에 있어서, 상기 반도체 장치는 또한 상기 감지 기간 또는 상기 프리차지 기간에 관한 정보를 기억하는 메모리를 포함하는 반도체 장치.
제1항 내지 제4항 중 어느 하나의 항에 있어서, 상기 반도체 장치는 또한 상기 제1 전위 및 상기 제2 전위에 기초하여 신호를 출력하는 감지 증폭기 회로를 포함하는 반도체 장치.
제1항 내지 제4항 중 어느 하나의 항에 있어서, 상기 반도체 장치는 또한 상기 제1 전위 및 상기 제2 전위에 기초하여 신호를 출력하는 감지 증폭기 회로와,

상기 감지 증폭기 회로로부터 출력된 신호를 상기 코어 셀의 기억 상태에 따른 정보로 변환하는 변환 회로

를 포함하는 반도체 장치.
제1항 내지 제6항 중 어느 하나의 항에 있어서, 상기 제1 또는 제2 캐스코드 회로는 또한 상기 데이터 라인에 대하여 캐스코드 접속된 트랜지스터 쌍을 포함하는 반도체 장치.
제1항 내지 제7항 중 어느 하나의 항에 있어서, 상기 코어 셀은 복수의 다른 문턱값을 가진 메모리 셀인 반도체 장치.
제1항 내지 제7항 중 어느 하나의 항에 있어서, 상기 코어 셀은 복수의 다른 문턱값을 가진 메모리 셀로서,

상기 제2 캐스코드 회로는 상기 코어 셀이 가지는 문턱값의 수에 대응하는 수의 상기 제2 전위를 생성하는 트랜지스터를 포함하는 반도체 장치.
제1항 내지 제9항 중 어느 하나의 항에 있어서, 상기 제3 커런트 미러를 구성하는 트랜지스터의 수는 제1 커런트 미러를 구성하는 트랜지스터의 수와 동일한 반도체 장치.
셀의 데이터 라인을 흐르는 셀 전류를 증폭하는 커런트 미러와,

상기 셀 전류에 의하여 제1 전위를 생성하는 회로와,

상기 커런트 미러를 구성하는 트랜지스터의 경로 이외의 경로에 상기 데이터 라인을 프리차지하는 프리차지 회로

를 포함하는 반도체 장치.
제1항 내지 제11항 중 어느 하나의 항에 있어서, 상기 반도체 장치는 반도체 기억 장치인 반도체 장치.
레퍼런스 셀의 데이터 라인에 흐르는 레퍼런스 전류의 미러 전류로부터 제1 전위를 생성하는 단계와,

코어 셀에 흐르는 코어 셀 전류의 미러 전류로부터 제2 전위를 생성하는 단계를 가지고,

상기 코어 셀 전류의 미러 전류는 상기 레퍼런스 전류의 미러 전류에 의하여 제어되는 감지 신호의 생성 방법.
레퍼런스 셀의 데이터 라인에 흐르는 레퍼런스 전류의 미러 전류로부터 제1 전위를 생성하는 제1 회로와,

코어 셀을 흐르는 코어 셀 전류의 미러 전류로부터 제2 전위를 생성하는 제2 회로를 가지고,

상기 코어 셀 전류의 미러 전류는 상기 레퍼런스 전류의 미러 전류에 의하여 제어되는 반도체 장치.