JP2000251480A

JP2000251480A - マルチレベル不揮発性メモリの読み出し方法、及びマルチレベル不揮発性メモリ

Info

Publication number: JP2000251480A
Application number: JP2000049429A
Authority: JP
Inventors: Rino Micheloni; リノ・ミケローニ; Giovanni Campardo; ジョバンニ・カンパルド
Original assignee: STMicroelectronics SRL
Current assignee: STMicroelectronics SRL
Priority date: 1999-02-26
Filing date: 2000-02-25
Publication date: 2000-09-14
Also published as: EP1031991B1; US6301149B1; DE69916783D1; EP1031991A1

Abstract

(57)【要約】【課題】迅速且つ信頼できるものとしてマルチレベル
セルを読み出すことができる読み出し方法とメモリとを
提供する。【解決手段】複数の基準電流を備えたセル内を流れる
電流を比較する読み取り回路（３０、３１、３２）が相
互に同一ではないが、比較された電流を相違させて増幅
する。特に、最小基準電流（Ｉ_R3）に関係される読み取
り回路（３２）はそれぞれの基準電流（３３ｃ）に至る
まで他の読み取り回路（３０、３１）以上のセル電流を
増幅する。それにより、電流ダイナミックスが増加さ
れ、読み出し電圧を低く維持できる。そのため、最低基
準電流（Ｉ_R3）の固有特性が、直前のメモリセル分布
（Ｉ_M3）の特性近く又は特性上にあり、異なる論理レベ
ルの間における識別可能性を低減する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マルチレベル不揮
発性メモリの読み出し方法と、マルチレベル不揮発性メ
モリ、特にフラッシュメモリとに関する。

【０００２】

【従来の技術】公知のように、かなり大きな密度を備え
た不揮発性メモリの要求がマルチレベルメモリの設計に
至り、セルの浮動ゲート領域内に記憶されたデータが幾
つかの論理レベルにコード化されている。その論理レベ
ルによって各セル内に記憶された電荷量が分割されてい
る。

【０００３】図１は、２レベルメモリに対してゲート・
ソース電圧Ｖ_gsを、フラッシュセルのドレーン・ソース
電流Ｉ_dsに結びつけた特性を示している。即ち、データ
はメモリの各セル内で二つの可能な値を備えたビットに
よってコード化されている。その二つの可能な値は、セ
ルのプログラムされている状態又はプログラムされてい
ない状態に順に依存するオン状態又はオフ状態にそれぞ
れ関連している。特に、図１では、Ｖ_tv及びＶ_twがゲー
ト・ソース電圧Ｖ_gsの値を示し、そのゲート・ソース電
圧でフラッシュセルが未使用（消去）セルと書き込みセ
ルとに対して電流を誘導し始める。このタイプのメモリ
では、一般的に、閾値Ｖ_tv（通常１〜２．５Ｖ（ボル
ト））を備えた特性が論理値「１」に割り当てられ、閾
値Ｖｔｖ（略５Ｖ以上）を備えた特性が論理値「０」に
割り当てられている。

【０００４】公知であるが、メモリセルを読み出すこと
は、既定ゲート・ソース電圧Ｖ_gsでメモリセルによって
吸収された電流を電圧に変換することである。該電圧
は、適切なコンパレータ回路によってその時ＣＭＯＳ出
力レベルに移される。公知の読み出し回路の例が図２で
示されている。読み出し回路１は（カレントミラー回路
２によって形成された）電流／電圧コンバータと、コン
パレータ３とから成る。カレントミラー回路２はメモリ
セル４と、基準セル５と、コンパレータ３の入力とにそ
れぞれ接続された２ノードを有している。コンパレータ
３の出力は読み出されたビットをコード化したＣＭＯＳ
レベル信号を供給する。

【０００５】マルチレベルセルの場合には、平面
（Ｖ_gs、Ｉ_ds）が、例えば図３で示されるように、四つ
の論理値「１１」、「１０」、「０１」、及び「００」
に対応する１セル当たり２ビットの記憶に関し、幾つか
の特性によって分割されている。ここでは、四つの論理
値は四つの相違した閾値Ｖ_t1、Ｖ_t2、Ｖ_t3、及びＶ_t4に
対応し、該閾値はメモリセルの浮動ゲート領域内に記憶
された異なる電荷量に順に結びつけられている。

【０００６】セルのプログラミングは不確定性によって
影響され、図１及び図３の特性は実際に得られた分布の
中央値を示している。実際に、各閾値は、最小値と最大
値との間から成る値の各分布に関連されている。該最大
値は、前の分布の最大値及び（又は）次の分布の最小値
から十分に間隔を置かれ、セルの正しい読み出しを可能
としている。更に、各分布は、例えばメモリが不均一な
図４で示されるように、異なった振幅を表している。そ
の振幅は各２ビットを記憶したメモリセルに関係される
分布を示している。

【０００７】この場合でも、読み出しはセル内の電流を
電圧に変換することである。それから、こうして得られ
た電圧は、上述された閾値分布の間に介在する種々の電
圧値と比較される。

【０００８】読み出したマルチレベルセルの場合に生じ
る問題の一つは、読み出されるべきセルのゲート端子に
印加された読み出し電圧に関連されている。選択された
読み出し電圧で、（おそらく最大閾値電圧でプログラム
されたセルを除いた）全ての読み出しセルが、変換電圧
を異なった電圧レベルと比較することができるようにオ
ン状態でなければならない。その結果として、読み出し
電圧が最後から二番目の閾値電圧（図３ではＶ_t3、図４
では６Ｖに等しいＶ_R ）より少なくとも大きくなければ
ならない。

【０００９】図５は、図４で示された閾値分布と、読み
出し電圧Ｖ_R でメモリセル内の電流を比較した三つの基
準電流値Ｉ_R1、Ｉ_R2、及びＩ_R3とを考慮した特性可変間
隔を示している。実際に、三つの基準電流値は、特性の
様々な分布の間に中間値を有している。

【００１０】一つの実施の形態によれば、６Ｖの読み出
し電圧Ｖ_Rで、論理レベル「１１」に関連した電流分布
は７０〜８５μＡを変化し、論理「１０」に関連した電
流分布は４０〜５０μＡを変化し、論理「０１」に関連
した電流分布は１０〜２０μＡを変化し、論理「００」
に記憶されたセルはオフ状態である。それ故、基準電流
Ｉ_R1、Ｉ_R2、及びＩ_R3はそれぞれ６０、３０、及び５μ
Ａに等しい。

【００１１】図６は、図５の三つの基準電流Ｉ_R1、
Ｉ_R2、及びＩ_R3に対応する三つの基準電圧Ｖ₁ 、Ｖ₂ 、
及びＶ₃（Ｖ₁＜Ｖ₂＜Ｖ₃）を比較した後に、１セル
内に記憶された２ビット０１及び０２を生成する読み出
し論理回路１０の例を示している。詳細には、読み出し
論理回路１０は、三つのコンパレータ１１、１２、及び
１３を有する。そのコンパレータは、非反転入力時に読
み出しメモリセル内の電流を変換することから生じた同
一電圧Ｖ_m と、反転入力時に各基準電圧Ｖ₁、Ｖ₂、及
びＶ₃とを受け入れる。コンパレータ１１の出力は三つ
の入力を備えた第１ＡＮＤゲート１４の第１入力に接続
されている。コンパレータ１２の出力は読み出し論理回
路１０の第１出力１５を形成し、第１インバータ１６を
介して第１ＡＮＤゲート１４の第２入力に接続されてい
る。コンパレータ１３の出力は第１ＡＮＤゲート１４の
第３入力と、二つの入力を備えた第２ＡＮＤゲート１７
における一つの入力とに接続されている。第１ＡＮＤゲ
ート１４の出力は、第２インバータ１８を介して第２Ａ
ＮＤゲート１７の第２入力に接続されている。このよう
に、読み出し論理回路１０の出力１５は第１ビット０１
を供給する。第２ＡＮＤゲート１７の出力は読み出し論
理回路１０の第２出力１９を形成し、第２ビット０２を
供給する。

【００１２】注目されたタイプのメモリセルは小さな利
得（２０μＡ／Ｖ）を有している。更に、存在するアー
キテクチュアの要求によれば、読み出し電圧Ｖ_R （上述
したように、閾値電圧の分布によって制限される最小
値）が過度に高くない（例えば６Ｖより大きくない）こ
とである。このような状況が問題となるのは、４レベル
（２ビット）を記憶したセルを読み出した時である。実
際に、相互に１０μＡ異なるが、相違した共通モード寄
与度を備えた電流間で識別することが必要である。その
相違した共通モード寄与度は、種々の電流間の差が常に
１０μＡに等しくなるように設定されているが、絶対値
が０〜７０μＡ変位することによって与えられている。
識別はまた、異なった閾値に関連される利得内での変化
によってもっと複雑になる。

【００１３】

【発明が解決しようとする課題】それ故、本発明の目的
は、公知の解決法における不都合を克服し、迅速且つ信
頼できるものとしてマルチレベルセルを読み出すことが
できる読み出し方法とメモリとを提供することである。

【００１４】本発明は、請求項１〜６でそれぞれ定義さ
れるように、マルチレベル不揮発性メモリの読み出し方
法と、マルチレベル不揮発性メモリとを提供する。

【００１５】本発明を理解するために、好適な実施の形
態が全く制限のない例として添付図面に関して記述され
るだろう。

【００１６】

【課題を解決するための手段】本発明によれば、各メモ
リセルを読み出すのに要する読み取り回路（１を引いた
メモリセル内に記憶され得る論理値の数に等しい）はお
互に同一ではなく、比較された電流（読み出されたメモ
リセル内を流れる電流に等しいセル電流と、それぞれの
メモリセル内に流れた電流に等しい基準電流と）を異な
る方法で増幅する。特に、第１の解決法によれば、高い
基準電流に関係される読み取り回路はメモリセル及び基
準セル内に流れた電流を直接比較する。最高閾値に関連
される読み取り回路はメモリセル内と基準セル内とに流
れた電流を直接比較する。逆に、読み取り回路、最低基
準電流に関係された回路、又は電流は、メモリセル内と
基準セル内とに流れた電流増幅値を比較する。第２の解
決法によれば、読み取り回路、最低基準電流に関係され
た回路、又は電流はセル電流と基準電流とを相違して増
幅する。第３の解決法によれば、全ての読み取り回路は
セル電流及び基準電流を増幅するが、各読み取り回路内
の増幅要因は相違する。特に、その増幅要因は本質的な
最低電流のダイナミックスをもっとインクリメント（増
加、増大）するようなことである。任意に、ここでもま
た、セル電流の増幅を基準電流の増幅と相違させること
ができる。これにより、例えば、直前のメモリセルにお
ける電流分布の近く又はその分布上の最低電流を有する
基準電流の固有特性を設定可能となり、異なった論理レ
ベル間の識別可能性を低減する。

【００１７】

【発明の実施の形態】実施の形態は、基準セルの特性を
もつ異なった読み取り回路内において相違した増幅要因
に関して以下記述される。その基準セルの特性は、論理
レベル「０１」に関係された分布の極限閾値に等しい最
小基準電流Ｉ_R3に関係されている。特に、この実施の形
態では、基準電流Ｉ_R1及びＩ_R2に関連された読み取り回
路は、セル電流と各基準電流とに２を乗じ、一方、基準
電流Ｉ_R3に関連される読み取り回路は、セル電流に３を
乗じ、基準電流に２を乗じる。

【００１８】図７は上記の解決法のうち一つの可能な手
段を示す略図である。特に、図７は、後述される電流値
Ｉ_DS、Ｉ_SM1、Ｉ_SR1、Ｉ_SM2、Ｉ_SR2、Ｉ_SM3、Ｉ
_SR3をプロットした七つの縦軸を示している。各目盛は
１０μＡずつ増加する。図７はまた三つの読み取り回路
（sensing circuit）３０、３１、３２を概略的に示し
ている。読み取り回路３０、３１、３２は電流マルチプ
ライヤ要素３３ａ、３３ｂ、３３ｃと、それぞれの電流
／電圧コンバータ３５、それぞれのコンパレータ３６と
から成る。特に、図７の略図的な表示では、電流マルチ
プライヤ要素３３ａは読み取り回路３０、３１に共有で
あり、一方、電流マルチプライヤ要素３３ｂ、３３ｃは
読み取り回路３２の一部分を形成している。

【００１９】中央軸Ｉ_DSは、読み出し電圧Ｖ_R ＝６Ｖ
（電流Ｉ_M1、Ｉ_M2、Ｉ_M3）でバイアスされたアレーセル
の場合に、論理レベル１１、１０、０１に対応する電流
と、同じ読み出し電圧Ｖ_R （電流Ｉ_R1、Ｉ_R2、Ｉ_R3）で
バイアスされた三つの基準セルＲ１、Ｒ２、Ｒ３（図７
では図示せず）によって供給された電流との分布をプロ
ットしている。

【００２０】Ｉ_SM1、Ｉ_SR1で示された右側の二つの軸
は、電流マルチプライヤ要素３３ａ内で２を乗じた後
に、第１読み取り回路３０内で比較された電流をプロッ
トしている。電流Ｉ_SM1、Ｉ_SR1は、その瞬間（三つの
分布Ｉ_M1、Ｉ_M2、Ｉ_M3のうち何れか一つを有する瞬間）
に読み取られたアレーセルの電流Ｉ_DSと、基準セルＲ１
の電流Ｉ_R1とに２を乗じたことによって得られる。この
ようにして、利用可能な電流ダイナミックスの２倍が得
られる。

【００２１】軸Ｉ_SM2、Ｉ_SR2 は、電流マルチプライヤ
要素３３ａ内で２を乗じられた後に第２読み取り回路３
１内で比較された電流をプロットしている。第１読み取
り回路３０と類似する方法で、電流Ｉ_SM2、Ｉ_SR2 は、
その時読み出されたアレーセルの電流Ｉ_DSと、基準セル
Ｒ２の電流Ｉ_R2とに２を乗じることによって得られ、こ
の場合でも利用可能な電流ダイナミックスの２倍を得
る。

【００２２】Ｉ_SM3、Ｉ_SR3 で示された左側の二つの軸
は、電流マルチプライヤ要素３３ｂ、３３ｃ内でそれぞ
れ３と２とを乗じた後に、第３読み取り回路３２内で比
較された電流をプロットしている。電流Ｉ_SM3 はその瞬
間で読みとられたアレーセルの電流Ｉ_DSに３を乗じるこ
とによって得られ、一方、電流Ｉ_SR3 は基準セルＲ３の
電流Ｉ_R3に２を乗じることによって得られる。それ故、
この解決法は、ダイナミックス内での増加だけでなく電
流の微分も提供している。その電流は、セルが論理レベ
ル「０１」に対応する分布の低極限（図７）に等しい閾
値電圧を有する時に含んた第３読み取り回路３２のＩ／
Ｖコンバータ３５に供給されている。

【００２３】図８は図７の略図における電気回路の実施
の形態を示している。詳細には、メモリ４０がメモリア
レー４１を含み、フラッシュＥＥＰＲＯＭタイプのメモ
リセルＦがアドレス指定されて読み出される。それ故
に、メモリセルＦは接地されたソース端子と、電圧Ｖ_R
でバイアスされたゲート端子と、ドレーン端子とを有し
ている。該ドレーン端子は、不図示の選択及びバイアス
回路によって第１ノード４２と、ＰＭＯＳタイプでダイ
オード接続されたＰＭＯＳトランジスタ４３のドレーン
端子とに接続されている。ＰＭＯＳトランジスタ４３は
三つの他のＰＭＯＳトランジスタ４４、４５、４６のゲ
ート端子に接続されたゲート端子を有する。ＰＭＯＳト
ランジスタ４３は三つの他のＰＭＯＳトランジスタ４
４、４５、４６と一緒に、それぞれ１：３、１：２、
１：２タイプの三つの第１ＰＭＯＳカレントミラー５
０、５１、５２を形成している。

【００２４】ＰＭＯＳトランジスタ４４、４５、４６
は、ＮＭＯＳカレントミラー５４、５５、５６と第２Ｐ
ＭＯＳカレントミラー５８、５９、６０とによって三つ
の基準セルＲ３、Ｒ２、Ｒ１にそれぞれ接続されてい
る。詳細には、基準セルＲ３、Ｒ２、Ｒ１は小さなアレ
ー６１内に配列され、読み出し電圧Ｖ_R で基準電流
Ｉ_R3、Ｉ_R2、Ｉ_R1をそれぞれ供給するように書き込まれ
ている。基準セルＲ３、Ｒ２、Ｒ１の各ドレーン端子は
それぞれの第２ＰＭＯＳカレントミラー５８、５９、６
０におけるダイオード接続のＰＭＯＳトランジスタに接
続されている。第２ＰＭＯＳカレントミラー５８、５
９、６０は１：１ミラーであり、各基準セルＲ３、Ｒ
２、Ｒ１の電流をＮＭＯＳカレントミラー５４、５５、
５６に正確に持って行く。順に、ＮＭOＳカレントミラ
ー５４、５５、５６は各基準電流Ｉ_R3、Ｉ_R2、Ｉ_R1を２
まで増幅し、中間ノード６１、６２、６３内の基準電流
を２に等しい電流にする１：２のカレントミラーであ
る。各中間ノード６１、６２、６３はＮＭOＳカレント
ミラー５４、５５、５６をトランジスタ４４、４５、４
６に接続している。

【００２５】第２中間ノード６１、６２、６３はコンパ
レータ６５、６６、６７の第１入力にそれぞれ接続さ
れ、各コンパレータ６５、６６、６７の第２入力は第１
中間ノード４２に全て接続されている。

【００２６】実際に、図８では、ミラー５０、５４は図
７の読み取り回路３２を構成し、ミラー５１、５５は読
み取り回路３１を構成し、ミラー５２、５６は読み取り
回路３０を構成している。

【００２７】記述された読み取り方法とメモリとの利点
は、上述から明白である。特に、読み取り方法及びメモ
リは利用可能な電流ダイナミックスを増加させ、読み取
り電圧内で電流ダイナミックスの増加に対応する増加を
必要とせずに、読み取りエラーの可能性を低減すること
である。最大閾値を備えた基準セルの閾値電圧（基準セ
ルが電流を流し始める電圧）が「０１」分布の最大値に
等しくなるように設定され、識別が各基準電流に関して
セル電流の大きな増幅によって保証されているという事
実のため、読み出し電圧もまた相対的に低い値で保たれ
ている。

【００２８】最後に、多くの変更及び変形が上述の方法
及びメモリに導入され、ここに図示され、それらは全て
添付の請求項内で構成された本発明の範囲内である。

【００２９】

【発明の効果】高い基準電流に関係される読み取り回路
はメモリセル及び基準セル内に流れた電流を直接比較す
る。最高閾値に関連される読み取り回路はメモリセル内
と基準セル内とに流れた電流を直接比較する。逆に、読
み取り回路、最低基準電流に関係された回路、又は電流
は、メモリセル内と基準セル内とに流れた電流増幅値を
比較する。

【００３０】読み取り回路、最低基準電流に関係された
回路、又は電流はセル電流と基準電流とを相違して増幅
する。

【００３１】全ての読み取り回路はセル電流及び基準電
流を増幅するが、各読み取り回路内の増幅要因は相違す
る。特に、その増幅要因は本質的な最低電流のダイナミ
ックスをもっとインクリメント（増加、増大）するよう
なことである。任意に、ここでもまた、セル電流の増幅
を基準電流の増幅と相違させることができる。これによ
り、例えば、直前のメモリセルにおける電流分布の近く
又はその分布上の最低電流を有する基準電流の固有特性
を設定可能となり、異なった論理レベル間の識別可能性
を低減する。

【図面の簡単な説明】

【図１】１メモリの１セル当たり１ビットを記憶するた
めに使用される電流−電圧特性を示す図である。

【図２】１ビットセルに対する公知の読み出し装置を示
す図である。

【図３】１メモリの１セル当たり２ビットを記憶するた
めに使用された電流−電圧特性を示す図である。

【図４】１セル当たり２ビットを記憶した時、実際の閾
値電圧の分布を示す図である。

【図５】１セル当たり２ビットを記憶した時の特性分布
を示す図である。

【図６】読み出し装置に属し、４レベルセル内に記憶さ
れた２ビットを出力した論理回路を示す図である。

【図７】本発明に依る方法の一実施の形態を概略的に図
示したグラフである。

【図８】本発明に依るメモリの一部分と同等な電気的な
図である。

【符号の説明】

３０、３１、３２読み取り回路３３ａ、３３ｂ、３３ｃ電流マルチプライヤ要素３５電流／電圧（Ｉ／Ｖ）コンバータ３６比較器４０メモリ４１セルアレー４２第１ノード４３ＰＭＯＳトランジスタ４４、４５、４６他のＰＭＯＳトランジスタ５０、５１、５２第１ＰＭＯＳカレントミラー５４、５５、５６ＮＭＯＳカレントミラー５８、５９、６０第２ＰＭＯＳカレントミラー６１アレー６１、６２、６３第２中間ノード６５、６６、６７コンパレータ

Claims

【特許請求の範囲】

【請求項１】読み出すべきメモリセル（Ｆ）内を流れ
るセル電流に相互に関係される第１電流と、基準電流
（Ｉ_R1、Ｉ_R2、Ｉ_R3）に相互に関係される第２電流とを
複数の比較回路（６５〜６７）に供給するステップを含
んだマルチレベル不揮発性メモリの読み出し方法であっ
て、前記供給ステップが、前記セル電流と基準電流とのうち
少なくとも一つを相違して増幅するステップを含むこと
を特徴とするマルチレベル不揮発性メモリの読み出し方
法。
【請求項２】請求項１記載のマルチレベル不揮発性メ
モリの読み出し方法であって、前記供給ステップが異なる方法で前記セル電流を増幅す
るステップを含み、それによって前記第１電流の少なく
とも一つが他と異なった値を有することを特徴とするマ
ルチレベル不揮発性メモリの読み出し方法。
【請求項３】請求項２記載のマルチレベル不揮発性メ
モリの読み出し方法であって、前記基準電流の少なくとも一つが、同じ比較回路（３
０、３１）に供給されるそれぞれのセル電流と同じ方法
で増幅されることを特徴とするマルチレベル不揮発性メ
モリの読み出し方法。
【請求項４】請求項１〜３のいずれか一つに記載のマ
ルチレベル不揮発性メモリの読み出し方法であって、同じ比較回路（３２）に供給される前記セル電流と前記
基準電流の一つとが異なる方法で増幅されることを特徴
とするマルチレベル不揮発性メモリの読み出し方法。
【請求項５】請求項４記載のマルチレベル不揮発性メ
モリの読み出し方法であって、基準セル（Ｒ３）が前記メモリセル（Ｆ）に対してプロ
グラム閾値電圧の分布に近い又は該分布上の閾値電圧で
プログラムされ、該閾値セルが第３電流を供給し、該第
３電流が第４電流を得るため第１数量によって増幅さ
れ、前記セル電流が第５電流を得るため第２数量によっ
て増幅され、前記第４及び第５電流が同じ比較回路に供
給され、前記第１数量が前記第２数量より小さいことを
特徴とするマルチレベル不揮発性メモリの読み出し方
法。
【請求項６】セル電流を供給した読み出すべきセル
（Ｆ）と、該セルを読み出す回路とを有し、該読み出し
回路が複数の電流ソース回路（３３ａ、３３ｂ、３３
ｃ）と複数の比較回路（３５、３６）を有し、該電流ソ
ース回路（３３ａ、３３ｂ、３３ｃ）が前記セル電流に
相互に関係された第１電流と基準電流に相互に関係され
た第２電流とを発生させ、前記比較回路（３５、３６）
が前記第１電流の一つと前記第２電流の各一つとを受け
入れたマルチレベル不揮発性メモリであって、前記電流ソース回路（３３ａ、３３ｂ、３３ｃ）が複数
の増幅手段（５０〜５２、５４〜５６、５８〜６０）を
備え、該増幅手段の少なくとも幾つかが他と異なる増幅
要因を有することを特徴とするマルチレベル不揮発性メ
モリ。
【請求項７】請求項６記載のマルチレベル不揮発性メ
モリであって、前記増幅手段（５０〜５２、５４〜５６、５８〜６０）
がセル電流増幅器（５０〜５２）と基準電流増幅器（５
４〜５６、５８〜６０）とを有し、該セル電流増幅器の
幾つかが他と異なる増幅要因を有することを特徴とする
マルチレベル不揮発性メモリ。
【請求項８】請求項７記載のマルチレベル不揮発性メ
モリであって、同じ比較回路（６６、６７）に接続された前記セル電流
増幅器（５１、５２）の少なくとも一つと前記基準電流
増幅器（５５、５６、５９、６０）の少なくとも一つと
が等しい増幅要因を有することを特徴とするマルチレベ
ル不揮発性メモリ。
【請求項９】請求項７又は８記載のマルチレベル不揮
発性メモリであって、同じ比較回路（６６）に接続された前記セル電流増幅器
の少なくとも一つ（５０）と前記基準電流増幅器の少な
くとも一つ（５４、５８）とが異なった増幅要因を有す
ることを特徴とするマルチレベル不揮発性メモリ。
【請求項１０】請求項９記載のマルチレベル不揮発性
メモリであって、前記少なくとも一つのセル電流増幅器（５０）が前記少
なくとも一つの基準電流増幅器（５４、５８）より大き
な増幅要因を有することを特徴とするマルチレベル不揮
発性メモリ。
【請求項１１】請求項６〜１０のいずれか一つに記載
のマルチレベル不揮発性メモリであって、前記増幅手段（５０〜５２、５４〜５６、５８〜６０）
がカレントミラー回路であることを特徴とするマルチレ
ベル不揮発性メモリ。
【請求項１２】請求項６〜１１のいずれか一つに記載
のマルチレベル不揮発性メモリであって、複数のメモリセル（Ｒ３、Ｒ２、Ｒ１）が基準アレー
（６１）内に配列され、該メモリセルのそれぞれが各電
流ソース回路（５４〜５６、５８〜６０）に接続された
ことを特徴とするマルチレベル不揮発性メモリ。