JP2985526B2 - センスアンプ回路 - Google Patents
センスアンプ回路Info
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- JP2985526B2 JP2985526B2 JP23578092A JP23578092A JP2985526B2 JP 2985526 B2 JP2985526 B2 JP 2985526B2 JP 23578092 A JP23578092 A JP 23578092A JP 23578092 A JP23578092 A JP 23578092A JP 2985526 B2 JP2985526 B2 JP 2985526B2
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Description
【０００１】
【産業上の利用分野】本発明はセンスアンプ回路に関
し、特に半導体メモリに使われる電流センス型センスア
ンプ回路に関する。
し、特に半導体メモリに使われる電流センス型センスア
ンプ回路に関する。
【０００２】
【従来の技術】従来の電流センス型センスアンプ回路
は、図４に示す様な回路構成をとっている。図４におい
て、メモリセルビット線４０を入力とするインバータＩ
Ｖ１と、このインバータＩＶ１の出力信号をゲート入力
とする電流制御用ＮチャネルトランジスタＮ９とでフィ
ードバック回路を構成しており、ビット線の電位を一定
に保っている。メモリセルビット線４０に流れた電流が
ＮチャネルトランジスタＰ１に流れ、カレントミラー一
対であるＰチャネルトランジスタＰ２にはトランジスタ
Ｐ１との能力比に応じた電流が流れる。このトランジス
タＰ２に流れる電流により、節点の電位がＶＬに決ま
る。この電位ＶＬとリファレンスアンプ回路Ｋの出力電
位Ｖｒｅｆとを比較して、センスアンプ回路Ｊの出力が
決定される。この様に、メモリセルビット線４０に流れ
る電流を検出して動作するセンスアンプ回路Ｊの場合、
電流の大小が検出スピードを左右する。
は、図４に示す様な回路構成をとっている。図４におい
て、メモリセルビット線４０を入力とするインバータＩ
Ｖ１と、このインバータＩＶ１の出力信号をゲート入力
とする電流制御用ＮチャネルトランジスタＮ９とでフィ
ードバック回路を構成しており、ビット線の電位を一定
に保っている。メモリセルビット線４０に流れた電流が
ＮチャネルトランジスタＰ１に流れ、カレントミラー一
対であるＰチャネルトランジスタＰ２にはトランジスタ
Ｐ１との能力比に応じた電流が流れる。このトランジス
タＰ２に流れる電流により、節点の電位がＶＬに決ま
る。この電位ＶＬとリファレンスアンプ回路Ｋの出力電
位Ｖｒｅｆとを比較して、センスアンプ回路Ｊの出力が
決定される。この様に、メモリセルビット線４０に流れ
る電流を検出して動作するセンスアンプ回路Ｊの場合、
電流の大小が検出スピードを左右する。
【０００３】尚、センスアンプ回路Ｊは、インバータＩ
Ｖ１，ＩＶ２と、ＰチャネルトランジスタＰ１，Ｐ２
と、ＮチャネルトランジスタＮ５，Ｎ９とを備え、メモ
リセルビット線４０と、センスアンプ出力端子４２と、
比較電圧Ｖｒｅｆの入力線とがある。リファレンスアン
プ回路Ｋは、インバータＩＶ４と、Ｐチャネルトランジ
スタＰ１１，Ｐ２２と、ＮチャネルトランジスタＮ１
０，Ｎ９９とを備え、リファレンスメモリセルビット線
４１と、比較電圧Ｖｒｅｆの出力線とがある。
Ｖ１，ＩＶ２と、ＰチャネルトランジスタＰ１，Ｐ２
と、ＮチャネルトランジスタＮ５，Ｎ９とを備え、メモ
リセルビット線４０と、センスアンプ出力端子４２と、
比較電圧Ｖｒｅｆの入力線とがある。リファレンスアン
プ回路Ｋは、インバータＩＶ４と、Ｐチャネルトランジ
スタＰ１１，Ｐ２２と、ＮチャネルトランジスタＮ１
０，Ｎ９９とを備え、リファレンスメモリセルビット線
４１と、比較電圧Ｖｒｅｆの出力線とがある。
【０００４】
【発明が解決しようとする課題】この従来のセンスアン
プ回路において、メモリセルビット線４０の電流制御用
トランジスタＮ９は、高速動作を行なうために電流供給
能力を大きくすれはよいのだが、必要以上に能力を上げ
すぎると、インバータＩＶ１で行なうフィードバック動
作を安定に行なえなくなり、誤動作の原因になる。
プ回路において、メモリセルビット線４０の電流制御用
トランジスタＮ９は、高速動作を行なうために電流供給
能力を大きくすれはよいのだが、必要以上に能力を上げ
すぎると、インバータＩＶ１で行なうフィードバック動
作を安定に行なえなくなり、誤動作の原因になる。
【０００５】そこで、メモリセルビット線４０に流れる
電流に合わせた最適の能力のトランジスタを使用するの
で、広範囲に動作可能な電源電圧を保証することが困難
であった。
電流に合わせた最適の能力のトランジスタを使用するの
で、広範囲に動作可能な電源電圧を保証することが困難
であった。
【０００６】本発明の目的は、前記困難な問題点を解決
し、広範囲に動作可能な電源電圧を保証できるようにし
たセンスアンプ回路を提供することにある。
し、広範囲に動作可能な電源電圧を保証できるようにし
たセンスアンプ回路を提供することにある。
【０００７】
【課題を解決するための手段】本発明のセンスアンプ回
路は、メモリセルビット線に流れる電流を検出して、メ
モリセルのデータを判定するセンスアンプ回路であっ
て、前記メモリセルビット線に流れる電流を制御するト
ランジスタの能力を変更する切り換え回路を有するセン
スアンプ回路において、デプレッション型トランジスタ
とエンハンスメント型トランジスタとの直列体を有する
定電圧回路出力で、前記切換え回路を制御する構成であ
る。また、本発明の他のセンスアンプ回路は、メモリセ
ルビット線に流れる電流を検出して、メモリセルのデー
タを判定するセンスアンプ回路であって、前記メモリセ
ルビット線に流れる電流を制御するトランジスタの能力
を変更する切り換え回路を有するセンスアンプ回路にお
いて、前記切換え回路を制御する手段が、複数のトラン
ジスタのダイオード接続直列体を有する構成であり、本
発明の別の他のセンスアンプ回路は、メモリセルビット
線に流れる電流を検出して、メモリセルのデータを判定
するセンスアンプ回路であって、前記メモリセルビット
線に流れる電流を制御するトランジスタの能力を変更す
る切り換え回路を有するセンスアンプ回路において、前
記切換え回路の切換えが、複数のアルミニウム配線のレ
イアウトで決まっている構成である。
路は、メモリセルビット線に流れる電流を検出して、メ
モリセルのデータを判定するセンスアンプ回路であっ
て、前記メモリセルビット線に流れる電流を制御するト
ランジスタの能力を変更する切り換え回路を有するセン
スアンプ回路において、デプレッション型トランジスタ
とエンハンスメント型トランジスタとの直列体を有する
定電圧回路出力で、前記切換え回路を制御する構成であ
る。また、本発明の他のセンスアンプ回路は、メモリセ
ルビット線に流れる電流を検出して、メモリセルのデー
タを判定するセンスアンプ回路であって、前記メモリセ
ルビット線に流れる電流を制御するトランジスタの能力
を変更する切り換え回路を有するセンスアンプ回路にお
いて、前記切換え回路を制御する手段が、複数のトラン
ジスタのダイオード接続直列体を有する構成であり、本
発明の別の他のセンスアンプ回路は、メモリセルビット
線に流れる電流を検出して、メモリセルのデータを判定
するセンスアンプ回路であって、前記メモリセルビット
線に流れる電流を制御するトランジスタの能力を変更す
る切り換え回路を有するセンスアンプ回路において、前
記切換え回路の切換えが、複数のアルミニウム配線のレ
イアウトで決まっている構成である。
【０００８】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の第１の実施例のセンスアンプ回路を
示す回路図である。
る。図１は本発明の第１の実施例のセンスアンプ回路を
示す回路図である。
【０００９】図１において、本実施例は、Ｎチャネルト
ランジスタＮ１６，Ｎ１７を有する定電圧回路Ｅと、イ
ンバータＩＶ１，ＩＶ２，ＩＶ３と、Ｎチャネルトラン
ジスタＮ１１，Ｎ１２，Ｎ１３，Ｎ１４，Ｎ１５と、Ｐ
チャネルトランジスタＰ１１，Ｐ１２とを備え、センス
アンプ出力端子４２と、比較電圧Ｖｒｅｆ入力（リファ
レンス回路の出力）端子と、メモリセルビット線１１と
があり、ＶＣＣ電源と接地との間に、構成される。
ランジスタＮ１６，Ｎ１７を有する定電圧回路Ｅと、イ
ンバータＩＶ１，ＩＶ２，ＩＶ３と、Ｎチャネルトラン
ジスタＮ１１，Ｎ１２，Ｎ１３，Ｎ１４，Ｎ１５と、Ｐ
チャネルトランジスタＰ１１，Ｐ１２とを備え、センス
アンプ出力端子４２と、比較電圧Ｖｒｅｆ入力（リファ
レンス回路の出力）端子と、メモリセルビット線１１と
があり、ＶＣＣ電源と接地との間に、構成される。
【００１０】図１において、本実施例は、能力の異なる
電流制御用Ｎチャネルトランジスタ（以降ＮｃｈＴｒと
記す）Ｎ１３，Ｎ１４を並列に配置し、ＮｃｈＴｒ Ｎ
１１，Ｎ１２によって、ＮｃｈＴｒ Ｎ１３，Ｎ１４の
どちらをアクティブにするかを選択する。ＮｃｈＴｒ
Ｎ１１，Ｎ１２の切り換えは、定電圧回路Ｅの出力信号
ＶＡによって行なう。この出力信号ＶＡは、ＮｃｈＴｒ
Ｎ１６，Ｎ１７のうち一方をイオン注入でデプレッシ
ョンとし、一方をエンハンスメントとすることで、
‘Ｈ’レベル及び‘Ｌ’レベルを決定する。
電流制御用Ｎチャネルトランジスタ（以降ＮｃｈＴｒと
記す）Ｎ１３，Ｎ１４を並列に配置し、ＮｃｈＴｒ Ｎ
１１，Ｎ１２によって、ＮｃｈＴｒ Ｎ１３，Ｎ１４の
どちらをアクティブにするかを選択する。ＮｃｈＴｒ
Ｎ１１，Ｎ１２の切り換えは、定電圧回路Ｅの出力信号
ＶＡによって行なう。この出力信号ＶＡは、ＮｃｈＴｒ
Ｎ１６，Ｎ１７のうち一方をイオン注入でデプレッシ
ョンとし、一方をエンハンスメントとすることで、
‘Ｈ’レベル及び‘Ｌ’レベルを決定する。
【００１１】電流制御用ＮｃｈＴｒ Ｎ１３及びＮ１４
の電流供給能力（以降ｇｍと記す）を、トランジスタＮ
１３＜トランジスタＮ１４とすると、高電源電圧で動作
させる場合はメモリセルビット線１１に流れる電流は大
きいので、電流制御用のＮｃｈＴｒ Ｎ１３，Ｎ１４と
しては、ｇｍ小のトランジスタＮ１３を用いるようにす
る。この時出力信号ＶＡのレベルは‘Ｌ’レベルにすれ
ばよいので、ＮｃｈＴｒ Ｎ１７をデプレッションとす
る。
の電流供給能力（以降ｇｍと記す）を、トランジスタＮ
１３＜トランジスタＮ１４とすると、高電源電圧で動作
させる場合はメモリセルビット線１１に流れる電流は大
きいので、電流制御用のＮｃｈＴｒ Ｎ１３，Ｎ１４と
しては、ｇｍ小のトランジスタＮ１３を用いるようにす
る。この時出力信号ＶＡのレベルは‘Ｌ’レベルにすれ
ばよいので、ＮｃｈＴｒ Ｎ１７をデプレッションとす
る。
【００１２】逆に、定電源電圧側で動作させたい時は、
メモリセルビット線１１に流れる電流は小さいので、ｇ
ｍ大のトランジスタＮ１４を電流制御用として用いる。
この時、出力信号ＶＡのレベルは‘Ｈ’レベルにすれば
よいので、ＮｃｈＴｒ Ｎ１６をデプレッションとす
る。このように、使用電源電圧に合わせて、センスアン
プの能力を変更することができる。
メモリセルビット線１１に流れる電流は小さいので、ｇ
ｍ大のトランジスタＮ１４を電流制御用として用いる。
この時、出力信号ＶＡのレベルは‘Ｈ’レベルにすれば
よいので、ＮｃｈＴｒ Ｎ１６をデプレッションとす
る。このように、使用電源電圧に合わせて、センスアン
プの能力を変更することができる。
【００１３】半導体装置の中には、コントロール端子の
アクティブレベル等をユーザが半導体装置メーカに発注
する時に指定できる製品がある。その代表的な例として
マスクＲＯＭをあげると、マスクＲＯＭのＲＯＭコーデ
ィング方法は、現在イオン注入方式が主流であり、上に
挙げたコントロール端子のアクティブレベルの情報はＲ
ＯＭコーディング工程で行なわれている。同じように、
本実施例の場合も、ユーザの使用電源電圧を受注の際に
聞いて、これに合わせた特性を持った製品を提供するこ
とができる。
アクティブレベル等をユーザが半導体装置メーカに発注
する時に指定できる製品がある。その代表的な例として
マスクＲＯＭをあげると、マスクＲＯＭのＲＯＭコーデ
ィング方法は、現在イオン注入方式が主流であり、上に
挙げたコントロール端子のアクティブレベルの情報はＲ
ＯＭコーディング工程で行なわれている。同じように、
本実施例の場合も、ユーザの使用電源電圧を受注の際に
聞いて、これに合わせた特性を持った製品を提供するこ
とができる。
【００１４】図２は本発明の第２の実施例のセンスアン
プ回路を示す回路図である。
プ回路を示す回路図である。
【００１５】図２において、本実施例は、電源電圧検出
回路Ｃが前記第１の実施例と異なり、その他の回路部分
は図１と同様である。ここで、電源電圧検出回路Ｃは、
ＰチャネルトランジスタＰ１３，Ｐ１４と、Ｎチャネル
トランジスタＮ１８，Ｎ１９と、トランジスタＱ１，Ｑ
２，…，Ｑｎの直列体とを備えている。
回路Ｃが前記第１の実施例と異なり、その他の回路部分
は図１と同様である。ここで、電源電圧検出回路Ｃは、
ＰチャネルトランジスタＰ１３，Ｐ１４と、Ｎチャネル
トランジスタＮ１８，Ｎ１９と、トランジスタＱ１，Ｑ
２，…，Ｑｎの直列体とを備えている。
【００１６】電源電圧検出回路Ｃの出力信号ＶＢのレベ
ルにより、電流制御用ＮｃｈＴｒＮ１３，Ｎ１４を切り
換える。電源電圧検出回路Ｃは、入力制御信号ＣＥ（反
転値）が低レベルの時動作し、電源ＶＣＣがダイオード
接続されかつ直列接続されたＮｃｈＴｒ Ｑ１，〜，Ｑ
ｎで定まる基準電圧ＶＤより低いときは低レベル、高い
ときは高レベルの検出信号ＶＢを出力する。この基準電
圧ＶＤは、ＮｃｈＴｒ Ｑ１〜Ｑｎの数やしきい値電圧
を変えることにより、所望の値に設定することができ
る。
ルにより、電流制御用ＮｃｈＴｒＮ１３，Ｎ１４を切り
換える。電源電圧検出回路Ｃは、入力制御信号ＣＥ（反
転値）が低レベルの時動作し、電源ＶＣＣがダイオード
接続されかつ直列接続されたＮｃｈＴｒ Ｑ１，〜，Ｑ
ｎで定まる基準電圧ＶＤより低いときは低レベル、高い
ときは高レベルの検出信号ＶＢを出力する。この基準電
圧ＶＤは、ＮｃｈＴｒ Ｑ１〜Ｑｎの数やしきい値電圧
を変えることにより、所望の値に設定することができ
る。
【００１７】ここで、電流制御用のＮｃｈＴｒ Ｎ１３
をｇｍ大，ＮｃｈＴｒ Ｎ１４をｇｍ小とし、低電源電
圧領域ではＶＢは低レベルとなるので、ＮｃｈＴｒ Ｎ
１３が選択され、高電源電圧領域ではＶＢは高レベルと
なるので、ＮｃｈＴｒ Ｎ１４が選択される。
をｇｍ大，ＮｃｈＴｒ Ｎ１４をｇｍ小とし、低電源電
圧領域ではＶＢは低レベルとなるので、ＮｃｈＴｒ Ｎ
１３が選択され、高電源電圧領域ではＶＢは高レベルと
なるので、ＮｃｈＴｒ Ｎ１４が選択される。
【００１８】図３は本発明の第３の実施例のセンスアン
プ回路を示す回路図である。図３において、本実施例
は、インバータＩＶ１，ＩＶ２と、アルミニウム配線
Ｆ，Ｇ，Ｈ，Ｉと、ＮチャネルトランジスタＮ１３，Ｎ
１４，Ｎ１５と、ＰチャネルトランジスタＰ１１，Ｐ１
２とを備え、メモリセルビット線３１と、センスアンプ
出力端子４２と、比較電圧Ｖｒｅｆの入力端子とがあ
る。Ｆ，Ｇ，Ｈ，Ｉはアルミニウム配線であり、これら
アルミニウム配線層形成時に、電流制御用トランジスタ
Ｎ１３，Ｎ１４のうちどちらを使うかを決める。
プ回路を示す回路図である。図３において、本実施例
は、インバータＩＶ１，ＩＶ２と、アルミニウム配線
Ｆ，Ｇ，Ｈ，Ｉと、ＮチャネルトランジスタＮ１３，Ｎ
１４，Ｎ１５と、ＰチャネルトランジスタＰ１１，Ｐ１
２とを備え、メモリセルビット線３１と、センスアンプ
出力端子４２と、比較電圧Ｖｒｅｆの入力端子とがあ
る。Ｆ，Ｇ，Ｈ，Ｉはアルミニウム配線であり、これら
アルミニウム配線層形成時に、電流制御用トランジスタ
Ｎ１３，Ｎ１４のうちどちらを使うかを決める。
【００１９】
【発明の効果】以上説明したように、本発明は、センス
アンプよりメモリセルビット線に流れる電流を供給制御
するトランジスタの能力を変更できる切り換え回路を有
することにより、使用電源電圧の範囲が変えられるとい
う効果がある。
アンプよりメモリセルビット線に流れる電流を供給制御
するトランジスタの能力を変更できる切り換え回路を有
することにより、使用電源電圧の範囲が変えられるとい
う効果がある。
【図１】本発明の第１の実施例のセンスアンプ回路を示
す回路図である。
す回路図である。
【図２】本発明の第２の実施例の回路図である。
【図３】本発明の第３の実施例の回路図である。
【図４】従来のセンスアンプ回路，リファレンスアンプ
回路を示す回路図である。
回路を示す回路図である。
Ｐ１，Ｐ２，Ｐ１１，Ｐ１２，Ｐ１３，Ｐ１４，Ｐ２２
Ｐチャネルトランジスタ Ｎ１１，Ｎ１２，Ｎ１３，Ｎ１４，Ｎ１５，Ｎ１６，Ｎ
１７，Ｎ１８，Ｎ１９，Ｑ１，…Ｑｎ Ｎチャネルト
ランジスタ ＩＶ１〜ＩＶ４ インバータ ＶＡ 定電圧回路出力 ＶＢ 電流電圧検出回路出力 Ｅ 定電圧回路 Ｃ 電源電圧検出回路 Ｊ センスアンプ回路 Ｋ リファレンスアンプ回路
Ｐチャネルトランジスタ Ｎ１１，Ｎ１２，Ｎ１３，Ｎ１４，Ｎ１５，Ｎ１６，Ｎ
１７，Ｎ１８，Ｎ１９，Ｑ１，…Ｑｎ Ｎチャネルト
ランジスタ ＩＶ１〜ＩＶ４ インバータ ＶＡ 定電圧回路出力 ＶＢ 電流電圧検出回路出力 Ｅ 定電圧回路 Ｃ 電源電圧検出回路 Ｊ センスアンプ回路 Ｋ リファレンスアンプ回路
Claims (3)
- 【請求項１】 メモリセルビット線に流れる電流を検出
して、メモリセルのデータを判定するセンスアンプ回路
であって、前記メモリセルビット線に流れる電流を制御
するトランジスタの能力を変更する切り換え回路を有す
るセンスアンプ回路において、デプレッション型トラン
ジスタとエンハンスメント型トランジスタとの直列体を
有する定電圧回路出力で、前記切換え回路を制御するこ
とを特徴とするセンスアンプ回路。 - 【請求項２】 メモリセルビット線に流れる電流を検出
して、メモリセルのデータを判定するセンスアンプ回路
であって、前記メモリセルビット線に流れる電流を制御
するトランジスタの能力を変更する切り換え回路を有す
るセンスアンプ回路において、前記切換え回路を制御す
る手段が、複数のトランジスタのダイオード接続直列体
を有することを特徴とするセンスアンプ回路。 - 【請求項３】 メモリセルビット線に流れる電流を検出
して、メモリセルのデータを判定するセンスアンプ回路
であって、前記メモリセルビット線に流れる電流を制御
するトランジスタの能力を変更する切り換え回路を有す
るセンスアンプ回路において、前記切換え回路の切換え
が、複数のアルミニウム配線のレイアウトで決まってい
ることを特徴とするセンスアンプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23578092A JP2985526B2 (ja) | 1992-09-03 | 1992-09-03 | センスアンプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23578092A JP2985526B2 (ja) | 1992-09-03 | 1992-09-03 | センスアンプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0684375A JPH0684375A (ja) | 1994-03-25 |
| JP2985526B2 true JP2985526B2 (ja) | 1999-12-06 |
Family
ID=16991135
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23578092A Expired - Lifetime JP2985526B2 (ja) | 1992-09-03 | 1992-09-03 | センスアンプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2985526B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2432024B (en) * | 2004-07-30 | 2008-05-07 | Spansion Llc | Semiconductor device and method for generating sense signal |
| US7136322B2 (en) * | 2004-08-05 | 2006-11-14 | Analog Devices, Inc. | Programmable semi-fusible link read only memory and method of margin testing same |
-
1992
- 1992-09-03 JP JP23578092A patent/JP2985526B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0684375A (ja) | 1994-03-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990831 |