JP3258637B2 - メモリセルのマルチレベルプログラミングのための方法及び装置 - Google Patents
メモリセルのマルチレベルプログラミングのための方法及び装置Info
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Description
【０００１】
【発明の属する技術分野】本発明はメモリセルデバイス
に関し、詳しく述べれば、しきい値電圧のオーバヘッド
を無にするかまたは最小にし、デバイスオーバヘッド要
求を比較的小さくし、しかも精密な電荷配置を達成する
ようにした、これらのデバイスのためのマルチレベルし
きい値プログラミング方法に関する。
に関し、詳しく述べれば、しきい値電圧のオーバヘッド
を無にするかまたは最小にし、デバイスオーバヘッド要
求を比較的小さくし、しかも精密な電荷配置を達成する
ようにした、これらのデバイスのためのマルチレベルし
きい値プログラミング方法に関する。
【０００２】
【従来の技術】メモリデバイス内に記憶させることがで
きるデータの量を増加させるために、メモリセルのマル
チレベルしきい値プログラミング等が多くのデベロッパ
によって使用されている。例えば、メモリセル内に「オ
ン」または「オフ」データレベルを記憶する２つのしき
い値レベルを使用する代わりに、現在では、より多くの
しきい値状態を分離したデータレベルとして使用し、感
知している。これによって、所与のメモリ量に対してデ
ータ記憶を増加させることができる。これらのメモリセ
ルの多重しきい値プログラミングを達成するために、精
密な電荷配置が主たる要求の１つである。詳しく述べれ
ば、しきい値電圧に大きいオーバシュートが発生する
と、センシングデバイスはそれを次のデータレベルとし
て誤って解釈しかねないから、重大なオーバシュートが
発生しないようにメモリデバイスをプログラムすること
が重要である。電荷配置の精密さが増すと、単一のメモ
リセルを用いてより多くの有意味電圧レベルを使用する
ことができ、それによってデータ記憶の相対密度を増加
させることができる。
きるデータの量を増加させるために、メモリセルのマル
チレベルしきい値プログラミング等が多くのデベロッパ
によって使用されている。例えば、メモリセル内に「オ
ン」または「オフ」データレベルを記憶する２つのしき
い値レベルを使用する代わりに、現在では、より多くの
しきい値状態を分離したデータレベルとして使用し、感
知している。これによって、所与のメモリ量に対してデ
ータ記憶を増加させることができる。これらのメモリセ
ルの多重しきい値プログラミングを達成するために、精
密な電荷配置が主たる要求の１つである。詳しく述べれ
ば、しきい値電圧に大きいオーバシュートが発生する
と、センシングデバイスはそれを次のデータレベルとし
て誤って解釈しかねないから、重大なオーバシュートが
発生しないようにメモリデバイスをプログラムすること
が重要である。電荷配置の精密さが増すと、単一のメモ
リセルを用いてより多くの有意味電圧レベルを使用する
ことができ、それによってデータ記憶の相対密度を増加
させることができる。
【０００３】メモリセルのマルチレベルしきい値プログ
ラミングのための配列及びプログラミング技術が従来か
ら提唱されている。１つのこのような技術は、メモリセ
ルをプログラミングするステップと、その後にプログラ
ムされたレベルを検査するステップとを含んでいる
（「プログラム及び検査」と呼ばれている）。プログラ
ム及び検査技術の変形が米国特許第 5,293,560号及び同
第 5,218,569号に開示されている。更に別の技術は、デ
バイス内のある点における電流及び電圧を感知してデバ
イスのそれ以上のプログラミングを阻止することによっ
て、所望のプログラムされた電圧レベルを確立する自己
収束を含んでいる。これは、各プログラムされたレベル
を検査する必要をなくしている。これらの自己収束技術
の例は、米国特許第 5,566,111号及び同第 5,712,815号
に開示されている。
ラミングのための配列及びプログラミング技術が従来か
ら提唱されている。１つのこのような技術は、メモリセ
ルをプログラミングするステップと、その後にプログラ
ムされたレベルを検査するステップとを含んでいる
（「プログラム及び検査」と呼ばれている）。プログラ
ム及び検査技術の変形が米国特許第 5,293,560号及び同
第 5,218,569号に開示されている。更に別の技術は、デ
バイス内のある点における電流及び電圧を感知してデバ
イスのそれ以上のプログラミングを阻止することによっ
て、所望のプログラムされた電圧レベルを確立する自己
収束を含んでいる。これは、各プログラムされたレベル
を検査する必要をなくしている。これらの自己収束技術
の例は、米国特許第 5,566,111号及び同第 5,712,815号
に開示されている。
【０００４】これらの両技術に伴って発生する１つの問
題は、プログラミング中に、プログラムされる状態が所
望レベルに接近するにつれて、プログラムされるセルの
しきい値電圧がローレベルからハイレベルへ、またはそ
の逆に、粗く且つ不均質な増分でシフトすることであ
る。これにより、しきい値電圧の変動幅（分布）が、マ
ルチレベルセルプログラミングに望まれるよりも比較的
広くなってしまう。この問題に対する若干の解決法は、
ゲート電圧プログラムパルスに制御されたパルス幅を使
用すること、ゲートに印加する後続の各プログラムパル
ス毎により小さい電圧ステップを使用すること、及び／
またはより正確な参照電圧コンパレータを使用すること
を含んでいる。これらの各解決法は、デバイスの価格と
プログラミング速度とのトレードオフを含む。
題は、プログラミング中に、プログラムされる状態が所
望レベルに接近するにつれて、プログラムされるセルの
しきい値電圧がローレベルからハイレベルへ、またはそ
の逆に、粗く且つ不均質な増分でシフトすることであ
る。これにより、しきい値電圧の変動幅（分布）が、マ
ルチレベルセルプログラミングに望まれるよりも比較的
広くなってしまう。この問題に対する若干の解決法は、
ゲート電圧プログラムパルスに制御されたパルス幅を使
用すること、ゲートに印加する後続の各プログラムパル
ス毎により小さい電圧ステップを使用すること、及び／
またはより正確な参照電圧コンパレータを使用すること
を含んでいる。これらの各解決法は、デバイスの価格と
プログラミング速度とのトレードオフを含む。
【０００５】メモリセルの作業マルチレベルしきい値電
圧のプログラミング及び確立に影響する更に別のファク
タは、米国特許第 5,422,845号に記載されているような
直列抵抗効果である。この特許は、接地接点と接地との
間に１つまたはそれ以上の抵抗を付加する解決法を提唱
している。このような解決法では、半導体レイアウト上
に形成される抵抗が大きい面積を占めるために、デバイ
スオーバヘッドが大幅に増加することになる。従って、
マルチレベルしきい値電圧の変動幅を望ましく狭くし、
しかも高価格でなく、ゲートプログラミングパルス幅及
び／または電圧ステップの精密な制御を必要としない、
またはコンパレータ、抵抗等のような周辺デバイスを数
多く使用することを必要としないメモリセルデバイス配
列及びプログラミング方法を提供することが望ましい。
圧のプログラミング及び確立に影響する更に別のファク
タは、米国特許第 5,422,845号に記載されているような
直列抵抗効果である。この特許は、接地接点と接地との
間に１つまたはそれ以上の抵抗を付加する解決法を提唱
している。このような解決法では、半導体レイアウト上
に形成される抵抗が大きい面積を占めるために、デバイ
スオーバヘッドが大幅に増加することになる。従って、
マルチレベルしきい値電圧の変動幅を望ましく狭くし、
しかも高価格でなく、ゲートプログラミングパルス幅及
び／または電圧ステップの精密な制御を必要としない、
またはコンパレータ、抵抗等のような周辺デバイスを数
多く使用することを必要としないメモリセルデバイス配
列及びプログラミング方法を提供することが望ましい。
【０００６】
【発明の概要】本発明によればメモリデバイスは、選択
されたメモリセルと並列に結合されていて共通のソース
及びドレインノードを形成しているダミーセルを含んで
いる。デバイスは全て公知の適切なブロック、列、及び
行選択回路等を通して結合されているので、この並列接
続はそれらを省略して図示してある。結合されたデバイ
スのゲートも共通のワードラインを共用し、ゲートノー
ドを形成している。プログラムされるメモリデバイスの
所望目標しきい値電圧に対して、ダミーセルのしきい値
電圧をセットするか、または適切なダミーセルが選択さ
れる。関連するダミーセルを通る電流は、メモリセルの
プログラムされるしきい値電圧のオーバシュートを制御
するために使用される。プログラムされたしきい値電圧
を達成するために、一連のステップ電圧、即ちプログラ
ムパルスがメモリセルのゲートに印加される。
されたメモリセルと並列に結合されていて共通のソース
及びドレインノードを形成しているダミーセルを含んで
いる。デバイスは全て公知の適切なブロック、列、及び
行選択回路等を通して結合されているので、この並列接
続はそれらを省略して図示してある。結合されたデバイ
スのゲートも共通のワードラインを共用し、ゲートノー
ドを形成している。プログラムされるメモリデバイスの
所望目標しきい値電圧に対して、ダミーセルのしきい値
電圧をセットするか、または適切なダミーセルが選択さ
れる。関連するダミーセルを通る電流は、メモリセルの
プログラムされるしきい値電圧のオーバシュートを制御
するために使用される。プログラムされたしきい値電圧
を達成するために、一連のステップ電圧、即ちプログラ
ムパルスがメモリセルのゲートに印加される。
【０００７】本発明の別の面においては、ダミー及びメ
モリセルデバイスの共通ソースノードと接地接続との間
に、例えばトランジスタデバイスからなる定電流源が使
用されている。ソースノードに定電流を発生させるため
に、プログラミングステップは電流源トランジスタのゲ
ートへ既知の電圧を印加するタイミング調整を含む。並
列接続されたデバイスを使用するメモリセルのプログラ
ミングのためのプログラム及び検査方法は、ドレインノ
ード及びゲートノードにハイ電圧を印加するステップ
と、プログラミングパルスを開始させてソースノードに
定電流源の中間レベルを印加するステップと、次いで定
電流源のゲートを接地からある固定電圧レベルに接続し
て電流源をターンオンさせ、ソースノードを電流源レベ
ルまで引下げるステップを含む。メモリセルのしきい値
電圧はダミーセルのしきい値電圧よりも低いから、初め
は、メモリセルを通る電流は電流源を通る電流に等し
く、ダミーセル電流は０である。メモリセル及びダミー
セルのアスペクト比が等しく、且つそれらのしきい値が
ほぼ同一であるものとすれば、最終状態では、メモリセ
ル電流はダミーセル電流に等しく、定電流の半分に等し
くなる。本発明のこの面は、都合のよいプログラマビリ
ティを与え、しかもしきい値電圧のオーバシュートを大
幅に減少させ、それによってしきい値電圧の変動幅を改
善する。
モリセルデバイスの共通ソースノードと接地接続との間
に、例えばトランジスタデバイスからなる定電流源が使
用されている。ソースノードに定電流を発生させるため
に、プログラミングステップは電流源トランジスタのゲ
ートへ既知の電圧を印加するタイミング調整を含む。並
列接続されたデバイスを使用するメモリセルのプログラ
ミングのためのプログラム及び検査方法は、ドレインノ
ード及びゲートノードにハイ電圧を印加するステップ
と、プログラミングパルスを開始させてソースノードに
定電流源の中間レベルを印加するステップと、次いで定
電流源のゲートを接地からある固定電圧レベルに接続し
て電流源をターンオンさせ、ソースノードを電流源レベ
ルまで引下げるステップを含む。メモリセルのしきい値
電圧はダミーセルのしきい値電圧よりも低いから、初め
は、メモリセルを通る電流は電流源を通る電流に等し
く、ダミーセル電流は０である。メモリセル及びダミー
セルのアスペクト比が等しく、且つそれらのしきい値が
ほぼ同一であるものとすれば、最終状態では、メモリセ
ル電流はダミーセル電流に等しく、定電流の半分に等し
くなる。本発明のこの面は、都合のよいプログラマビリ
ティを与え、しかもしきい値電圧のオーバシュートを大
幅に減少させ、それによってしきい値電圧の変動幅を改
善する。
【０００８】本発明の別の面による自己収束方法では、
結合されたメモリ及びダミーセルデバイスを、センス増
幅器及びドレインプルダウンデバイスと共に使用する。
ドレインプルダウンデバイスは、ダミーセルを通って流
れる電流によって作動させる。プログラミングステップ
は、プログラミングの開始時にドレイン及びゲートノー
ドにハイ電圧を、そしてソースノードに中間レベルを印
加するステップと、次いで電流源のゲートを接地からあ
る既知のレベルに引上げて電流源をターンオンさせ、ソ
ースノードを中間レベルからハイへ引上げるステップ
と、センス増幅器デバイスを介してダミーセル電流を監
視し、ダミーセル電流があるレベルに達した時にドレイ
ンプルダウンデバイスをターンオンさせるステップとを
含む。これによって、セルにまたがる電圧が所望プログ
ラミングしきい値電圧に到達した時に、メモリセルのプ
ログラミングを停止させる。このダミーセルを用いた収
束方法では、メモリセル電流がセンス増幅器によって決
定されるので、しきい値電圧を１つの値に収束させなが
ら各しきい値電圧毎の電流変動の幅が減少する。更に、
後続する目標しきい値電圧毎に一連のダミーセル及び関
連センス増幅器を使用することができ、それによって何
れか１つのメモリセル（一連のダミーセルにスイッチ可
能に接続することができる）のために複数のデータレベ
ルを作ることができる。
結合されたメモリ及びダミーセルデバイスを、センス増
幅器及びドレインプルダウンデバイスと共に使用する。
ドレインプルダウンデバイスは、ダミーセルを通って流
れる電流によって作動させる。プログラミングステップ
は、プログラミングの開始時にドレイン及びゲートノー
ドにハイ電圧を、そしてソースノードに中間レベルを印
加するステップと、次いで電流源のゲートを接地からあ
る既知のレベルに引上げて電流源をターンオンさせ、ソ
ースノードを中間レベルからハイへ引上げるステップ
と、センス増幅器デバイスを介してダミーセル電流を監
視し、ダミーセル電流があるレベルに達した時にドレイ
ンプルダウンデバイスをターンオンさせるステップとを
含む。これによって、セルにまたがる電圧が所望プログ
ラミングしきい値電圧に到達した時に、メモリセルのプ
ログラミングを停止させる。このダミーセルを用いた収
束方法では、メモリセル電流がセンス増幅器によって決
定されるので、しきい値電圧を１つの値に収束させなが
ら各しきい値電圧毎の電流変動の幅が減少する。更に、
後続する目標しきい値電圧毎に一連のダミーセル及び関
連センス増幅器を使用することができ、それによって何
れか１つのメモリセル（一連のダミーセルにスイッチ可
能に接続することができる）のために複数のデータレベ
ルを作ることができる。
【０００９】本発明の他の面及び長所は、以下の添付図
面に基づく詳細な説明から明白になるであろう。
面に基づく詳細な説明から明白になるであろう。
【００１０】
【実施の形態】以下に、図１−８を参照して本発明を詳
細に説明する。図１−５に示すように結合されたデバイ
スは単なる例示に過ぎず、若干のスイッチングネットワ
ーク等を省略して説明を簡易化している。図６−８は、
メモリセルアレイのためのスイッチング配列及び周辺回
路の例を示している。以下に説明する原理を他のメモリ
セルデバイス、アレイ等に適用して、開示する有益な結
果が得られることを意図している。図１に、プログラマ
ブルメモリセル配列１００を示す。この配列は、ダミー
セル１０４と並列に接続されているメモリセル１０２を
含む。図示のように接続して共通ドレインノード１０６
と、共通ソースノード１０８とを形成させる。共通ライ
ン１１０（即ち、ワードライン）が、これらのセルのゲ
ートをゲートノード１１２に結合している。プログラム
されるメモリセルデバイス１０２のしきい値電圧はＶｔ
ｐで示されており、その電流はＩｃｐで示されている。
ダミーセルデバイス１０４のそれらは、それぞれＶｔｄ
及びＩｄｐで示されている。この構成によれば、ダミー
セルのＶｔｄは、目標しきい値電圧（以下にＶｔとい
う）に対してセットされている。例えば、もし１つのセ
ルから２つのデータビットを望むのであれば、そのデバ
イス内に少なくとも４つの検出可能なしきい値レベル
（例えば、０プラス３つの他のレベル）が必要である。
そのため、目標のプログラムされたＶｔは、各々が異な
るしきい値電圧Ｖｔｄを有する１組のダミーセルを接続
することによって４つの異なるレベルにスイッチ可能に
セットできる。スイッチ可能にアクセスできるこれらの
ダミーセルの組は、特定のデータ記憶密度に必要なだけ
多くの目標しきい値を有するように使用できる。
細に説明する。図１−５に示すように結合されたデバイ
スは単なる例示に過ぎず、若干のスイッチングネットワ
ーク等を省略して説明を簡易化している。図６−８は、
メモリセルアレイのためのスイッチング配列及び周辺回
路の例を示している。以下に説明する原理を他のメモリ
セルデバイス、アレイ等に適用して、開示する有益な結
果が得られることを意図している。図１に、プログラマ
ブルメモリセル配列１００を示す。この配列は、ダミー
セル１０４と並列に接続されているメモリセル１０２を
含む。図示のように接続して共通ドレインノード１０６
と、共通ソースノード１０８とを形成させる。共通ライ
ン１１０（即ち、ワードライン）が、これらのセルのゲ
ートをゲートノード１１２に結合している。プログラム
されるメモリセルデバイス１０２のしきい値電圧はＶｔ
ｐで示されており、その電流はＩｃｐで示されている。
ダミーセルデバイス１０４のそれらは、それぞれＶｔｄ
及びＩｄｐで示されている。この構成によれば、ダミー
セルのＶｔｄは、目標しきい値電圧（以下にＶｔとい
う）に対してセットされている。例えば、もし１つのセ
ルから２つのデータビットを望むのであれば、そのデバ
イス内に少なくとも４つの検出可能なしきい値レベル
（例えば、０プラス３つの他のレベル）が必要である。
そのため、目標のプログラムされたＶｔは、各々が異な
るしきい値電圧Ｖｔｄを有する１組のダミーセルを接続
することによって４つの異なるレベルにスイッチ可能に
セットできる。スイッチ可能にアクセスできるこれらの
ダミーセルの組は、特定のデータ記憶密度に必要なだけ
多くの目標しきい値を有するように使用できる。
【００１１】ダミーセル１０４がメモリセル１０２に結
合されている図１の例においては、ゲート電圧をステッ
プ付きで印加することにより有利なプログラミングモー
ドが得られる。図２は、ゲートノード１１２に印加され
るプログラム用ゲート電圧１２０のグラフである。プロ
グラム可能化信号はＰＧＭＢ １２１として示されてい
る。初めは、ダミーセル１０４は重要な量のドレイン電
流をメモリセル１０２と分け合っていない。プログラム
されるメモリセルのしきい値電圧が目標レベル電圧（Ｖ
ｔ）に近づくと、より多くの電流がダミーセルを通って
流れる。従来のシステムと比較して、プログラムパルス
幅１２２及びプログラム検査パルス１２４を厳密に制御
する必要はない。また電圧ステップの増加は、より多く
のプログラム及び検査動作をもたらし得る小さいステッ
プではなく、より大きいステップ（例えば、各ステップ
毎に１Ｖ程度）で変化させることができる。従来の方法
では約 10 またはそれ以上のプログラム及び検査ステッ
プを印加する必要があったが、本方法はより大きい電圧
ステップであるために少なくてよい。例えば、本方法は
セルをプログラムするために、５ステップだけでよい。
更に、本発明による大きい電圧ステップを使用すること
によって、ゲート電圧にどのような変化があってもしき
い値電圧の変動幅には殆ど影響を与えない。図２の線１
２６（ 11 Ｖを通っている）は、後続する各プログラム
パルス中にゲート電圧１２０が同一レベルに留まること
を指示している。
合されている図１の例においては、ゲート電圧をステッ
プ付きで印加することにより有利なプログラミングモー
ドが得られる。図２は、ゲートノード１１２に印加され
るプログラム用ゲート電圧１２０のグラフである。プロ
グラム可能化信号はＰＧＭＢ １２１として示されてい
る。初めは、ダミーセル１０４は重要な量のドレイン電
流をメモリセル１０２と分け合っていない。プログラム
されるメモリセルのしきい値電圧が目標レベル電圧（Ｖ
ｔ）に近づくと、より多くの電流がダミーセルを通って
流れる。従来のシステムと比較して、プログラムパルス
幅１２２及びプログラム検査パルス１２４を厳密に制御
する必要はない。また電圧ステップの増加は、より多く
のプログラム及び検査動作をもたらし得る小さいステッ
プではなく、より大きいステップ（例えば、各ステップ
毎に１Ｖ程度）で変化させることができる。従来の方法
では約 10 またはそれ以上のプログラム及び検査ステッ
プを印加する必要があったが、本方法はより大きい電圧
ステップであるために少なくてよい。例えば、本方法は
セルをプログラムするために、５ステップだけでよい。
更に、本発明による大きい電圧ステップを使用すること
によって、ゲート電圧にどのような変化があってもしき
い値電圧の変動幅には殆ど影響を与えない。図２の線１
２６（ 11 Ｖを通っている）は、後続する各プログラム
パルス中にゲート電圧１２０が同一レベルに留まること
を指示している。
【００１２】図３に、図１のメモリデバイス１００の他
にトランジスタデバイス１３０からなる定電流源ｍｇｐ
をも含むメモリデバイス１００’の例を示す。電流源１
３０は、電流源機能を遂行する類似デバイスからなるこ
とができる。源１３０は、ソースノード１０８と接地レ
ベル（０Ｖ）との間に配置されている。トランジスタデ
バイスを使用する場合、既知の電圧ｖｇｐをゲートに印
加し、定電流Ｉｇｐを発生させてソースノード１０８を
プルダウンする。このメモリセル配列１００’によれ
ば、プログラミングのためにプログラム及び検査方法を
適用して改善されたマルチレベルしきい値電圧分布を得
ることができる。プログラミングを行う前に、デバイス
１３０のゲートに既知のｖｇｐを印加することによって
Ｉｇｐを予め限定する。ｖｇｐは、プロセス変化を補償
するためにミニアレイ等を用いて追跡することができ
る。デバイスをプログラムするために、ドレインノード
１０６及びゲートノード１１２にハイ電圧を印加し、プ
ログラムパルスを開始させながらソースノードにもある
中間レベルを印加する。次いで、ｍｇｐのゲートを接地
（０Ｖ）からある既知のｖｇｐレベルに引上げる。これ
らの初期ステップ中には、Ｉｃｐ＝Ｉｇｐであり、Ｉｄ
ｐ＝０である。更にＶｔｐはＶｔｄよりも小さいものと
している（ここに、Ｖｔｄは目標電圧Ｖｔに対してセッ
トされている）。もしＶｔｐがＶｔｄより大きければ、
Ｉｄｐは０に等しくならず、プログラム動作が終了する
か、またはこれらのデバイス値では役立たないものと考
えられる。そのうちにダミーセル電流が増加し、もしメ
モリセル及びダミーセルのアスペクト比が同じであり、
Ｖｔｄが目標電圧Ｖｔに等しくセットまたは構成されて
いるものとすれば、Ｉｃｐ＝Ｉｄｐ＝Ｉｇｐ／２にな
る。このデバイス構成及びプログラミング方法を使用す
るとプログラミングは比較的簡単のままであるが、Ｖｔ
ｐのオーバシュートが減少し、それによって改善された
しきい値電圧の変動幅が得られる。
にトランジスタデバイス１３０からなる定電流源ｍｇｐ
をも含むメモリデバイス１００’の例を示す。電流源１
３０は、電流源機能を遂行する類似デバイスからなるこ
とができる。源１３０は、ソースノード１０８と接地レ
ベル（０Ｖ）との間に配置されている。トランジスタデ
バイスを使用する場合、既知の電圧ｖｇｐをゲートに印
加し、定電流Ｉｇｐを発生させてソースノード１０８を
プルダウンする。このメモリセル配列１００’によれ
ば、プログラミングのためにプログラム及び検査方法を
適用して改善されたマルチレベルしきい値電圧分布を得
ることができる。プログラミングを行う前に、デバイス
１３０のゲートに既知のｖｇｐを印加することによって
Ｉｇｐを予め限定する。ｖｇｐは、プロセス変化を補償
するためにミニアレイ等を用いて追跡することができ
る。デバイスをプログラムするために、ドレインノード
１０６及びゲートノード１１２にハイ電圧を印加し、プ
ログラムパルスを開始させながらソースノードにもある
中間レベルを印加する。次いで、ｍｇｐのゲートを接地
（０Ｖ）からある既知のｖｇｐレベルに引上げる。これ
らの初期ステップ中には、Ｉｃｐ＝Ｉｇｐであり、Ｉｄ
ｐ＝０である。更にＶｔｐはＶｔｄよりも小さいものと
している（ここに、Ｖｔｄは目標電圧Ｖｔに対してセッ
トされている）。もしＶｔｐがＶｔｄより大きければ、
Ｉｄｐは０に等しくならず、プログラム動作が終了する
か、またはこれらのデバイス値では役立たないものと考
えられる。そのうちにダミーセル電流が増加し、もしメ
モリセル及びダミーセルのアスペクト比が同じであり、
Ｖｔｄが目標電圧Ｖｔに等しくセットまたは構成されて
いるものとすれば、Ｉｃｐ＝Ｉｄｐ＝Ｉｇｐ／２にな
る。このデバイス構成及びプログラミング方法を使用す
るとプログラミングは比較的簡単のままであるが、Ｖｔ
ｐのオーバシュートが減少し、それによって改善された
しきい値電圧の変動幅が得られる。
【００１３】図４に示す配列は図３の配列と類似してい
るが、プログラミングレベルの自己収束を達成するため
の構成要素が付加されている。メモリセル配列１４０
は、ダミーセル１４４（電流Ｉｄｐを流す）と並列に配
列されているメモリセル１４２（電流Ｉｃｐを流す）を
含んでいる。電流Ｉｇｐを流す定電流源１５６が、ソー
スノード１４８と接地との間に結合されている。センス
増幅器は、プルダウンデバイス１５２と共にインバータ
１５５に接続されている電流読取りデバイス１５４を含
んでいる。これらのデバイスは一緒に使用され、電流Ｉ
ｄｐを感知し、その電流があるレベルに到達するとドレ
インをプルダウンする。このレベルは、プログラムされ
るメモリセルの目標しきい値電圧に対応させる。共通ド
レインノード１４６が、デバイス１４２、１５２、及び
１５４によって形成されている。図５の配列は図４の配
列に類似しているが、デバイス１５４のドレイン１５７
が共通ドレイン１４６から分離されて独立電源に接続さ
れていることが異なる。
るが、プログラミングレベルの自己収束を達成するため
の構成要素が付加されている。メモリセル配列１４０
は、ダミーセル１４４（電流Ｉｄｐを流す）と並列に配
列されているメモリセル１４２（電流Ｉｃｐを流す）を
含んでいる。電流Ｉｇｐを流す定電流源１５６が、ソー
スノード１４８と接地との間に結合されている。センス
増幅器は、プルダウンデバイス１５２と共にインバータ
１５５に接続されている電流読取りデバイス１５４を含
んでいる。これらのデバイスは一緒に使用され、電流Ｉ
ｄｐを感知し、その電流があるレベルに到達するとドレ
インをプルダウンする。このレベルは、プログラムされ
るメモリセルの目標しきい値電圧に対応させる。共通ド
レインノード１４６が、デバイス１４２、１５２、及び
１５４によって形成されている。図５の配列は図４の配
列に類似しているが、デバイス１５４のドレイン１５７
が共通ドレイン１４６から分離されて独立電源に接続さ
れていることが異なる。
【００１４】自己収束プログラミング方法は、上述した
プログラム及び検査動作に類似するステップを含んでい
る。プログラミングの前に、ドレインノード１４６及び
ゲートノード１５０にハイ電圧を印加し、プログラミン
グ動作を開始させてソースノード１４８にある中間レベ
ルを印加する。次いで、電流源デバイス１５６のゲート
を接地レベル（０Ｖ）からｖｇｐに引上げる。これによ
りＩｇｐが流れてソースノード１４８がハイから接地レ
ベルへ引下げられる。読取りセル１５４及びインバータ
１５５を含むセンス増幅器は、ダミーセル電流Ｉｄｐを
感知してプログラミングセル電流をＩｃｐ＝Ｉｇｐ−Ｉ
ｄｐとして指示するために使用される。Ｉｄｐがあるレ
ベルに達すると読取りセル１５４がターンオンし、ドレ
イン電圧をプルダウンさせてメモリセル１４２のプログ
ラムされた状態を確立するのを容易にする。
プログラム及び検査動作に類似するステップを含んでい
る。プログラミングの前に、ドレインノード１４６及び
ゲートノード１５０にハイ電圧を印加し、プログラミン
グ動作を開始させてソースノード１４８にある中間レベ
ルを印加する。次いで、電流源デバイス１５６のゲート
を接地レベル（０Ｖ）からｖｇｐに引上げる。これによ
りＩｇｐが流れてソースノード１４８がハイから接地レ
ベルへ引下げられる。読取りセル１５４及びインバータ
１５５を含むセンス増幅器は、ダミーセル電流Ｉｄｐを
感知してプログラミングセル電流をＩｃｐ＝Ｉｇｐ−Ｉ
ｄｐとして指示するために使用される。Ｉｄｐがあるレ
ベルに達すると読取りセル１５４がターンオンし、ドレ
イン電圧をプルダウンさせてメモリセル１４２のプログ
ラムされた状態を確立するのを容易にする。
【００１５】図６は、本発明の一面による浮遊ゲートメ
モリセルのアレイの内部構造を示す回路図である。この
アレイは、選択的にプログラムされるように配列された
複数の浮遊ゲートメモリセルをブロック２０３内に含ん
でいる。浮遊ゲートメモリセルは、ソースとドレインと
が接続されていて浮遊ゲートメモリセルの行を形成して
いる。例示のためのブロック選択ラインＢＷＬｎ−１及
びＢＷＬｎが、それぞれのメモリセルワードラインＳＷ
Ｌ０乃至ＳＷＬ３１と共に示されている。ブロック２０
４は、入力ＤＷＬ及びＤＷＲによって制御される列選択
ライン及び回路を示しており、これらはビットラインを
適切な隣接ビットラインに選択的に接続するように動作
する。ブロック２０２は、メモリセルをプログラムする
ために、選択されたビットラインに、入力信号ＶＣＰに
よって適切な電圧レベル（例えば、ＶＤＤ＝ 6.25 Ｖの
場合に、2.0 Ｖ）を印加する関連回路を示している。ブ
ロック２０１は、制御信号ＰＧＭ、ＹＰＢ、及びカレン
トミラー２１０からの信号を使用して、制御されたレベ
ルＴＹＰ０（または、ＶＧＰ）を発生する電流リミタの
例を示している。ドライバブロック２００は、入力信号
ＶＧＰ、ＹＧ０、及びＹＧ１を使用することを示してい
る。ＹＳ０−ＹＳ２、及びＹＳＰ０−ＹＳＰ２で個々に
示してあるビット選択ライン２１２は、所望のビットラ
インを選択するデコーダ回路から発している。同様のメ
モリセルアレイの動作のさらなる詳細に関しては、1997
年８月26日出願の Chin-Hsi Lin 、Shi-Charng Al 、Fu
l-LongNi 、Mam-Tsung Wang、Chin-Yi Huang のコペン
ディング米国特許出願第 08/918,796 号 "Apparatus an
d Method for Programming Virtual Ground EPROM Arra
y Cell Without Disturbing Adjacent Cells" を参照さ
れたい。図示されているセンス増幅器２２０はデータビ
ット０に対応し、センス増幅器２２２はデータビット８
に対応している。データ０に関連しているデータ入力バ
ッファ２２４及びデータ８に関連しているデータ入力バ
ッファ２２６は、それぞれのデータラインＤＬに接続さ
れている。
モリセルのアレイの内部構造を示す回路図である。この
アレイは、選択的にプログラムされるように配列された
複数の浮遊ゲートメモリセルをブロック２０３内に含ん
でいる。浮遊ゲートメモリセルは、ソースとドレインと
が接続されていて浮遊ゲートメモリセルの行を形成して
いる。例示のためのブロック選択ラインＢＷＬｎ−１及
びＢＷＬｎが、それぞれのメモリセルワードラインＳＷ
Ｌ０乃至ＳＷＬ３１と共に示されている。ブロック２０
４は、入力ＤＷＬ及びＤＷＲによって制御される列選択
ライン及び回路を示しており、これらはビットラインを
適切な隣接ビットラインに選択的に接続するように動作
する。ブロック２０２は、メモリセルをプログラムする
ために、選択されたビットラインに、入力信号ＶＣＰに
よって適切な電圧レベル（例えば、ＶＤＤ＝ 6.25 Ｖの
場合に、2.0 Ｖ）を印加する関連回路を示している。ブ
ロック２０１は、制御信号ＰＧＭ、ＹＰＢ、及びカレン
トミラー２１０からの信号を使用して、制御されたレベ
ルＴＹＰ０（または、ＶＧＰ）を発生する電流リミタの
例を示している。ドライバブロック２００は、入力信号
ＶＧＰ、ＹＧ０、及びＹＧ１を使用することを示してい
る。ＹＳ０−ＹＳ２、及びＹＳＰ０−ＹＳＰ２で個々に
示してあるビット選択ライン２１２は、所望のビットラ
インを選択するデコーダ回路から発している。同様のメ
モリセルアレイの動作のさらなる詳細に関しては、1997
年８月26日出願の Chin-Hsi Lin 、Shi-Charng Al 、Fu
l-LongNi 、Mam-Tsung Wang、Chin-Yi Huang のコペン
ディング米国特許出願第 08/918,796 号 "Apparatus an
d Method for Programming Virtual Ground EPROM Arra
y Cell Without Disturbing Adjacent Cells" を参照さ
れたい。図示されているセンス増幅器２２０はデータビ
ット０に対応し、センス増幅器２２２はデータビット８
に対応している。データ０に関連しているデータ入力バ
ッファ２２４及びデータ８に関連しているデータ入力バ
ッファ２２６は、それぞれのデータラインＤＬに接続さ
れている。
【００１６】図７は、図６に示したセンス増幅器の詳細
を示している（バッファ２２４及び２２６の動さ原理は
同一である）。この例では、データラインＤＬを介して
選択されたメモリセルは、ライト・インデータに依存し
てダミーセル３０２、３０４の一方に接続される。換言
すれば、プログラミング中に、ＤＬ上のライト・インデ
ータに依存して、ダミーセル３０２、３０４、または３
０６の１つが動作可能にされる。部分的なプログラミン
グ電流を刺激するためにＮＭＯＳデバイス３００が使用
されており、ＶＧＰによって駆動される。各ダミーセル
３００−３０６は異なるしきい値電圧を有している（そ
れぞれ、ｖｔｄ０、ｖｔｄ１、及びｖｔｄ２で示されて
いる）。各ダミーセルは個々のセンス増幅器に接続され
ている。センス増幅器は、図示のようにインバータ（ぞ
れぞれ３０８−３１２、及び３１４−３１８で示されて
いる）に接続されているトランジスタからなる。センス
増幅器からの出力ＳＡＢ０、ＳＡＢ１、及びＳＡＢ２は
ＮＯＲゲート３０４に印加され、プログラミング中にプ
ログラム可能化バー（ＰＥＮＢ）信号を発生する。読出
し中には、この経路は動作不能にされる。出力信号はエ
ンコーダ３４２にも印加され、２データビット（ｂｉｔ
０、及びｂｉｔ１）を発生する。これらは読出し中に一
緒に使用された時、４つの明確なデータレベルを形成す
る。この経路は、プログラミング中には動作不能にされ
る。上述したアプリケーションにおいては、プログラミ
ングされるセルの収束したしきい値電圧を読出し中に追
跡することが望ましい。従って、プログラミング及び読
出しの両動作中にダミーセルを使用する。データライン
の経路は、ＰＧＭＢにローに印加することによって動作
不能にされる。プログラム及び読出しの両動作のために
使用されているセンス増幅器のそれぞれの出力は、ＰＥ
ＮＢ、ＢＩＴ０、及びＴＩＴ１になる。図７内の表３５
０は、ＳＡＢ０、ＳＡＢ１、及びＳＡＢ２のレベルと、
エンコーダ３４２の出力ＢＩＴ０及びＢＩＴ１との関係
を示しており、これらが感知後のマルチレベルセルの出
力である。
を示している（バッファ２２４及び２２６の動さ原理は
同一である）。この例では、データラインＤＬを介して
選択されたメモリセルは、ライト・インデータに依存し
てダミーセル３０２、３０４の一方に接続される。換言
すれば、プログラミング中に、ＤＬ上のライト・インデ
ータに依存して、ダミーセル３０２、３０４、または３
０６の１つが動作可能にされる。部分的なプログラミン
グ電流を刺激するためにＮＭＯＳデバイス３００が使用
されており、ＶＧＰによって駆動される。各ダミーセル
３００−３０６は異なるしきい値電圧を有している（そ
れぞれ、ｖｔｄ０、ｖｔｄ１、及びｖｔｄ２で示されて
いる）。各ダミーセルは個々のセンス増幅器に接続され
ている。センス増幅器は、図示のようにインバータ（ぞ
れぞれ３０８−３１２、及び３１４−３１８で示されて
いる）に接続されているトランジスタからなる。センス
増幅器からの出力ＳＡＢ０、ＳＡＢ１、及びＳＡＢ２は
ＮＯＲゲート３０４に印加され、プログラミング中にプ
ログラム可能化バー（ＰＥＮＢ）信号を発生する。読出
し中には、この経路は動作不能にされる。出力信号はエ
ンコーダ３４２にも印加され、２データビット（ｂｉｔ
０、及びｂｉｔ１）を発生する。これらは読出し中に一
緒に使用された時、４つの明確なデータレベルを形成す
る。この経路は、プログラミング中には動作不能にされ
る。上述したアプリケーションにおいては、プログラミ
ングされるセルの収束したしきい値電圧を読出し中に追
跡することが望ましい。従って、プログラミング及び読
出しの両動作中にダミーセルを使用する。データライン
の経路は、ＰＧＭＢにローに印加することによって動作
不能にされる。プログラム及び読出しの両動作のために
使用されているセンス増幅器のそれぞれの出力は、ＰＥ
ＮＢ、ＢＩＴ０、及びＴＩＴ１になる。図７内の表３５
０は、ＳＡＢ０、ＳＡＢ１、及びＳＡＢ２のレベルと、
エンコーダ３４２の出力ＢＩＴ０及びＢＩＴ１との関係
を示しており、これらが感知後のマルチレベルセルの出
力である。
【００１７】図８に、信号ＤＩＮＢをＤＬ（図７）に供
給するデータ入力バッファ（図６の２２４、２２６）を
示す。表３６２は、プログラミング中に使用されるライ
ト・インデータビット（ｂｉｔ０及びｂｉｔ１、これら
は上述したＢＩＴ０及びＢＩＴ１とは異なる）から得ら
れるデコードされた信号であるＤＡＴＡ信号を示してい
る。このＤＡＴＡ信号は、前述したＰＥＮＢ信号及びＰ
ＧＭＢ信号（インバータ３６１を通して）と共に、ＮＯ
Ｒゲート３６０に印加される。バッファは、電源ＶＰＰ
と接地との間に分圧ネットワークとして接続されていて
データ入力信号ＤＩＮＢを発生するトランジスタデバイ
ス３６４、３６６、及びインバータ３６８を更に含んで
いる。この配列によれば、ＤＡＴＡ信号は、１つのセン
ス増幅器が所望のメモリセルプログラムレベルを検出し
た時に限ってデータライン入力ＤＬに印加される。プロ
グラミング中にこの回路が動作可能にされ（ＰＧＭＢに
よって）、ＤＩＮＢ信号レベルがＤＡＴＡレベルに関係
付けられる。ＤＡＴＡ＝１である時にはＤＩＮＢはロー
レベルであり、そしてＤＡＴＡ＝０である時にはＤＩＮ
Ｂはハイレベルである。この回路は読出し中は動作不能
にされ、ＤＩＮＢはローレベルを保つ。図示した実施例
は、４プログラムレベル（例えば、２ビット）を発生さ
せるために使用される構成要素を示しているが、より多
くのプログラムレベルを達成するために構成要素の類似
接続を使用できることは理解されよう。
給するデータ入力バッファ（図６の２２４、２２６）を
示す。表３６２は、プログラミング中に使用されるライ
ト・インデータビット（ｂｉｔ０及びｂｉｔ１、これら
は上述したＢＩＴ０及びＢＩＴ１とは異なる）から得ら
れるデコードされた信号であるＤＡＴＡ信号を示してい
る。このＤＡＴＡ信号は、前述したＰＥＮＢ信号及びＰ
ＧＭＢ信号（インバータ３６１を通して）と共に、ＮＯ
Ｒゲート３６０に印加される。バッファは、電源ＶＰＰ
と接地との間に分圧ネットワークとして接続されていて
データ入力信号ＤＩＮＢを発生するトランジスタデバイ
ス３６４、３６６、及びインバータ３６８を更に含んで
いる。この配列によれば、ＤＡＴＡ信号は、１つのセン
ス増幅器が所望のメモリセルプログラムレベルを検出し
た時に限ってデータライン入力ＤＬに印加される。プロ
グラミング中にこの回路が動作可能にされ（ＰＧＭＢに
よって）、ＤＩＮＢ信号レベルがＤＡＴＡレベルに関係
付けられる。ＤＡＴＡ＝１である時にはＤＩＮＢはロー
レベルであり、そしてＤＡＴＡ＝０である時にはＤＩＮ
Ｂはハイレベルである。この回路は読出し中は動作不能
にされ、ＤＩＮＢはローレベルを保つ。図示した実施例
は、４プログラムレベル（例えば、２ビット）を発生さ
せるために使用される構成要素を示しているが、より多
くのプログラムレベルを達成するために構成要素の類似
接続を使用できることは理解されよう。
【００１８】図示構成において、改善されたしきい値電
圧または電流分布を達成することは、マルチレベルメモ
リセルデバイスを提供する上で重要なファクタである。
しかしながら、これによって、パルス幅、直列抵抗効
果、またはプロセス変動を制御またはそれらに対抗する
ような不合理なデバイスオーバヘッドをもたらすことが
ないようにすべきである。プログラミングの目標レベル
に等しいしきい値を有する結合されたダミーセルを用い
る本発明は、上述したプログラミング方法と共にプログ
ラムされるしきい値電圧を制御し、何等かの変動を補償
する効率的な解決方法を提供している。以上の本発明の
好ましい実施例の説明は単なる例示に過ぎない。本発明
を、上述した精密な形状に限定する意図はない。当業者
には多くの変更及び変化が明白であろう。本発明の範囲
は、特許請求の範囲によってのみ限定されるものである
ことを理解されたい。
圧または電流分布を達成することは、マルチレベルメモ
リセルデバイスを提供する上で重要なファクタである。
しかしながら、これによって、パルス幅、直列抵抗効
果、またはプロセス変動を制御またはそれらに対抗する
ような不合理なデバイスオーバヘッドをもたらすことが
ないようにすべきである。プログラミングの目標レベル
に等しいしきい値を有する結合されたダミーセルを用い
る本発明は、上述したプログラミング方法と共にプログ
ラムされるしきい値電圧を制御し、何等かの変動を補償
する効率的な解決方法を提供している。以上の本発明の
好ましい実施例の説明は単なる例示に過ぎない。本発明
を、上述した精密な形状に限定する意図はない。当業者
には多くの変更及び変化が明白であろう。本発明の範囲
は、特許請求の範囲によってのみ限定されるものである
ことを理解されたい。
【図１】本発明の基本的な構成を示す回路図であって、
この回路がプログラムされるメモリセルと並列にダミー
セルを含んでいることを示している。図１、３、及び４
に示す並列接続が、本発明を理解し易くする単なる例に
過ぎないことに注目されたい。セルアレイレイアウト、
スイッチング接続等は簡易化のために省略されている。
この回路がプログラムされるメモリセルと並列にダミー
セルを含んでいることを示している。図１、３、及び４
に示す並列接続が、本発明を理解し易くする単なる例に
過ぎないことに注目されたい。セルアレイレイアウト、
スイッチング接続等は簡易化のために省略されている。
【図２】しきい値電圧の分布に悪影響を及ぼすことなく
本発明によって達成可能なより大きいゲート電圧ステッ
プ及びパルス幅（従来技術に対して）を示すグラフであ
る。
本発明によって達成可能なより大きいゲート電圧ステッ
プ及びパルス幅（従来技術に対して）を示すグラフであ
る。
【図３】プログラム及び検査方法を実現する本発明の別
の実施形態の回路図であって、この回路はプログラムさ
れるメモリセルと並列のダミーセル、及び共通ソースノ
ードと接地との間に定電流源を含んでいる。
の実施形態の回路図であって、この回路はプログラムさ
れるメモリセルと並列のダミーセル、及び共通ソースノ
ードと接地との間に定電流源を含んでいる。
【図４】自己収束方法を実現する本発明の別の実施形態
の回路図であって、この回路は図１のデバイスに加えて
読出しセル及びプルダウンセルを更に含んでいる。
の回路図であって、この回路は図１のデバイスに加えて
読出しセル及びプルダウンセルを更に含んでいる。
【図５】図４に示すデバイスのドレイン接続が変更され
ている本発明の更に別の実施形態の回路図である。
ている本発明の更に別の実施形態の回路図である。
【図６Ａ】個々のメモリセルを上記実施例に従って選択
的にプログラムすることができるメモリセルアレイの図
である。
的にプログラムすることができるメモリセルアレイの図
である。
【図６Ｂ】個々のメモリセルを上記実施例に従って選択
的にプログラムすることができるメモリセルアレイの図
である。
的にプログラムすることができるメモリセルアレイの図
である。
【図６Ｃ】個々のメモリセルを上記実施例に従って選択
的にプログラムすることができるメモリセルアレイの図
である。
的にプログラムすることができるメモリセルアレイの図
である。
【図６Ｄ】個々のメモリセルを上記実施例に従って選択
的にプログラムすることができるメモリセルアレイの図
である。
的にプログラムすることができるメモリセルアレイの図
である。
【図７】図６のセンス増幅器回路の回路図であって、４
プログラミングレベルを達成するために３つのダミーセ
ルの組を含んでいる。
プログラミングレベルを達成するために３つのダミーセ
ルの組を含んでいる。
【図８】メモリセルのドレインノードに書込みデータを
マッピングするために使用されるデータ入力バッファの
例を示す回路図である。
マッピングするために使用されるデータ入力バッファの
例を示す回路図である。
１００ プログラマブルメモリセル配列 １０２ メモリセル １０４ ダミーセル １０６ 共通ドレインノード １０８ 共通ソースノード １１０ ワードライン １１２ ゲートノード １２０ プログラム用ゲート電圧（Ｖｔ） １２１ プログラム可能化信号（ＰＧＭＢ） １２２ プログラムパルス幅 １２４ プログラム検査パルス １３０ 定電流源（ｍｇｐ） １４０ メモリセル配列 １４２ メモリセル １４４ ダミーセル １４６ ドレインノード １４８ ソースノード １５０ ゲートノード １５２ プルダウンデバイス １５４ 電流読取りデバイス １５５ インバータ １５６ 定電流源 １５７ デバイス１５４のドレイン ２００ ドライバ ２１０ カレントミラー回路 ２１２ ビット選択ライン ２２０、２２２ センス増幅器 ２２４、２２６ データ入力バッファ ３００ ＮＭＯＳデバイス ３０２、３０４、３０６ ダミーセル ３０８−３１０、３１４−３１８、３６１、３６８ イ
ンバータ ３４０、３６０ ＮＯＲゲート ３４２ エンコーダ ３５０、３６２ 真理値表 ３６４、３６６ トランジスタ
ンバータ ３４０、３６０ ＮＯＲゲート ３４２ エンコーダ ３５０、３６２ 真理値表 ３６４、３６６ トランジスタ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 16/00 - 16/34 G11C 11/34
Claims (19)
- 【請求項１】 制御されたゲート電圧の調整によってマ
ルチレベルしきい値メモリセルデバイスをプログラムす
るための方法であって、 上記デバイスはセル電流及びしきい値電圧を有する浮遊
ゲートメモリセルを含み、上記メモリセルはそれぞれの
セル電流及びしきい値電圧を有する少なくとも１つのダ
ミーセルにスイッチ可能なように結合され、上記ダミー
セルのしきい値電圧は上記メモリセルの目標しきい値レ
ベルにセットされ、上記セルは共通ドレイン、ゲート、
及びソースノードを有しており、上記方法は、 一連の各プログラムパルスを印加する毎に、上記ドレイ
ン及びゲートノードにハイ電圧レベルを印加し、上記ソ
ースノードに、ある中間電圧レベルを印加するステップ
と、 上記メモリセルのプログラム可能なしきい値電圧レベル
が上記目標しきい値電圧に到達するまで、上記ゲート、
ドレイン、及びソースノードへのプログラムパルスの印
加と、次いで検査パルスの印加を繰り返すステップと、 を含んでいることを特徴とするマルチレベルしきい値メ
モリセルデバイスをプログラムするための方法。 - 【請求項２】 上記メモリセルに望まれる特定の目標し
きい値電圧のために、上記ダミーセルをスイッチ可能に
選択するステップを更に含む請求項１に記載のマルチレ
ベルしきい値メモリセルデバイスをプログラムするため
の方法。 - 【請求項３】 上記電圧パルスを印加するステップは、
後続する各パルス毎に上記ゲートノードに印加されるス
テップ付きの電圧レベルを使用する請求項１に記載のマ
ルチレベルしきい値メモリセルデバイスをプログラムす
るための方法。 - 【請求項４】 上記ゲート電圧のために大きい電圧ステ
ップを使用し、それによって上記メモリセルをプログラ
ムするために必要なプログラム及び印加ステップをより
少なくした請求項３に記載のマルチレベルしきい値メモ
リセルデバイスをプログラムするための方法。 - 【請求項５】 マルチレベルしきい値メモリセルデバイ
スをプログラムするための方法であって、 上記メモリセルデバイスはそれぞれのセル電流及びしき
い値電圧を有する浮遊ゲートメモリセルを含み、ダミー
セルのしきい値電圧は上記メモリセルの目標しきい値レ
ベルにセットされ、上記メモリセルは、それぞれのセル
電流及びしきい値電圧を有するダミーセルにスイッチ可
能なように結合されており、上記セルは共通ドレイン、
ゲート、及びソースノードを有し、上記セルは上記ソー
スノードと接地レベルとの間に結合されている定電流源
トランジスタデバイスを更に含み、上記方法は、 一連の各プログラムパルス毎に、 上記定電流源を通る既知の電流を発生させるためのゲー
ト電圧を決定するステップと、 上記ゲートノードにプログラムパルスが印加されている
間に、上記ドレイン及びゲートノードにハイ電圧レベル
を印加し、上記ソースノードに、ある中間電圧レベルを
印加するステップと、 上記電流源のゲートに上記決定されたゲート電圧を印加
して定電流を発生させ、上記ソースノードをハイからロ
ーレベルへ引下げるステップと、 を含み、 初期には、上記メモリセルの電流は上記電流源電流に等
しく、上記ダミーセルの電流は０であり、上記メモリセ
ルしきい値電圧は上記ダミーセルしきい値電圧よりも小
さくなっており、 更に、上記方法は、 上記メモリセルのプログラム可能なしきい値電圧レベル
が上記目標しきい値電圧に到達するまで、上記プログラ
ムパルスを印加し、次いで検査パルスを印加するステッ
プを含み、 上記メモリセル電流は上記ダミーセル電流に等しく、上
記ダミーセル電流は上記電流源電流の半分に等しいこと
を特徴とするマルチレベルしきい値メモリセルデバイス
をプログラムするための方法。 - 【請求項６】 上記メモリセルに望まれる特定の目標し
きい値電圧のために、上記ダミーセルをスイッチ可能に
選択するステップを更に含む請求項５に記載のマルチレ
ベルしきい値メモリセルデバイスをプログラムするため
の方法。 - 【請求項７】 上記ゲート電圧を決定するステップは、
上記電流源電流を生成するために使用される上記ゲート
電圧を追尾して補償する手段を含んでいる請求項５に記
載のマルチレベルしきい値メモリセルデバイスをプログ
ラムするための方法。 - 【請求項８】 上記ゲート電圧を追尾して補償する手段
は、上記デバイス内にミニアレイを含んでいる請求項７
に記載のマルチレベルしきい値メモリセルデバイスをプ
ログラムするための方法。 - 【請求項９】 上記電圧パルスを印加するステップは、
後続する各プログラムパルス毎に上記ゲートノードに印
加されるステップ付きの電圧レベルを使用する請求項５
に記載のマルチレベルしきい値メモリセルデバイスをプ
ログラムするための方法。 - 【請求項１０】 上記ゲート電圧のためにより大きい電
圧ステップを使用し、それによって上記メモリセルをプ
ログラムするために必要なプログラム及び印加ステップ
をより少なくした請求項９に記載のマルチレベルしきい
値メモリセルデバイスをプログラムするための方法。 - 【請求項１１】 マルチレベルしきい値メモリセルデバ
イスをプログラムするための自己収束方法であって、 上記デバイスはセル電流及びしきい値電圧を有する浮遊
ゲートメモリセルを含み、上記メモリセルは、関連する
セル電流及びしきい値電圧を有する少なくとも１つのダ
ミーセルに結合され、上記ダミーセルのしきい値電圧は
上記メモリセルの目標しきい値レベルにセットされてお
り、上記メモリセルデバイスは更に、上記少なくとも１
つのダミーセル電流を感知するように接続されている少
なくとも１つの電流センシングデバイスを含み、上記メ
モリセル及び少なくとも１つのダミーセルは共通ゲート
及びソースノードを有し、上記メモリセル及び少なくと
も１つのセンシングデバイスは共通ドレインノードを有
し、上記メモリセルデバイスは更に、上記ソースノード
と接地レベルとの間に結合されている定電流源トランジ
スタデバイスを含み、上記方法は、 上記定電流源を通る既知の電流を発生させるためのゲー
ト電圧を決定するステップと、 上記ドレイン及びゲートノードにハイ電圧レベルを印加
し、上記ゲートノードに開始プログラムパルスが印加さ
れている間に上記ソースノードにある固定電圧レベルを
印加するステップと、 上記電流源のゲートに上記決定されたゲート電圧を印加
して定電流を発生させ、上記ソースノードをハイからロ
ーレベルへ引下げるステップと、 上記センシングデバイスを用いて上記ダミーセル電流を
感知しながらプログラム電圧パルスを印加し、上記メモ
リセル電流を、上記電流源電流マイナス上記ダミーセル
電流に等しくするステップと、 上記ダミーセル電流があるレベルに収束した時に、上記
センシングデバイスを介して上記ドレインをプルダウン
するステップと、 を含んでいることを特徴とするマルチレベルしきい値メ
モリセルデバイスをプログラムするための自己収束方
法。 - 【請求項１２】 プログラミング中に書込みデータによ
って決定される上記メモリセルに望まれる特定の目標し
きい値電圧のために、上記ダミーセルをスイッチ可能に
選択するステップを更に含んでいる請求項１１に記載の
マルチレベルしきい値メモリセルデバイスをプログラム
するための自己収束方法。 - 【請求項１３】 上記ダミーセルは、異なるしきい値電
圧レベルで配列された複数のセルと、各ダミーセルを通
る電流を感知するための複数の電流センシングデバイス
とを含んでいる請求項１２に記載のマルチレベルしきい
値メモリセルデバイスをプログラムするための自己収束
方法。 - 【請求項１４】 上記プルダウンステップは、上記プロ
グラムされた電圧が上記ダミーセルのためにセットされ
た目標しきい値レベルを横切ると各電流センサ毎に発生
するようになっている請求項１３に記載のマルチレベル
しきい値メモリセルデバイスをプログラムするための自
己収束方法。 - 【請求項１５】 上記ゲート電圧を決定するステップ
は、上記電流源電流を生成するために使用される上記ゲ
ート電圧を追尾して補償する手段を含んでいる請求項１
１に記載のマルチレベルしきい値メモリセルデバイスを
プログラムするための自己収束方法。 - 【請求項１６】 上記ゲート電圧を追尾して補償する手
段は、上記デバイス内にミニアレイを含んでいる請求項
１５に記載のマルチレベルしきい値メモリセルデバイス
をプログラムするための自己収束方法。 - 【請求項１７】 マルチレベルしきい値メモリセルデバ
イスを目標しきい値電圧レベルにプログラムするために
使用する回路であって、 セル電流及びしきい値電圧を有するメモリセルと、 上記メモリセルにスイッチ可能に結合される少なくとも
１つのダミーセルと、を含み、 上記ダミーセルはそれぞれのセル電流及びしきい値電圧
を有し、上記しきい値電圧は上記目標しきい値電圧レベ
ルにセットされており、上記接続されたセルは共通ドレ
イン、ゲート、及びソースノードを有していることを特
徴とするマルチレベルしきい値メモリセルデバイスをプ
ログラムするために使用する回路。 - 【請求項１８】 上記ソースノードと接地レベルとの間
に結合されている定電流源を更に含んでいる請求項１７
に記載のマルチレベルしきい値メモリセルデバイスをプ
ログラムするために使用する回路。 - 【請求項１９】 上記少なくとも１つのダミーセル電流
を感知するために接続され、上記メモリセル電流が所望
のレベルに到達した時に上記ドレインをプルダウンする
ように構成されている、少なくとも１つの電流センシン
グデバイスを更に含んでいるマルチレベルしきい値メモ
リセルデバイスをプログラムするために自己収束方法を
使用することができる請求項１７に記載の回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10433299A JP3258637B2 (ja) | 1999-03-08 | 1999-03-08 | メモリセルのマルチレベルプログラミングのための方法及び装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10433299A JP3258637B2 (ja) | 1999-03-08 | 1999-03-08 | メモリセルのマルチレベルプログラミングのための方法及び装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000260192A JP2000260192A (ja) | 2000-09-22 |
| JP3258637B2 true JP3258637B2 (ja) | 2002-02-18 |
Family
ID=14377993
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10433299A Expired - Lifetime JP3258637B2 (ja) | 1999-03-08 | 1999-03-08 | メモリセルのマルチレベルプログラミングのための方法及び装置 |
Country Status (1)
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| DE112004002930B4 (de) * | 2004-07-30 | 2011-06-01 | Spansion LLC (n.d.Ges.d. Staates Delaware), Sunnyvale | Halbleiterbauelement und Verfahren zum Erzeugen eines Fühlersignals |
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-
1999
- 1999-03-08 JP JP10433299A patent/JP3258637B2/ja not_active Expired - Lifetime
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