KR100487098B1 - 센스증폭기타이밍회로 - Google Patents

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Abstract

다이나믹 센스증폭기의 동작 타이밍을 최적화시키는 회로기술이 제시된다. 일실시예에서, 프로세스 편차를 면밀하게 추적하는 회로가 다이나믹 센스증폭기의 최적 동작신호를 발생시키기 위해 제공된다.
다른 하나의 실시예에서, 다이나믹 센스증폭기에 대한 동작 타이밍은 동작신호에 대한 최적 타이밍에 도달하는것 뿐만 아니라, 제조자가 회로의 동작에서 일정한 마진을 보장하는 것이 가능하도록 칩 바이 칩의 토대상에서 프로그램 가능하게 된다.

Description

센스증폭기 타이밍회로
본 발명은 일반적인 집적회로에 관한 것으로, 더 상세하게는 메모리회로용 다이나믹 센스증폭기를 위한 타이밍회로에 관한 것이다.
메모리회로의 내용물을 리딩할때, 센스 증폭기는 메모리셀내에 저장된 신호를 감지하고 증폭하는데 사용된다. 일반적으로 다이나믹 또는 스태틱 두가지 형태의 센스증폭기가 있다. 도 1은 일반적인 스태틱 센스증폭기를 나타낸 것이고 도 2는 다이나믹 센스증폭기회로의 일 예를 나타낸 것이다.
다이나믹 센스증폭기의 크로스-커플 인버터(202/204)와 인버터(206/208)는 포지티브 피드백을 가진 래치로서 동작한다. 포지티브 피드백으로 인하여 다이나믹 센스증폭기는 본질적으로 스태틱 센스증폭기보다 처리속도가 빠르다. 다이나믹 센스증폭기는 또한 불확정적으로 계속해서 전력을 소모하는 스태틱 센스증폭기와 비교하여 다이나믹 센스증폭기는 어떤 상태를 위한 결정을 하자마자 전력소비가 0이 되도록 스위치하므로서 훨씬 적게 전력을 소비한다.
더욱이, 다이나믹 센스증폭기는 예를 들어 동기메모리회로와 같은 일정형의 회로에 적합하며, 여기에서 포스트 차지 로직(US P4,985,643에 설명된) 또는 스큐로직(US P5,519,344에 설명된)과 같은 전달속도향상기술이 이용될 수 있다.
이것은 다이나믹 센스증폭기의 출력은 종래 회로에서 스태틱 센스증폭기의 출력 레벨에 비교하여 이러한 기술들을 사용하여 전달속도가 보다 빠르게 될 수 있는 펄스라는 사실에 기인한다. 그러므로 전력소비와 전달속도의 이점을 위해 다이나믹 센스증폭기에 적용하는 것이 바람직하다. 그러나 스트로브 다이나믹 센스증폭기의 주된 결점은 도 2에 예로서 도시된 바와 같이, 그 동작이 스트로브신호의 타이밍에 매우 민감하다는 것이다.
포지티브 펄스가 STRB입력에 도달할때, 센스증폭기는 입력상에 차동전압을 토대로 하여 증폭기가 가지는 오프셋 전압과 비교하여 결정을 내리게 되며 그리고 그 결정은 변경불가능하게 래치된다. 메모리회로에 있어서, 예를 들어 너무 일찍 스트로브되면(즉, 입력단에서 차동신호가 충분히 크게 높아지기전에), 센스증폭기는 잘못된 데이타를 래치하게 된다. 또 한편으로 너무 늦게 스트로브되면, 필요한 억세스 시간이 부가되어 불필요한 시간이 소모된다. 스트로브신호에 대한 최적 타이밍은 상당히 빠른 스트로브를 요구하고, 그러나 너무 빠르게 되면, 센스증폭기는 적절하게 작동되지 못한다.
메모리회로에서, 다이나믹 센스증폭기에 대한 스트로브신호의 타이밍에 영향을 주는 많은 다른 요소가 있다. 센스증폭기의 입력단은 동작속도에 직접적으로 영향을 미치는 커패시턴스를 가진 비트라인의 상보형 쌍에 접속된다, 만약 예를 들어 특별한 다이에서 평균 기대 비트라인 커패시턴스보다 비트라인상에 더 많은 커패시턴스가 있다. 그러므로 센스증폭기는 더 오랫동안 기다려야 한다(즉, 지연 스트로브)역으로, 평균보다 더 낮은 비트라인 커패시턴스를 나타내어 센스증폭기는 좀 더 일찍 스트로브된다.
메모리셀 억세스 트랜지스터의 크기변화는 또한 다이나믹 센스증폭기의 동작속도에 직접적으로 영향을 준다. 메모리셀 억세스 트랜지스터는 일반적으로 매우 미세하여(즉, 마이크론 단위로) 크기에서의 아주 작은 변화로도 회로의 속도에 큰 영향을 미친다. 예를 들어 특히 채널폭이 넓은 억세스 트랜지스터의 경우에 비트라인상에 신호를 보다 빠르게 전달시키는 보다 많은 전류가 존재할 것이다. 또 한편으로 채널폭이 보다 좁은 억세스 트랜지스터는 보다 느린 신호를 전달시킨다.
다이나믹 센스 증폭기의 타이밍 조건에 직접적으로 영향을 미치는 다른 요소는 폴리 실리콘으로 만들어진 워드라인의 저항률이다. 폴리실리콘은 각 다이의 위치에 따라서 저항값의 차이가 있다. 만약 폴리실리콘이 높은 저항을 가지고 있다면, 그 워드라인상에 신호가 신호전달을 시작하기 위하여 메모리셀에 도달하는데 많은 시간이 소요된다. 만약 폴리실리콘이 낮은 저항을 나타낸다면, 신호는 보다 빨리 전파된다.
모든 프로세스조건하에서 센스증폭기의 적절한 동작을 확보하기 위하여 설계자는 일반적으로 센스증폭기 스트로브신호는 신호가 전달되기 시작한 후에 지연됨으로 인한 시간의 양에 극히 보수적이었다. 이것은 물론 메모리회로에 대한 보다 느린 억세스시간을 가져다 준다. 또 한편으로 매우 과감한 설계는 보다 빠른 회로를 야기하지만, 또한 오기능부분의 수를 상당히 증가시키게 된다.
그러므로 메모리회로에서 다이나믹 센스증폭기의 타이밍 실행을 최적화하는 기술이 필요하게 된다.
본 발명의 목적은 다이나믹 센스증폭기의 타이밍 실행을 최적화하는 방법과 회로를 제공하는데 있다. 일실시예에서 본 발명은 센스증폭기에 대한 최적동작신호를 발생시키기 위해 프로세스편차를 면밀하게 추적하는 회로를 제공한다. 다른 실시예에서 본 발명은 다이나믹 센스증폭기의 동작을 위한 최적 타이밍에 도달하도록 프로그램될 수 있는 칩-바이-칩상에 하나의 회로를 제공한다.
따라서 본 발명은 일실시예에서 제 1및 제 2차동 입력과 스트로브 입력및 출력과 각각 비트및 비트바 라인에 결합된 제 1및 제 2차동 입력과 각 복수의 제 1억세스 트랜지스터를 경유하여 비트및 비트바 라인에 결합된 복수의 기억셀과 복수의 제 2억세스 트랜지스터에 결합된 워드라인을 구비하는 센스증폭기를 포함하는 회로를 제공한다.
상기 회로는 하나의 워드라인을 재현하는 복수의 더미 억세스 트랜지스터와 복수의 제 2억세스 트랜지스터에 결합된 더미 워드라인과, 더미 비트라인에 결합되는 일군의 선택된 더미 억세스 트랜지스터와, 더미 비트라인에 결합된 입력과 센스증폭기의 스트로브 입력에 결합된 출력을 구비하는 스트로브 드라이버 회로를 추가로 포함한다.
이로서 스트로브신호를 발생시키는 회로는 동작속도에 영향을 미치는 프로세스편차를 추적하도록 설계된다. 이것은 센스증폭기가 부분위치에 따른 프로세스편차에 상관없이 최적 타이밍을 가지고 스트로브되는 것을 보장한다.
다른 하나의 실시예에서, 상기 회로는 선택된 일군의 더미 억세스 트랜지스터중 선택된 어느 하나에 프로그램 가능하게 결합된 프로그램 가능한 스위치를 추가로 포함한다. 스트로브신호의 타이밍은 더미 워드라인에 결합되는 더미 억세스 트랜지스터의 수를 프로그래밍하므로서 각 회로에 적용될 수 있다.
본 발명의 특징과 이점을 보다 잘 이해하기 위하여 아래의 상세한 설명과 도면을 참조하겠다.
도 3은 스태틱 랜덤 억세스 메모리(SRAM)에서 사용되는 다이나믹 센스증폭기를 도시한 것이다. 본 발명의 원칙은 다이나믹 랜덤 억세스 메모리를 포함하는 다른 유형의 메모리회로에서 적용가능하다는 것임이 이해될 것이다. 센스증폭기(300)의 차동 입력은 프리차지 회로(302)를 사용하여 Vcc에 프리차지되는 BIT와 BIT바 라인에 각각 접속된다. 일반적인 SRAM셀(304)은 BIT와 BIT바에 접속된다. SRAM셀(304)는 트랜지스터(306,308)와 부하장치(310,312) 그리고 억세스 트랜지스터(314,316)으로 구성된 하나의 기억 래치를 포함한다. 메모리셀 억세스 트랜지스터(314,316)의 게이트 전극은 워드 라인(WL)에 접속된다. 워드 라인(이하 WL)은 일반적으로 여러 인버터에 의해 수반되는 NAND게이트로 이루어진 WL드라이버회로(318)에 의해 구동된다.
동작에서 워드 라인이 선택되면(즉, 로직 하이를 수행하는), 억세스 트랜지스터(314)와 (316)은 메모리셀(304)의 내측에서 BIT와 BIT바를 래치에 접속 온하게 된다. 이전에 Vcc에 프리차지되고 래치의 내용물에 의존하여 전류가 대응하는 래치 트랜지스터(306,308)에 의해 인가됨에 따라 BIT나 BIT바 중 어느 하나의 전압이 접지로 떨어지기 시작한다. 이로서 차동전압(△V)은 BIT와 BIT바를 횡단하여 전달되기 시작한다. 일단 △V은 센스증폭기(300)에 의해 감지가능한 레벨에 도달하고, 스트로브 신호는 감지동작을 동작시키기 위해 적용되어 진다. 이로서 STRB의 바람직한 타이밍은 WL이 확정된 시간으로부터 최소 △V가 전달되는데 걸리는 시간에 의해 결정되어 진다. 설계자는 일반적으로 센스증폭기에 의해 요구되고 그때 WL의 기생 R/C부하와 억세스 트랜지스터의 크기, 그리고 BIT(또는 BIT 바)라인상에 커패시턴스를 토대로한 STRB동작을 위한 시간값에 도달하는 최소 △V를 계산하게 된다.
억세스시간을 최소화하기 위하여, 센스증폭기(300)에 의해 요구되는 최소△V가 충분히 길게 되고 STRB가 발생될때 까지만 기다리는 것이 바람직하다. 상술한 바와 같이 폴리 실리콘 WL의 저항율에서의 편차와 BIT와 BIT바 라인상에 용량성 부하와 그리고 억세스 트랜지스터(314,316)의 크기는 BIT와 BIT바 라인상에 차동전압이 전달되는 속도에 영향을 직접적으로 영향을 미치게 된다. 이로서 프로세스편차에 기인하여 STRB에 대한 최소 딜레이는 각 다이에 따라 다양하게 된다. 종래 기술은 일반적으로 많은 인버터에 의해 일반적으로 딜레이되는 STRB는 프로세스편차에 관련하여 소정의 플러스 마진을 발생시키기에 충분하도록 허용된다, 그 결과는 가장 빠른 억세스시간을 얻어 내지도 못하고(즉, 불필요한 시간을 소모하고) 프로세스편차에 대하여 가장 높은 수율을 얻지도 못하였다.
대신에 본 발명은 각 다이상에 최적 STRB타이밍이 유지되는 STRB 추적 프로세스편차를 발생시키는 회로에 의해 이루어지는 회로를 제공한다. 도 3을 언급하면 워드라인(WL)을 복사하는 폴리 실리콘으로 이루어진 더미 워드라인(DWL)은 WL드라이버 회로(318)에 의해 구동된다. 더미 워드라인(DWL)은 더미 억세스 트랜지스터(320-1)에서 (320-n)까지 구동하는데, 여기에서 n은 워드라인(WL)에 접속된 억세스 트랜지스터(314/316)의 수와 정확히 동일한 수이이다. DWL과 WL의 용량성 부하를 정확하게 일치시키기 위하여 더미 억세스 트랜지스터(320)의 소스와 드레인 터미널 모두가 도시된 바와 같이 바람직하게 Vcc와 접지에 선택적으로 접속된다. 단, 일군의 선택된 더미 트랜지스터(320)는 함께 더미 비트라인(DBL)에 결합된 드레인 터미널을 가지며, 그리고 그 소스터미널들은 접지에 접속된다. 더미 프리차지 회로(322)은 Vcc에 DBL을 프리차지한다. DBL은 또한 그 드레인 터미널이 스트로브 펄스 드라이버회로(326)에 접속되는 트랜지스터(324)의 게이트 터미널에 접속된다. 스트로브 펄스 드라이버(326)의 출력은 센스증폭기(300)의 STRB입력에 신호 STRB를 공급한다.
이 회로는 프로세스 파라미터에서 상당한 변화를 거쳐 최적 STRB타이밍을 유지하도록 하기 위하여 △V이 생성되는데 필요한 시간에 영향을 미치는 메모리회로 소자를 복제한다. 이로서 DWL은 WL과 같은 동일한 저항과 동일한 용량성 부하를 나타낸다. 마찬가지로 더미 억세스 트랜지스터(320)에 접속된 DBL은 BIT 또는 BIT바 라인과 같은 동일한 용량성 부하(트랜지스터(324)를 포함하여)를 가지며, 더미 억세스 트랜지스터(320)는 크기와 레이아웃에서 억세스 트랜지스터(314/316)와 동일하고 그러므로 프로세스 편차에 있어서 정확히 동일하게 변화한다.
각각 병렬 접속되고 DBL에 접속되는 더미 억세스 트랜지스터(320)의 수는 설계자에 선택될 수 있다. 일실시예에서 예를 들어 각 워드라인(WL)이 32메모리셀(즉, 64억세스 트랜지스터)에 접속되는 경우에, 하나의 워드라인(WL)은 예를 들어 1/4부하, 즉 병렬상태인 16더미 트랜지스터(320)에 접속될 수 있다. 이로서 WL과 DWL은 모두 확정되며, 동일한 부하와 억세스 트랜지스터 사이즈가 주어지면, DBL은 BIT(또는 BIT바)의 16배 전류를 가지고 그라운드로 끌어 내려 지게 된다. 이것은 어떤 공지된 비일것이다. 예를 들어, 크기에서 동일하게 되는 대신에 회로는 DBL상에 부하 커패시턴스가 BIT(또는 BIT바)의 2배가 되도록 또는 병렬 접속된 더미 트랜지스터의 수가 변화되도록 설계된다.
동작에서, WL이 확정되면, 프리차지 회로(302)는 턴 오프되고 억세스 트랜지스터(314,316)는 턴 온되고 △V는 BIT와 BIT바를 가로질러 생성된다. 더미 워드라인(DWL)은 또한 병렬접속된 더미 억세스 트랜지스터(320)을 턴 온한다. 이로서 △V는 생성되므로서 DBL상에 전압은 그라운드로 끌어 당겨지게 된다. 메모리셀(304)이 로직 제로(즉, 접지)에 저장되고 DBL상에 부하 커패시턴스는 BIT(즉, CDBL=2CBIT)의 2배이며, 16병렬접속된 더미 억세스 트랜지스터(320)가 존재하고 DBL상에 전압은 BIT상에 전압보다 8배가 빠르게 그라운드로 이동한다. 그 수를 단순화하기 위하여 추가로 트랜지스터(324)의 임계전압(Vt)은 약 -800mV이고 센스증폭기(300)에 대한 최소 요구 △V는 100mV이다. 따라서 DBL상에 전압은 Vcc아래 800mV에 도달하고 BIT상에 요구 △V에 1/8 또는 100mV까지 변화할 것이다. 이때 트랜지스터(324)는 노드(328)을 Vcc로 끌어당기면서 턴온한다. 예를 들어 STRB펄스 드라이버(326)가 여러 버퍼링 인버터를 포함할때, 노드(328)상에 신호에 응답하여 STRB펄스를 제공한다. STRB펄스 드라이버(326)에 의해 야기되는 딜레이는 예를 들어 워드라인 드라이버회로(318)내에서 로직경로에서 보다 빠르다고 간주될 수 있을 것이다. 즉, 만약 예를 들어 STRB펄스 드라이버(326)가 추가적으로 4개의 게이트 딜레이를 야기한다면 WL드라이버회로(318)는 일반적인 워드라인(WL)보다 빨리 DWL4개의 확정한다. 결과적으로 STRB의 타이밍(센스증폭기(300)의 동작)은 항상 직접적으로 응답하고 △V의 타이밍을 추적한다.
센스증폭기△V와 STRB신호사이에 추적은 DWL에 의해 복제된 WL을 가로질러 폴리실리콘 저항에서의 편차를 고려한다. 이로서, 만약 특정한 다이상에서 폴리실리콘 저항은 △V가 생성되는데 요구되는것보다 더 크게(즉, WL상에 더 긴 딜레이)되고, 폴리실리콘 DWL은 마찬가지로 STRB로 내려가게 된다. 또한 만약 억세스 트랜지스터(314/316)의 일정 다이와 드라이브 BIT상에서 더 많은 전류를 가지고 특히 강하게 되고 마찬가지로 더미 억세스 트랜지스터(320)는 강하게 되고 마찬가지로 보다 빠르게 STRB를 발생시키게 된다.
그러므로 △V를 보다 빠르게 혹은 느리게 하는 인자와 관련된 프로세싱은 동일한 양태로, 또한 STRB를 빠르게 하거나 또는 느리게 한다. 이로서 본 발명에 따른 회로는 다이나믹 센스증폭기의 동작신호에 대한 최적 타이밍을 확보하도록 한다.
본 발명의 다른 실시예에서, 병렬접속된 더미 트랜지스터(320)의 수는 프로그램 가능하게 이루어진다. 이것은 추가로 STRB의 타이밍의 정교한 동조를 제어하게 된다. 도 4를 언급하면, 일반적인 WL을 복제한 DWL와 일반적인 억세스 트랜지스터를 복제하는 더미 억세스 트랜지스터(320-1에서 320-n까지)를 포함하는 더미 회로를 포함한다. 도 3에서 도시된 실시예와 같이 본 실시예에서도 선택된 더미 억세스 트랜지스터(320)는 병렬로 접속된다.
그러나, 도 4에 도시된 실시예에서, 선택된 병렬접속된 더미 억세스 트랜지스터(320)의 일군에서 프로그램 가능한 스위치 또는 트랜지스터(400)은 소스 터미널과 그라운드사이에 삽입된다. 프로그램 가능한 스위치(400)는 딜레이 프로그램가능 로직 블럭(402)에 의해 프로그램된다. 트랜지스터(400)가 전도상태로 프로그램될때 대응하는 더미 트랜지스터(320)가 턴온되면 전류를 DBL로 끌어 내리게 된다. 이로서, 더 많은 프로그램 가능한 트랜지스터(400)가 턴온될때, STRB가 더 빨리 발생되고 그 반대의 경우도 동일하다.
도 4에서의 실시예는 프로그램 가능한 스위치와 그중 일부는 직접적으로 그라운드에 연결되는 몇개의 트랜지스터(320)를 나타낸 반면에 병렬접속된 트랜지스터(320) 모두는 프로그램가능하게 된다. 예시적인 목적에서 20개의 병렬접속된 트랜지스터(320)을 가정하면, 프로그램 가능한 스위치로서 비교적 큰 사이즈의 트랜지스터(400-i)를 사용하여 프로그램 가능하게 된다. 예를 들어 6개의 프로그램 가능한 트랜지스터(400)는 DBL을 그라운드에 연결되어 턴온될때 16개의 병렬접속된 디폴트트랜지스터(320)를 턴온한다. 제조자에 의해 각 다이를 테스트하는 동안, 이 회로는 보다 빠른 동작을 위한 테스트를 위해 턴온되는 보다 많은 수의 프로그램 가능한 더미 트랜지스터(320)를 갖도록 프로그램될 것이다. 예를 들어, 4개의 부가적인 프로그램 가능한 트랜지스터(400)는 전도상태로 논리적으로 프로그램될 것이다. 이러한 회로는 이때 DBL을 끌어 내리는 20더미 트랜지스터(320)을 가진 센스증폭기의 동작을 체크하기 위해 테스트된다. 만약 이 보다 빠른 STRB가 정확한 결과를 도출한다면, 더 많은 더미 트랜지스터(320)는 트랜지스터(400)을 프로그래밍하므로서 병렬접속된다. 이 프로그래밍및 테스팅 프로세스는 STRB에 대한 가장 빠른 타이밍이 결정될 때까지 반복된다. 예를 들어, 만약 회로의 동작이 19전도성 더미 트랜지스터(320)와 기능적으로 테스트되고 20전도성 더미 트랜지스터와는 기능적이지 않으면 상기 회로는 총 18트랜지스터를 빌트-인 마진으로 제공하기 위해 최종적으로 프로그램된다.
이로서 본 발명의 실시예에서 STRB의 동조 타이밍을 정교히 하기 위한 메카니즘을 제공할 뿐만 아니라, 설계자가 회로의 동작에서 약간의 마진이 존재하는 것을 보장하도록 허용한다. 예를 들어, 각 더미 트랜지스터(320)의 기여로 인하여 예를 0.1nsec까지 STRB의 속도를 향상시킬 수 있게 된다. 이로서 다이가 테스팅되는 동안 0.8nsec에서 마진을 가지고 동작되는 것이 발견되나 0.9nsec에서는 고체 실행동작을 가질 것이다. 이러한 회로의 프로그래밍은 레이저 프로그램된 퓨즈에 의해 테스트되는 동안 이용가능한 로직입력을 통하거나 또는 다른 잘 알려진 프로그래밍 기술로 실행될 수 있다.
일단 바람직한 트랜지스터(320)의 수가 결정되면, 그 부분은 최적 타이밍을 위해 영구적으로 레이저 프로그램된다. 부가적인 양태로서, 상기 회로는 스태틱 랜덤 억세스 메모리와 같이 많은 유형의 회로에서 존재하는 비합법적인 명령을 수용하기 위하여 예비화할 수 있다. 이로서 최종 테스트에서 종결된 값에서 상기 회로는 예를 들어 특정한 비합법적인 명령에 응답하여 한단계의 스피드가 빨라지거나 느려지게 된다. 즉, 하나의 값이 예를 들어 18병렬접속된 전도성 더미 트랜지스터(320)를 가지고 적용되면, 이것은 19트랜지스터를 위해 프로그램되고 그때 테스트된다.
이것은 다소 일찍 감지가 일어나더라도 18트랜지스터를 가진 회로의 동작을 보장하는 것을 가능하게 한다. 이것은 심지어 최종 테스트에서도 약간의 보장된 마진을 제공한다.
본 발명의 일실시예가 SRAM에 관련하여 설명된 반면에, 본 발명의 주된 교훈과 이점은 다이나믹 래넘 억세스 메모리(DRAMs)와 같은 다른 유형의 메모리회로에도 역시 적용될 것이다. 본 발명에서 공지된 바와 같이 DRAM에서는 칼럼 디코드 라인은 칼럼 디코드 트랜지스터(SRAM에서 억세스 트랜지스터에 일치하는 일반적으로 여기에서 패스 트랜지스터로 언급되는)를 선택적으로 턴온하도록 하고, △V가 상보형 입력/출력(I/O)라인사이에서 전개되도록 한다. 메모리회로사이에 병렬을 도입하면, 본질적으로 DRAM 비트라인 센스증폭기는 SRAM메모리셀(일반적으로 여기에서 래치로 언급된)에 대응하고, DRAM 칼럼 디코드라인은 SRAM워드라인(일반적으로 여기에서 제어라인으로 언급된)에 대응하고 ,그리고 DRAM I/O라인은 SRAM 비트 라인(일반적으로 여기에서 데이타 라인로 언급된)에 대응한다. 이로서, DRAM은 SRAM에서와 같이 동일한 센스증폭기 타이밍의 문제를 나타낸다. 따라서 본 발명에 의해 도입되는 유사한 기술은 DRAM센스증폭기 동작의 타이밍의 최적화하는데 이용될 수 있을 것이다.
결론적으로, 본 발명은 다이나믹 센스증폭이의 동작 타이밍을 최적화하는 회로기술을 제공한다. 일실시예에서, 밀접하게 프로세스 천이를 추적하는 회로는 다이나믹 센스증폭기에 대한 최적 동작신호를 발생시키기 위해 제공
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진다. 다른 하나의 실시예에서, 다이나믹 센스증폭기에 대한 동작 타이밍은 동작신호에 대한 최적 타이밍에 도달하는것 뿐만 아니라, 제조자가 회로의 동작에서 일정한 마진을 보장하도록 하기 칩 바이 칩토대상에서 프로그램 가능하게 된다.
상술한 것은 본 발명의 특정 실시예를 완전하게 묘사한 것이지만, 다양한 변경과 변이와 선택은 사용될 수 있을 것이다. 예를 들어 도 3에서 도시된 바람직한 실시예는 워드라인(일반적으로 제어라인)저항과 비트라인(일반적으로 데이타라인)커패시턴트, 그리고 억세스(일반적으로 패스)트랜지스터의 전류 구동과 같이 하나의 회로에서의 변화를 어드레스한다. 본 발명에서 하나의 기술은 유사하지만 다소 변형된 회로가 개별적으로 또는 어떤 조합에서 상기 요소중 어느 하나를 어드레스하는데 사용될 수 있다는 것을 인정하게 된다. 그러므로 본 발명의 경계는 묘사된 실시예에 한정되지 않으며, 대신에 후술하는 클레임에 의해 한정되어야 한다.
본 발명에 따른 센스증폭기 타이밍회로에서는 스트로브신호를 발생시키는 회로는 동작속도에 영향을 미치는 프로세스편차를 추적하도록 설계된다. 이것은 센스증폭기가 부분위치에 따른 프로세스편차에 상관없이 최적 타이밍을 가지고 스트로브되는 것을 보장하도록 하는 이점이 있다.
도 1은 일반적인 스태틱 센스증폭기를 도시한 것이다.
도 2는 예시적인 다이나믹 센스증폭기의 회로도를 나타낸 것이다.
도 3은 본 발명의 일실시예에 따라 센스증폭기 스트로브 신호발생회로를 예시한 단순화된 회로도이다.
도 4는 본 발명에 따른 센스증폭기회로의 다른 하나의 프로그램 가능한 실시예를 나타낸 것이다.
*도면의주요부분에대한부호의설명*
300. . .센스증폭기 320. . .더미 트랜지스터
326. . .STRB펄스드라이버

Claims (19)

  1. 각각이 데이터 라인과 데이터 바 라인에 결합된 제1 및 제2 차동 입력, 스트로브 입력 및 출력을 갖는 센스 증폭기와;
    복수의 패스트랜지스터 각각을 경유하여 상기 데이터 라인 및 상기 데이터 바 라인에 결합되는 복수의 래치와;
    상기 복수의 패스 트랜지스터에 결합된 제어라인과;
    상기 제어라인을 실질적으로 복제한 물리적 특성을 갖는 더미 제어 라인을 구비하고 상기 센스 증폭기를 제어하는 스트로브신호를 출력하되, 상기 스트로브신호의 딜레이를 상기 제어라인의 저항의 변화에 따라 제어하는 스트로브신호 발생회로를 포함하는 회로.
  2. 제1항에 있어서,
    상기 스트로브 신호 발생회로는 복수의 패스트랜지스터를 실질적으로 복제하고, 상기 더미 제어 라인에 결합된 복수의 더미 패스 트랜지스터를 추가로 포함하여, 상기 스트로브 신호의 딜레이는 상기 복수의 패스 트랜지스터의 전류 구동의 변화에 따라 변화하는 것을 특징으로 하는 회로.
  3. 제 2항에 있어서,
    상기 스트로브신호 발생회로는 실질적으로 상기 데이타 라인을 복제하며 선택된 복수의 더미 패스트랜지스터에 결합된 더미 데이타 라인을 추가로 포함하고 상기 스트로브신호의 딜레이는 상기 데이타 라인의 커패시턴스에 따라 변화하는 것을 특징으로 하는 회로.
  4. 제 3항에 있어서,
    상기 더미 제어라인은 상기 복수의 더미 패스트랜지스터의 게이트 터미널에 결합하고, 상기 복수의 더미 패스트랜지스터의 각 선택된 일군은 더미 데이타 라인에 결합된 제 1터미널과 접지에 결합된 제 2터미널을 구비하는 것을 특징으로 하는 회로.
  5. 제 4항에 있어서,
    상기 스트로브신호의 딜레이는 패스트랜지스터의 전류구동이 감소될때 또는 상기 데이타 라인의 커패시턴스가 증가될때, 상기 제어라인의 저항이 증가함에 따라서 증가하는 것을 특징으로 하는 회로.
  6. 제 1항에 있어서,
    상기 스트로브신호 발생회로는 사용자가 스트로브신호의 딜레이를 변화시키도록 허용하는 사용자 프로그램 소자를 포함하는 회로.
  7. 제 4항에 있어서,
    상기 스트로브신호 발생회로는 사용자가 스트로브신호의 딜레이를 변화시키도록 허용하는 사용자 프로그램 소자를 포함하는 것을 특징으로 하는 회로.
  8. 제 7항에 있어서,
    상기 사용자 프로그램 가능한 소자는 각각 복수의 더미 패스트랜지스터의 선택된 일군과 접지사이에 삽입되는 복수의 프로그램 가능한 패스트랜지스터를 포함하는 것을 특징으로 하는 회로.
  9. 제 4항에 있어서,
    제어라인에 결합된 제 1출력과 상기 더미 제어라인에 결합된 제 2출력을 구비하는 제어라인 구동회로를 추가로 포함하는 회로.
  10. 제 9항에 있어서,
    상기 데이타와 상기 데이타 바 라인에 결합된 제 1프리차지 회로와 상기 더미 데이타 라인에 결합된 제 2프리차지회로를 추가로 포함하는 회로.
  11. 제 10항에 있어서,
    상기 스트로브신호 발생회로는
    상기 더미 데이타라인에 결합된 게이트 터미널을 구비하는 드라이버 트랜지스터와;
    상기 드라이버 트랜지스터의 소스/드레인에 결합된 입력과 상기 센스증폭기의 상기 스트로브입력에 결합된 출력을 구비하는 펄스 드라이버회로를 포함하는 드라이버 회로를 추가로 포함하는 회로.
  12. 각각이 데이터 라인과 데이터 바 라인에 결합된 제1 및 제2 차동 입력, 스트로브 입력 및 출력을 갖는 센스 증폭기와;
    복수의 패스트랜지스터 각각을 경유하여 상기 데이터 라인 및 상기 데이터 바 라인에 결합되는 복수의 래치와;
    상기 복수의 패스 트랜지스터에 결합된 제어라인과;
    상기 복수의 패스 트랜지스터를 실질적으로 복제한 물리적 특성을 갖는 복수의 더미 패스 트랜지스터를 구비하고 상기 센스 증폭기를 제어하는 스트로브신호를 출력하되, 상기 스트로브 신호의 딜레이를 상기 복수의 패스 트랜지스터의 전류 구동의 변화에 따라 제어하는 스트로브 신호 발생회로를 포함하는 회로.
  13. 제12항에 있어서,
    상기 스트로브 신호 발생회로는 선택된 복수의 더미 패스 트랜지스터에 결합되고, 상기 데이터 라인을 실질적으로 복제하는 더미 데이터 라인을 추가로 포함하여, 상기 스트로브 신호의 딜레이가 상기 데이터 라인의 캐패시턴스의 변화에 따라 변화하는 것을 특징으로 하는 회로.
  14. 제 12항에 있어서,
    상기 스트로브신호 발생회로는 사용자가 스트로브신호의 딜레이를 변화시키도록 허용하는 사용자 프로그램 소자를 포함하는 회로.
  15. 각각이 데이터 라인과 데이터 바 라인에 결합된 제1 및 제2 차동 입력, 스트로브 입력 및 출력을 갖는 센스 증폭기와;
    복수의 패스트랜지스터 각각을 경유하여 상기 데이터 라인 및 상기 데이터 바 라인에 결합되는 복수의 래치와;
    상기 복수의 패스 트랜지스터에 결합된 제어라인과;
    상기 데이터 라인을 실질적으로 복제한 물리적 특성을 갖는 더미 데이터 라인을 구비하고 상기 센스 증폭기를 제어하는 스트로브 신호를 출력하되, 상기 스트로브 신호의 딜레이를 상기 데이터 라인의 캐패시턴스의 변화에 따라 제어하는 스트로브 신호 발생회로를 포함하는 회로.
  16. 제15항에 있어서,
    상기 스트로브 신호 발생회로는 상기 제어 라인을 실질적으로 복제하는 더미 제어 라인을 추가로 포함하여, 상기 스트로브 신호의 딜레이가 상기 제어 라인의 저항의 변화에 따라 변화하는 것을 특징으로 하는 회로.
  17. 제 15항에 있어서,
    상기 스트로브신호 발생회로는 사용자가 스트로브신호의 딜레이를 변화시키도록 허용하는 사용자 프로그램 소자를 포함하는 회로.
  18. 차동입력, 스트로브 입력 및 출력을 포함하고, 상기 스트로브 입력에서 받는 스트로브 신호에 의해 동작되는 다이나믹 센스 증폭기와;
    복수의 출력과 복수의 프로그램 가능한 소자를 구비하고, 입력과 상기 다이나믹 센스 증폭기의 상기 스트로브 입력에 결합된 출력을 구비하며, 상기 입력에 결합된 프로그램 가능한 소자를 구비하는 상기 스트로브 신호 발생회로와;
    복수의 출력을 포함하고, 상기 스트로브 신호 발생회로의 입력에 결합된 출력을 구비하며, 상기 스트로브 신호 발생회로에서 상기 프로그램 가능한 소자를 프로그래밍함으로써 상기 스트로브 신호의 타이밍을 변화시키는 타이밍 제어 로직을 포함하는 것을 특징으로 하는 회로.
  19. 제 18항에 있어서,
    상기 다이나믹 센스증폭기의 차동입력에 결합하는 출력을 가진 데이타경로를 구비하고, 상기 데이타경로의 물리적 특성변화에 따라 타이밍이 변화하는 차동신호를 발생시키는 차동신호발생회로를 추가로 포함하고, 상기 스트로브신호 발생회로는 상기 차동신호의 타이밍변화에 응답하여 상기 스트로브신호의 타이밍을 변화시키는 것을 특징으로 하는 회로.
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