JP3170437B2

JP3170437B2 - 不揮発性半導体多値記憶装置

Info

Publication number: JP3170437B2
Application number: JP24111695A
Authority: JP
Inventors: 尊之河原; 勝高木村
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1995-09-20
Filing date: 1995-09-20
Publication date: 2001-05-28
Anticipated expiration: 2015-09-20
Also published as: JPH0991971A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はファウラー・ノルトハイ
ムトンネル電流を用いて書込み／消去を行なうフラッシ
ュメモリに好適な不揮発性半導体記憶装置に係り、特に
１メモリセル当たり２ビット以上の情報を記憶する不揮
発性半導体多値記憶装置に関する。

【０００２】

【従来の技術】従来、不揮発性半導体記憶装置として、
図１８に示す構成のフラッシュメモリが知られている。
なお、以下の説明において、端子名を表す参照符号は同
時に配線名、信号名も兼ね電源の場合はその電圧値も兼
ねるものとする。

【０００３】図１８に示したフラッシュメモリの構成
は、１９９４シンポジウムオンブイエルエスアイ
サーキッツダイジェストオブテクニカルペーパ
ーズ第６１頁〜第６２頁(1994 Symposium on VLSI Circ
uits Digest of Technical Papers, pp.61-62)に記載さ
れている。メモリセルへの書込み及び消去は、ファウラ
ー・ノルトハイムトンネル電流を用いて行なう。図１８
において、参照符号Ｍ１１〜Ｍｍｎはフラッシュメモリ
セルを示し、メモリセルはｍ個毎にソース及びドレイン
が各々共通接続されている。例えば、メモリセルＭ１
１，Ｍ２１〜Ｍｍ１では、各メモリセルのソースが各々
のソース拡散層で接続されてソースｓ１となり、ドレイ
ンが各々のドレイン拡散層で接続されてドレインｄ１と
なる。この様な構成によって、コンタクトの数を減らし
てメモリセルの面積を低減している。ＭＯＳトランジス
タＭＤ１〜ＭＤｎ及びＭＳ１〜ＭＳｎは、それぞれｍ個
毎の複数のメモリセルのソースｓ１〜ｓｎ及びドレイン
ｄ１〜ｄｎとビット線Ｂ１〜Ｂｎ又は共通ソース線ＶＮ
と接続するスイッチ用ＭＯＳトランジスタである。ＮＳ
１及びＮＳ２は、これらスイッチ用ＭＯＳトランジスタ
の制御信号である。Ｗ１〜Ｗｍはワード線であり、ＷＤ
１〜ＷＤｍはワードドライバである。ＶＨとＶＬはワー
ドドライバＷＤ１〜ＷＤｍの電源端子であり、チップに
はこのワードドライバＷＤ１〜ＷＤｍを１組とする組が
複数あって、各々に対応する電圧ＶＨまたはＶＬが選択
的に印加される。Ｄ１〜Ｄｍはワードドライバのゲート
信号端子である。ビット線Ｂ１〜Ｂｎには、センス回
路、書込み時の情報保持回路及び書込み自動検証回路を
含んだ回路Ｋ１〜Ｋｎが接続される。

【０００４】上記従来例に記載されるように、この回路
Ｋ１〜Ｋｎを用いて、１本のワード線に接続される全メ
モリセルに対して１メモリセル毎にこのメモリセルのし
きい値電圧を制御している。ＩＯは、ビット線に現われ
た読出し信号の内、Ｙ選択信号ＹＳ１〜ＹＳｎで選択さ
れたビット線の読出し信号を後段のアンプに接続した
り、書込み情報を回路Ｋ１〜ＫｎにやはりＹ選択信号Ｙ
Ｓ１〜ＹＳｎで選択して転送する入出力信号線である。
図中では１本の入出力線ＩＯにＹ選択信号ＹＳ１〜ＹＳ
ｎによる選択で接続する場合を示したが、複数の入出力
線ＩＯを備えて、同時に複数のビット線と接続する場合
もある。ＭＺ１〜ＭＺｎは、書込み検証後に全てのメモ
リセルの状態が書き込まれた状態になっているか否かを
判定するＭＯＳトランジスタである。書込み検証後に全
てのビット線Ｂ１〜Ｂｎが電圧ＶＳとなると、信号線Ａ
Ｌには電流が流れない。

【０００５】以上の構成のフラッシュメモリにおいて
は、各メモリセルのフローティングゲートの電荷をトン
ネル電流によって注入したり、放出したりして、その時
のトランジスタのしきい値電圧によって情報を記憶す
る。しきい値電圧として２つの値を選び１メモリセル当
たり１ビットの情報を記憶する。尚、この従来例のフラ
ッシュメモリセルは、いわゆるＡＮＤ型と呼ばれる構成
である。

【０００６】また、多値記憶のフラッシュメモリに関し
ては、例えば１９９５アイ・イー・イー・イーインター
ナショナルソリッドステートサーキッツコンフ
ァレンス第１３２頁〜第１３３頁(1995 IEEE Interna
tional Solid-State Circuits Conference, pp.132-13
3)に記載されている。フラッシュメモリセルは、いわゆ
るＮＯＲ型と呼ばれる構成であり、書込みにホットエレ
クトロン注入を用い、消去にファウラー・ノルトハイム
トンネル電流を用いている。この従来例では、メモリセ
ルアレー外部の入出力線（ＩＯ線）の各々に２段のセン
スアンプと複数のダミーセルを設け、これらを切り換え
て、ワード線を立ち上げた時の情報に応じた電流を検知
している。

【０００７】

【発明が解決しようとする課題】しかしながら、前述し
た従来例の図１８に示したフラッシュメモリでは、微細
加工技術の工夫によって集積度の向上を図ることができ
るが、微細化に伴いプロセスコストが高くなってしまう
欠点があった。これを解決するために、１メモリセル当
たり２ビット以上の情報を記憶するいわゆる多値記憶が
考えられる。一方、前述した後者の従来例では、バイト
単位で読み出す構成であるため入出力線に複数のセンス
アンプを用いてＮＯＲ型構成の多値フラッシュメモリを
実現していたが、ＡＮＤ型構成のフラッシュメモリでは
一括して、例えば５１２バイトを一度に並列に読み出す
ので、ビット線ごとに設けると回路規模が大きくなる難
点があった。

【０００８】そこで、本発明の目的は、上記ＡＮＤ型の
従来例のように書込み及び消去を共にファウラー・ノル
トハイムトンネル電流を用いて行ない、１本のワード線
に接続される全メモリセルに対して１メモリセル毎にこ
のメモリセルのしきい値電圧を制御する構成のフラッシ
ュメモリに好適な２ビット以上の多値情報を記憶できる
不揮発性半導体多値記憶装置を提供することにある。

【０００９】

【課題を解決するための手段】上記目的を達成するため
に、本発明に係る不揮発性半導体多値記憶装置では、メ
モリセルがフローティングゲートとコントロールゲート
を有し、フローティングゲートにトンネル現象を用いて
電荷の出し入れを行なって１メモリセル当たり複数のビ
ット情報を記憶する不揮発性半導体多値記憶装置におい
て、読出し及び検証用の複数の電圧を発生する電圧発生
手段と、メモリセルのコントロールゲートに前記電圧発
生手段の複数の電圧を順次印加してこの時のメモリセル
に流れる電流値に基づいてメモリセルが所望のしきい値
電圧に成ったか否かを判定する手段とを少なくとも備え
ることを特徴とするものである。

【００１０】また、本発明に係る不揮発性半導体多値記
憶装置は、メモリセルがフローティングゲートとコント
ロールゲートを有し、フローティングゲートにトンネル
現象を用いて電荷の出し入れを行なって１メモリセル当
たり複数のビット情報を記憶する不揮発性半導体多値記
憶装置において、それぞれ異なるしきい値電圧を有する
複数のダミーセルと、メモリセルのコントロールゲート
に所定の電圧を印加してこの時のメモリセルに流れる電
流値に基づいてメモリセルが所望のしきい値電圧になっ
たか否かを前記複数のダミーセルを用いて判定する手段
とを少なくとも備えるように構成することができる。

【００１１】或いは、本発明に係る不揮発性半導体多値
記憶装置は、メモリセルがフローティングゲートとコン
トロールゲートを有し、フローティングゲートにトンネ
ル現象を用いて電荷の出し入れを行なって１メモリセル
当たり複数のビット情報を記憶する不揮発性半導体多値
記憶装置において、ビット線毎にスイッチを介して設け
た複数のセンスラッチ回路と、各センスラッチ回路にス
イッチを介して接続された所望の異なるしきい値電圧を
それぞれ有する複数のダミーセルとを少なくとも備え、
メモリセルのコントロールゲートに所定の電圧を印加し
てこの時のメモリセルに流れる電流値に基づいてメモリ
セルが所望のしきい値電圧になったか否かを前記センス
ラッチ回路に順次切り換え接続すると共に該センスラッ
チ回路に前記複数のダミーセルを順次切り換え接続して
判定するように構成してもよい。

【００１２】また、本発明に係る不揮発性半導体多値記
憶装置は、メモリセルがフローティングゲートとコント
ロールゲートを有し、フローティングゲートにトンネル
現象を用いて電荷の出し入れを行なって１メモリセル当
たり複数のビット情報を記憶する不揮発性半導体多値記
憶装置において、ビット線毎に設けた２値読出しモード
に用いるセンスラッチ回路と、それぞれ異なるしきい値
電圧を有する複数のダミーセルと、各ダミーセルと選択
されたメモリセルの各しきい値電圧を比較判定する複数
のセンスアンプとからなる多値読出しモードに用いる多
値センス回路と、データ出力線に前記各センスラッチ回
路と多値センス回路とを切り換え接続する複数のスイッ
チとを少なくとも備えて、バースト読出しの２値モード
とランダム読出しの多値モードを切り換え可能に構成す
ることもできる。

【００１３】上記いずれかの不揮発性半導体多値記憶装
置において、前記電荷の出し入れに必要な電圧を与える
書込みパルスを各メモリセルに印加する動作と、この後
にメモリセルが所望のしきい値電圧に成ったか否かをメ
モリセルのコントロールゲートに電圧を与えてこの時の
メモリセルに流れる電流値に基づいて検証する動作を１
サイクルとして、この書込み・検証サイクルを繰り返す
際に、書込み・検証サイクルが所定回数進むと共に、前
記書込みパルスのパルス幅を大きくするように設定する
か、或いは前記書込みパルスのパルス電圧の絶対値を大
きくするように設定すれば好適である。

【００１４】また、前記複数のビット情報に対応する１
メモリセルに設定可能な複数のしきい値電圧の内、隣合
うしきい値電圧に対応する情報間のハミング距離を最小
に設定すれば好適である。

【００１５】この場合、前記複数のビット情報を２ビッ
トの情報とし、２ビットの情報に対応する１メモリセル
に設定可能な４つのしきい値電圧の最も低い方から又は
最も高い方から順番に対応する情報が“００”、“０
１”、“１１”、“１０”と設定してもよい。

【００１６】更に、紫外線照射後のメモリセルのしきい
値電圧が、前記設定可能な４つのしきい値電圧の内、最
も低いしきい値電圧の最低電圧すなわち４つの内の最も
低いしきい値電圧を中心にばらつき範囲内の最低電圧
と、これと隣接するしきい値電圧の最大電圧すなわち４
つの内の最も高いしきい値電圧を中心にばらつき範囲内
の最大電圧との間、又は最も高いしきい値電圧の最大電
圧と、これと隣接するしきい値電圧の最低電圧との間に
在るように設定すれば好適である。

【００１７】また、複数の情報に対応する１メモリセル
に設定可能な前記複数のしきい値電圧の内、隣合うしき
い値電圧に対応する情報間のハミング距離が最も大きい
場合のしきい値電圧の間に、紫外線照射後のメモリセル
のしきい値電圧を設定してもよい。

【００１８】この場合、前記複数ビットの情報を２ビッ
トの情報とし、２ビットの情報に対応する１メモリセル
に設定可能な４つのしきい値電圧の最も低い方から又は
最も高い方から順番に対応する情報が“００”、“０
１”、“１０”、“１１”である場合に、紫外線照射後
のメモリセルのしきい値電圧を“０１”に対応したしき
い値電圧と“１０”に対応したしきい値電圧との間に設
定すればよい。

【００１９】

【作用】本発明に係る不揮発性半導体多値記憶装置によ
れば、読出し又は検証時においては、複数の電圧を発生
する電圧手段、すなわち図１で言えばワード線電圧発生
回路ＶＷＧ１を用いて、低い方から第１のワード線電圧
によって、多値情報に対応したメモリセルの複数のしき
い値電圧の内、最も低いしきい値電圧を持つメモリセル
を判定する。次に、第２のワード線電圧によって次に低
いしきい値電圧を持つメモリセルを判定する。以下同様
に、１メモリセル当たりのビット数に応じて複数のワー
ド線電圧を用いる。または、図４及び図５に示したよう
に、書込まれたメモリセルのしきい値電圧の中間の電圧
に相当するしきい値電圧のダミーセルを複数個設け、こ
れとメモリセルの電流とを順次比較することによって多
値の情報の読み出し又は検証を行なう。

【００２０】書込み時においては、図９に示すように、
一番しきい値電圧の高い状態（消去状態）のメモリセル
に対して、書込みを行ない、書き込まれたか否かの検証
すなわちメモリセルのしきい値電圧が所望の値になった
かどうかを、高い方から第１のワード線電圧によってメ
モリセル電流が流れるか否かで判定する。この時、より
低いしきい値電圧としたいメモリセルも第１のワード線
電圧で判定する。これによって、第１のワード線電圧で
判定するべきしきい値電圧とするメモリセル及びこれよ
りも低いしきい値電圧とするメモリセルが、全て第１の
ワード線電圧で判定したしきい値電圧となる。次に、第
１のワード線電圧で判定したしきい値電圧よりも低いし
きい値電圧とするメモリセルに対して書込みを行ない、
書き込まれたか否かの検証を高い方から第２のワード線
電圧によってメモリセル電流が流れるか否かで判定す
る。この時も、第２のワード線電圧で判定したしきい値
電圧よりも低いしきい値電圧とするメモリセルも同時に
行なう。以下同様に、１メモリセル当たりのビット数に
応じた複数のワード線電圧を用いて検証を行なう。

【００２１】

【実施例】次に、本発明に係る不揮発性半導体多値記憶
装置の実施例につき、添付図面を参照しながら以下詳細
に説明する。

【００２２】＜実施例１＞図１は、本発明に係る不揮発
性半導体多値記憶装置の第１の実施例を示す要部の回路
構成図である。尚、図１において、図１８に示した従来
例の構成部分と同一の構成部分については、同一の参照
符号を付して説明する。

【００２３】本実施例では、読出し及び書込み／検証動
作時に複数のワード線電圧を発生させる手段であるワー
ド線電圧発生回路ＶＷＧ１及びＶＷＧ２を設けた。これ
によって、以下に説明するように、１メモリセル当たり
複数のビットを読み出したり書き込んだりすることがで
きる。なお、このワード線電圧発生回路ＶＷＧ１及びＶ
ＷＧ２にはデコード機能も含むことができ、その場合
は、特定のワードドライバの組にのみ電圧を印加するこ
とができる。特に、複数の電圧を発生するワード線電圧
発生回路ＶＷＧ１を用いて読出し及び検証を行なうこと
が特徴であり、回路構成等に関しては後述する。ワード
線電圧発生回路ＶＷＧ２は、書込み時に負電圧や接地電
圧を発生する回路であり、本願出願人が先に出願した特
願平７−９６４９１号（特開平８−１１５５９９号公
報）に開示した内部電源発生回路を好適に使用できる。

【００２４】図１において、参照符号ＳＬ１〜ＳＬｎは
センスラッチ回路、Ｖｒは参照電圧端子、ＰＲはこの参
照電圧端子Ｖｒとセンスラッチ回路ＳＬ１〜ＳＬｎを接
続するＭＯＳトランジスタを制御する信号である。この
図では図１８に示した従来例の回路Ｋ１〜Ｋｎに含まれ
た自動検証回路等は省略している。

【００２５】図２は、図１に示した第１の実施例の回路
構成を用いて多値情報を読み出す時の動作例を示す図で
あり、（ａ）はワード線の波形図、（ｂ）はメモリセル
のしきい値電圧分布としきい値電圧に対応する情報を示
す図である。ここでは、多値情報として、図２（ｂ）に
示したように１メモリセル当たり２ビットの場合を例に
説明する。この場合、メモリセルのしきい値電圧は各々
可能な４つの場合Ｖ１〜Ｖ４があり、これらはそれぞれ
ばらつきを持っている。ここでは、情報が“１０”の場
合はしきい値電圧がＶ１であり、“１１”の場合はＶ２
であり、“０１”の場合はＶ３であり、“００”の場合
はＶ４としている。このように設定すると、隣あうしき
い値電圧に対応する情報のハミング距離が１であるの
で、しきい値電圧のばらつきやリテンション（放置した
場合のしきい値の変動）による誤りの訂正回路構成を簡
単にできるという特長がある。

【００２６】この４つのしきい値電圧Ｖ１〜Ｖ４を本実
施例では、図２（ａ）に示したように複数のワード線電
圧ＶＲ１〜ＶＲ３を用いて読み出す。まず、ワード線電
圧をＶＲ１とする。このワード線電圧ＶＲ１は、図２
（ｂ）に示したように、しきい値電圧がＶ２〜Ｖ４であ
るメモリセルはオンしない電圧である。このワード線電
圧ＶＲ１でオンするメモリセルの情報は“１０”とな
り、オンしないメモリセルの情報は他の値である。この
内容を、メモリチップ上のバッファに格納しておくか又
はメモリチップ外に取り出だして格納しておく。

【００２７】次に、ワード線電圧をＶＲ２とする。この
ワード線電圧ＶＲ２でオンするメモリセルの情報は“１
０”又は“１１”となる。この内容も、メモリチップ上
のバッファに格納しておくか又はメモリチップ外に取り
出だして格納しておく。最後に、ワード線電圧をＶＲ３
とする。このワード線電圧ＶＲ３でオンするメモリセル
の情報は、“１０”又は“１１”又は“０１”となり、
オンしないメモリセルが“００”である。

【００２８】このようにワード線電圧を複数個設けるこ
とによって多値記憶の読出し動作を行なうことができ
る。なお、ワード線電圧はＶＲ３から始めてＶＲ２，Ｖ
Ｒ１の順に行なっても良いし、ＶＲ２から始めるなど、
フラッシュメモリは不揮発であるので順番は変えること
ができる。１メモリセル当たり２ビット以上の情報を記
憶する場合は、ワード線の電圧の種類を増やしていく。

【００２９】図１に示した本実施例の回路構成での動作
例を図３の（ａ）にタイミング１、同図（ｂ）にタイミ
ング１の続きのタイミング２、同図（ｃ）にタイミング
２の続きのタイミング３としてタイミングチャートで示
す。なお、図３では説明に必要なだけのワード線Ｗ１と
ビット線Ｂ１〜Ｂ４、およびＹ選択信号ＹＳ１，ＹＳ２
のみを示している。また、ビット線Ｂ１，Ｂ２の実線は
センスラッチ回路のメモリセル側のビット線の電圧波形
を示し、点線はセンスラッチ回路の参照電圧Ｖｒ側の電
圧波形を示す。

【００３０】（ａ）のタイミング１では、まず、ビット
線Ｂ１，Ｂ２をプリチャージする。この後、ワード線Ｗ
１の電圧をＶＲ１とする。これによって、例えば、ビッ
ト線Ｂ１に接続されたメモリセルＭ１１では電流が流
れ、ビット線Ｂ１の電位は低下する。一方、ビット線Ｂ
２に接続されたメモリセルＭ１２では電流が流れず、ビ
ット線Ｂ２の電位は変化しない。この後、この信号をセ
ンスする。これによって、各ビット線Ｂ１〜Ｂｎには電
源電圧程度の振幅の信号が得られる。この後、Ｙ選択信
号ＹＳ１及びＹＳ２を順次オンして、ビット線Ｂ１，Ｂ
２の信号を読み出す。全ての信号を読みだしたら次のタ
イミング２に移る。

【００３１】（ｂ）のタイミング２では、ワード線Ｗ１
の電圧をＶＲ２として、同様な読出し動作を行なう。こ
の時、ワード線電圧ＶＲ１での読出しで電流が流れるメ
モリセルが接続していたビット線Ｂ１では、やはり電流
が流れることになる。この例ではビット線Ｂ２に接続し
たメモリセルＭ１２では電流が流れるとする。また、ビ
ット線Ｂ３では電流が流れなかったとする。上述と同様
にＹ選択信号ＹＳ１及びＹＳ２とでビット線の情報を読
みだす。

【００３２】（ｃ）のタイミング３では、ワード線Ｗ１
の電圧をＶＲ３とする。電圧ＶＲ２で電流が流れたビッ
ト線Ｂ１，Ｂ２では電位が低下する。さらにここでは、
ビット線Ｂ３に電流が流れるようになったとする。ビッ
ト線Ｂ４には流れなかったとする。

【００３３】以上の動作で、ビット線Ｂ１に接続したメ
モリセルＭ１１から“１０”の情報が読み出され、ビッ
ト線Ｂ２に接続したメモリセルＭ１２から“１１”の情
報が読み出され、ビット線Ｂ３に接続したメモリセルＭ
１３からは“０１”の情報が読み出され、ビット線Ｂ４
に接続したメモリセルＭ１４からは“００”の情報が読
み出されたことになる。

【００３４】次に、図９を用いて本実施例の書込み・検
証動作を説明する。図９は書込み・検証動作を示す説明
図であり、１メモリセル（以下、セルと略称する）当た
り２ビットを記憶する場合を示す。図２に示したよう
に、各セルは取り得る４つのしきい値電圧の状態があ
り、しきい値電圧の低い方から、“１０”、“１１”、
“０１”、“００”を対応させる。図９では４つのメモ
リセルがあり、これに８ビットの情報を書き込む場合を
考える。データ列として“０００１１１１０”を想定す
る。１セル当たり２ビットを記憶するので、例えばセル
１に“００”、セル２に“０１”、セル３に“１１”、
セル４に“１０”を書き込むことにする。すなわち、セ
ル１が最もしきい値電圧が高く、セル２、セル３と低く
なって、セル４が最も低い。

【００３５】まず、図９の（ａ）消去に示したように、
４セル共に消去状態とする。消去状態はしきい値電圧の
最も高い状態であり、情報“００”が対応する。この状
態において、“００”を書き込むべきセル１は所望のし
きい値電圧となる。セル２、セル３、セル４に書き込む
べき情報はこれよりも低いしきい値電圧に対応する。

【００３６】そこで、まず、（ｂ）書込み１に示したよ
うに、３セル（セル２，セル３，セル４）に“０１”に
対応するしきい値電圧を目指して書込み・検証動作を繰
り返す。すなわち、ワード線Ｗを書込み用のワード線電
圧発生回路ＶＷＧ２を用いて書込み電圧、例えば−９Ｖ
とし、図示しない電源によりセル１のドレインに例えば
０Ｖを加え、セル２、セル３、セル４のドレインには例
えば４Ｖを加える。これによって、セル１のしきい値電
圧はあまり変化しないが、セル２、セル３、セル４はコ
ントロールゲートからトンネル現象により電子が放出さ
れ、しきい値電圧は下がっていく。この時、本実施例の
ワード線電圧発生回路ＶＷＧ１から供給する検証時のワ
ード線電圧は、“００”に対応するしきい値電圧のセル
１では電流が流れず、“０１”に対応するしきい値電圧
のセル２〜セル４では電流が流れ始める電圧である。書
込み１が終了した時には、セル２は所望のしきい値電圧
となる。

【００３７】次に、（ｃ）書込み２に示したように、セ
ル３及びセル４に“１１”に対応するしきい値電圧を目
指して書込み・検証動作を繰り返す。すなわち、ワード
線電圧発生回路ＶＷＧ２を用いてワード線Ｗを書込み用
の電圧、例えば−９Ｖとし、セル１及びセル２のドレイ
ンに例えば０Ｖを加え、セル３、セル４のドレインには
例えば４Ｖを加える。これによって、セル１及びセル２
のしきい値電圧はあまり変化しないが、セル３、セル４
のしきい値電圧は下がっていく。この時、本実施例のワ
ード線電圧発生回路ＶＷＧ１から供給する検証時のワー
ド線電圧は、“００”、“０１”に対応するしきい値電
圧のセル１とセル２では電流が流れず、“１１”に対応
するしきい値電圧のセル３とセル４では電流が流れ始め
る電圧である。このワード線電圧は、書込み１のワード
線電圧よりも低い。書込み２が終了した時には、セル３
は所望のしきい値電圧となる。

【００３８】最後に、（ｄ）書込み３に示したように、
セル４に“１０”に対応するしきい値電圧を目指して書
込み・検証動作を繰り返す。図示しない電源によりセル
１、セル２、及びセル３のドレインに例えば０Ｖを加
え、セル４のドレインには例えば４Ｖを加え、ワード線
電圧発生回路ＶＷＧ２を用いてワード線Ｗを書込み用の
電圧例えば−９Ｖとする。この時、本実施例のワード線
電圧発生回路ＶＷＧ１から供給する検証時のワード線電
圧は、“００”、“０１”、“１１”に対応するしきい
値電圧のセル１〜セル３では電流が流れず、“１０”に
対応するしきい値電圧のセル４に電流が流れ始める電圧
である。このワード線電圧は、書込み２の際のワード線
電圧よりもさらに低い。このようにすれば各セルのしき
い値電圧を所望の値とすることができる。なお、検証時
のワード線電圧は同じ値を用いてもよい。

【００３９】このように図２に示したしきい値電圧の低
い方から、“１０”、“１１”、“０１”、“００”と
対応させることにより、隣合うしきい値電圧に対応する
データ間のハミング距離が１となるので誤り訂正の回路
構成が容易になるという特長がある。特に、フラッシュ
メモリの紫外線照射時のしきい値電圧Ｖｔｈｉが図２に
おけるしきい値電圧Ｖ４、即ち情報に対応するしきい値
電圧が最も高くしかもこれが電気的に消去した時の電圧
の近傍にある場合に、このようなハミング距離に設定す
ると好適である。なぜなら、Ｖｔｈｉの時のフローティ
ングゲート内の電荷がこのメモリセルの熱平衡状態であ
り、メモリセルを長時間放置するとメモリセルのしきい
値電圧はＶｔｈｉに向けて変化するからである。よっ
て、放置時にしきい値電圧が高くなる現象が最も起こり
やすいのは、図２におけるＶ１のしきい値電圧を持つメ
モリセルであり、次にしきい値電圧が高くなる現象が起
こりやすいのはＶ２のしきい値電圧を持つメモリセルで
ある。ハミング距離が１であれば、この時の誤り訂正の
回路構成が容易になる。このように本発明の不揮発性半
導体多値記憶装置では、Ｖｔｈｉがしきい値電圧Ｖ４近
傍の時にデータをハミング距離が１となるように設定す
ることを１つの特徴としている。もちろん、反対に最も
しきい値電圧の低い状態の近傍にＶｔｈｉを持ってくる
ことも同じ考え方である。

【００４０】なお、このしきい値電圧の低い方から、す
なわちしきい値電圧Ｖ１に“１１”、Ｖ２に“１０”、
Ｖ３に“０１”、Ｖ４に“００”を対応させる場合は、
しきい値電圧Ｖ２とＶ３に対応する情報のハミング距離
が２となる。しかし、このデータの構成方法は、しきい
値電圧を低い組Ｖ１，Ｖ２と高い組Ｖ３，Ｖ４に分け、
これに上位ビットの“１”と“０”を夫々対応させ、そ
れぞれの組で下位ビットとして電圧の低い方に“１”を
高い方に“０”を対応させている。これは１セル当り２
ビット以上に拡張しやすい構成法であり、データのコー
ド及びデコードが容易である。この場合には、ハミング
距離が２であるしきい値電圧Ｖ２とＶ３の間に前記熱平
衡状態のしきい値電圧Ｖｔｈｉを設定する。こうすれ
ば、ＶｔｈｉとＶ２の電圧差及びＶｔｈｉとＶ３の電圧
差が小さいので、放置したときのしきい値電圧の変化が
しにくい。従って、データを誤る可能性を低くできる。
“１”と“０”とを入れ替えた場合も同じであり、ハミ
ング距離が遠いところの間にＶｔｈｉを設定することも
本発明の不揮発性半導体多値記憶装置の特徴である。

【００４１】さて、図９で説明したように、しきい値電
圧の低い方から“１０”、“１１”、“０１”、“０
０”を対応させる場合の書込みでは、“００”は消去状
態に対応するので、これを記憶させるセル１は書込みを
受けず、３回に分けた書込みでは、“０１”を記憶させ
るセル２は１回の書込み動作を受け、“１１”を記憶さ
せるセル３は２回、“１０”を記憶させるセル４は３回
の書込み動作を受ける。このような書込みデータに応じ
た書込み回数の判定制御を行う制御装置は、本実施例回
路の不揮発性半導体多値記憶装置のチップとは別チップ
のマイクロプロセッサ等で行なっても良いし、本実施例
回路のチップ上に設けても良い。

【００４２】本実施例回路のチップ上又は別チップに設
けた上記制御装置において、２ビット両方が“０”の場
合は書込みを行なわず、１回目の書込みでは２ビットの
情報のうち何れかが“１”の場合に書込み動作を行な
い、２回目の書込みは上位ビットが“１”の場合の書込
みを行ない、３回目は下位ビットを反転させて、反転さ
せた結果と上位ビットが共に“１”の場合に書込み動作
させるようにすると簡単な論理回路で制御装置を実現で
きる。

【００４３】この書込み動作を、図１０を用いて説明す
る。まず、データ列“０００１１１１０”を２ビット毎
に区切り“００”、“０１”、“１１”、“１０”と
し、これを上位ビット“００１１”と下位ビット“０１
１０”に便宜的に分ける。この時の元となるデータに
は、誤り訂正用の符号を含ませることもできる。次に、
上位ビット用のレジスタＡと下位ビット用のレジスタＢ
にこれらのデータをメモリセル、例えばワード線Ｗ１に
接続されるメモリセルＭ１１，Ｍ１２，Ｍ１３，Ｍ１４
と対応付けて格納する。このレジスタ内のデータを上記
のように簡単な演算を行ないながらセンスラッチＳＬ１
〜ＳＬ４に格納すれば良い。すなわち、１回目の書込み
では２ビットの情報のうち何れかが“１”の場合である
からレジスタＡｏｒＢのデータ“０１１１”であり、
２回目は上位ビットが“１”である場合であるからレジ
スタＡのデータ“００１１”であり、３回目は下位ビッ
トを反転させた結果と上位ビットが共に“１”の場合で
あるからレジスタＡａｎｄＢ￣（ここで、記号￣はイ
ンバースを表す）のデータ“０００１”である。このよ
うにすることにより、本発明であるハミング距離をすべ
て１とするデータの書込みができる。

【００４４】図１１に、図９及び図１０に示した書込み
・検証動作の時のワード線のタイミング例を示す。
（１）の第１の例では、書込み時のワード線電圧はＶｗ
であり、パルス幅は一定である。検証時は、図９で説明
したように３種類の電圧が必要であり、電圧の高い方か
らＶｖ１，Ｖｖ２，Ｖｖ３である。すなわち、消去後
に、一定パルス幅で電圧がＶｗのワード線で書込みを行
ない、Ｖｖ１のワード線電圧でセルしきい値電圧の高い
方から２番目の状態に書き込まれたか否かの検証を行な
う。この書込みと検証を、書き込むべきセルが全て書き
込まれるまで繰り返す。次に、やはり一定パルス幅でＶ
ｗのワード線電圧での書込みと検証電圧Ｖｖ１よりも低
い電圧であるＶｖ２の電圧での検証とを繰返す。これに
よって、所望のセルがしきい値電圧の高い方から３番目
の状態に書き込まれる。さらに、一定パルス幅でＶｗの
ワード線電圧による書込みと、Ｖｖ２よりも低い電圧で
あるＶｖ３での検証とを繰返し、４番目の状態まで所望
のセルを書き込む。なお、１セルあたりのビット数が３
ビットの場合は消去状態も含めて８個のしきい値電圧に
対して、１セルあたり４ビットの場合は消去状態も含め
て１６個のしきい値電圧に対して同様の動作を行なう。

【００４５】（２）の第２の例では、書込み時のワード
線電圧はＶｗと一定であるが、そのパルス幅を、書込み
・検証サイクルが進むと共に大きくしていく。すなわ
ち、最初の検証電圧Ｖｖ１による検証を行なう書込みで
は、最初のパルス幅ｔ１１で何度か書込み・検証サイク
ルを繰り返した後、ｔ１１よりも大きなｔ１２のパルス
幅で何度か書込み・検証サイクルを繰り返す。以下、同
様にして、パルス幅を大きくしていく。このようにする
と、しきい値電圧の変化しにくい、すなわち書き込みに
くいメモリセルに対して一定のパルス幅で書込みを繰り
返す場合よりも検証動作の回数を減らすことができるの
で高速となる。例えば、４回同じパルス幅で書込み・検
証サイクルを繰り返した後、パルス幅を２倍に増やす。
次の電圧Ｖｖ２による検証を行なう書込みでは、最初の
パルス幅はｔ２１となる（図面上では、スペースの関係
上、パルス幅ｔ２１は先のパルス幅ｔ１２より小さく図
示しているが、先の検証電圧での最後の書込みパルス幅
と等しいか、大きいものとする。パルス幅ｔ３１につい
ても同様である）。先の検証電圧Ｖｖ１での検証による
書込み動作において、最後は書き込みにくいメモリセル
に対応してパルス幅が大きくなっているので、この検証
電圧Ｖｖ２における書込み用ワード線電圧Ｖｗのパルス
幅ｔ２１は、電圧Ｖｖ１での検証による書込み動作にお
ける最後のパルス幅と等しいか大きくとれば良い。なぜ
なら、ここでの書込みを行なうセルは既に短いパルス幅
ではしきい値電圧が変化しにくくなっているからであ
る。もちろん、より短くしてしきい値電圧設定の精度を
上げることもできる。以下、書込み・検証サイクルの一
定の繰返しの後パルス幅をｔ２２に伸ばし、さらに書込
み・検証が進むと共にパルス幅を伸ばしていく。

【００４６】このように、異なるしきい値電圧を得る毎
にパルス幅を小さな値から次第に伸ばしていくことによ
って各々の書込みにおいてセルのしきい値電圧の正確な
制御ができる。また、検証の回数が一定パルス幅の場合
と比較して大幅に減少するため、書込みが高速となる。

【００４７】同様にして、電圧Ｖｖ３で検証する書き込
み・検証動作を行なう。このとき、書込み用ワード線電
圧Ｖｗの最初のパルス幅はｔ３１である。このパルス幅
ｔ３１と電圧Ｖｖ２で検証する書込み・検証サイクルで
の最終パルス幅との間には、上記したパルス幅ｔ２１の
設定方法と同様な関係がある。図１２は、以上の処理を
示すフローチャート図である。なお、１セルあたりのビ
ット数が３ビットの場合は消去状態も含めて８個のしき
い値電圧に対して、４ビットの場合は消去状態も含めて
１６個のしきい値電圧に対して同様の動作を行なう。

【００４８】図１１の（３）の第３の例では、一定のパ
ルス幅又は第２の例の様に目指すしきい値電圧毎にパル
ス幅を小さな値から増加させながら、書込み時のワード
線電圧も書込み・検証サイクルが進むと共に絶対値で増
加させていく。電圧Ｖｖ１での検証による書込みでは、
ワード線電圧をＶｗ１１から始め、図面では次のサイク
ルでワード線電圧をＶｗ１２と絶対値で増加させる。も
ちろん、Ｖｗ１１の電圧のままで一定回数繰り返した
後、電圧Ｖｗ１２と変えても良い。このようにすること
によって、セル特性のばらつきによって生じる書込みの
速いセルや書込みの遅いセルに対しても、しきい値電圧
を精度良く書き込むことができる。さらには、書込みの
速いセルのトンネル電流密度を減少させることもでき
る。

【００４９】次に、電圧Ｖｖ２での検証による書込みで
はワード線電圧をＶｗ２１から始め、次のサイクル又は
一定サイクル後にワード線電圧をＶｗ２２に変更する。
ここで、ワード線電圧Ｖｗ２１は、検証電圧Ｖｖ１で検
証する書込み・検証サイクルでの最終ワード電圧よりも
絶対値で低い値である。検証電圧Ｖｖ３で検証する書込
み・検証サイクルではワード線電圧はＶｗ３１から始
め、次のサイクル又は一定サイクル後にワード線電圧を
Ｖｗ３２に変更する。

【００５０】この第３の例において、図１１の（２）の
第２の例のように書込みパルス幅を書込み・検証サイク
ルが進むと共に増加させることを併用することもでき
る。これは、例えばワード線電圧を絶対値で大きくする
時に、ディスターブの関係等で大きくするのに制限があ
る場合は、絶対値を大きくする代りにこの絶対値で許容
される最大ワード線電圧において書込みパルス幅を増加
させればよい。図１３は、以上の処理を示すフローチャ
ート図である。なお、１セルあたりのビット数が３ビッ
トの場合は消去状態も含めて８個のしきい値電圧に対し
て、４ビットの場合は消去状態も含めて１６個のしきい
値電圧に対して同様の動作を行なう。以上、本実施例で
は、図９〜図１３に示したように書込み・検証を行なう
ことにより、多値情報を１セルに精度良く書き込むこと
ができる。

【００５１】以下、図１４〜図１７を用いて、本実施例
の図２の読出し動作、図９及び図１０に示した書込み・
検証動作で用いる複数のワード線電圧発生回路について
述べる。尚、書込み用ワード線電圧発生回路ＶＷＧ２
は、特願平７−９６４９１号（特開平８−１１５５９９
号公報）の内部電源発生回路と同様であるので説明は省
略する。図１４は、読出し又は検証動作時のワード線電
圧発生回路ＶＷＧ１の一構成例を示す回路図である。こ
の回路構成では、図２で説明した３つのワード線電圧Ｖ
Ｒ１，ＶＲ２，ＶＲ３を予め発生しておき、この３つの
電圧をスイッチＳＷｖ１，ＳＷｖ２，ＳＷｖ３で切り替
えて用いる。検証用の電圧の発生にはこれと同じものを
もう一組設けて、出力に並列に接続して構成すれば良
い。もちろん、読出し時の電圧と検証時の電圧を同じと
しても良い。この図では、内部電源電圧回路ＶＰ１，Ｖ
Ｐ２，ＶＰ３があり、出力トランジスタＭ１，Ｍ２，Ｍ
３のゲートを、基準電圧発生回路ＶＧ１，ＶＧ２，ＶＧ
３の出力を基にオペアンプＡＭ１，ＡＭ２，ＡＭ３で制
御する。内部電源電圧回路ＶＰ１，ＶＰ２，ＶＰ３はチ
ャージポンプ回路の場合もあれば、電圧を下げる回路の
場合もある。また、２つ以上をひとつで兼ねても良い。
このように構成することによって、本発明の多値の読出
し及び検証に必要な内部電源電圧を発生することができ
る。

【００５２】図１５は、読出し又は検証動作時のワード
線電圧発生回路ＶＷＧ１の別の構成例を示す回路図であ
る。ＶＰは内部電源電圧発生回路であり、この回路では
一定電圧を発生する。ＶＧは複数の基準電圧発生回路で
ある。このワード線電圧発生回路ＶＷＧ１の原理は、基
準電圧発生回路ＶＧからの複数の電圧を基に、オペアン
プＡＭで出力トランジスタＭ１を制御し、内部電源電圧
発生回路ＶＰの一定電圧出力から所望の電圧を発生する
というものである。Ｍ２はリーク電流用のＭＯＳトラン
ジスタであり、制御信号φ１で制御される。この構成に
よって、本実施例に必要な複数のワード線電圧を発生す
ることができる。

【００５３】次に、複数の基準電圧発生回路ＶＧの構成
例を図１６と図１７に示す。図１６において、ＢＧＧは
単一基準電圧発生回路であり、バイポーラトランジスタ
を用いたバンドギャップジェネレータや、しきい値電圧
の異なる２種類の同導電型のＭＯＳトランジスタを作成
しその電圧差を用いる構成、或いはしきい値電圧の異な
るフラッシュメモリセルを用いその電圧差を用いる構成
等がある。バンドギャップジェネレータを構成するバイ
ポーラトランジスタは３重ウェル構造のＣＭＯＳを形成
する場合にできる寄生的なバイポーラトランジスタを用
いることができる。ワード線に負電圧を用いる方式では
３重ウェル構造は必須であるので、容易にこのようなバ
イポーラトランジスタを形成できる。図１６では、この
ような単一基準電圧発生回路ＢＧＧの出力電圧と、ＶＧ
の出力端子電圧ＶＲを可変抵抗Ｒ１１とＲ１２とで分割
して作成した電圧とをオペアンプＡＭ１に入力し、出力
端子電圧ＶＲを制御する。可変抵抗Ｒ１１とＲ１２の値
を変えることにより、所望の出力端子電圧ＶＲを発生す
ることができる。可変抵抗Ｒ１１とＲ１２は、例えば、
抵抗値が異なる直列に接続したスイッチ用ＭＯＳトラン
ジスタと抵抗の組で異なる抵抗値のものを複数個並列に
接続し、どのスイッチ用ＭＯＳトランジスタをオンさせ
るかで実現できる。このスイッチ用ＭＯＳトランジスタ
の選択を、読出し時か検証時かの違い、及びどのしきい
値電圧のセルに関するものかの違いによって、行なえば
よい。これによって、本実施例に必要な複数のワード線
電圧を発生することができる。

【００５４】図１７は、基準電圧発生回路ＶＧの別の例
を示したものである。図１６の場合と異なり、１つの単
一基準電圧発生回路ＢＧＧの出力を３つのオペアンプＡ
Ｍ１，ＡＭ２，ＡＭ３に入力する。各オペアンプでは異
なる電圧をそれぞれ異なるモード（読出し時，検証時）
で発生する。オペアンプＡＭ１を例にとると、単一基準
電圧発生回路ＢＧＧで発生した基準電圧を基に、読出し
時にはスイッチＳＲをオンさせて抵抗ＲＲ１とＲ１１と
の抵抗分割制御する電圧を発生し、検証時にはスイッチ
ＳＶをオンさせて抵抗ＲＶ１とＲ１１との抵抗分割制御
する電圧を発生する。オペアンプＡＭ２，ＡＭ３でも同
様であり、単一基準電圧発生回路ＢＧＧで発生した基準
電圧を基に、読出し時にはそれぞれ抵抗ＲＲ２，ＲＲ３
を用い、検証時にはそれぞれ抵抗ＲＶ２，ＲＶ３を用い
て所望の電圧を発生する。各オペアンプの出力は、基準
電圧発生回路ＶＧの出力端子ＶＲにスイッチＳＷ１〜Ｓ
Ｗ３を適宜切り替えて接続する。

【００５５】＜実施例２＞図４は、本発明に係る不揮発
性半導体多値記憶装置の第２の実施例を示す要部の回路
構成図である。本実施例では、ビット線Ｂ１〜Ｂｎ毎に
センスラッチ回路を２組設けている。スイッチＳＷ１１
〜ＳＷｎ１で接続するセンスラッチ回路ＳＬ１１〜ＳＬ
ｎ１と、スイッチＳＷ１２〜ＳＷｎ２で接続するセンス
ラッチ回路ＳＬ１２〜ＳＬｎ２の２組である。ここで、
第１の組のセンスラッチ回路ＳＬ１１〜ＳＬｎ１のセン
ス結果により、第２の組のセンスラッチ回路ＳＬ１２〜
ＳＬｎ２の動作を異ならさせる。すなわち、第１の組の
センスラッチ回路ＳＬ１１〜ＳＬｎ１が、しきい値電圧
がＶｒ１であるダミーセルＤＭ１１〜ＤＭｎ１とメモリ
セルＭ１１〜Ｍｎｍとの電流差で動作し、センスした結
果が確定すると、第２の組のセンスラッチ回路ＳＬ１２
〜ＳＬｎ２と接続させる２種類のダミーセルＤＭ１２〜
ＤＭｎ２（しきい値電圧はＶｒ２）、ダミーセルＤＭ１
３〜ＤＭｎ３（しきい値電圧はＶｒ３）の内から一方
を、各センスラッチ毎に各々選択する。

【００５６】具体的には、例えばセンスラッチ回路ＳＬ
１１において、ノードＮ１１が高レベル、ノードＮ１２
が低レベルとし、スイッチは高レベルでオンするとする
と、センスラッチ回路ＳＬ１２においては、スイッチＳ
Ｗ１３はオフであり、スイッチＳＷ１４はオンである。
このため、２種類のダミーセルＤＭ１２とＤＭ１３の
内、ダミーセルＤＭ１２がセンスラッチ回路ＳＬ１２と
電気的に接続する。なお、ダミーセルは、図４で示した
ように通常のＭＯＳトランジスタで構成しチャネルのイ
オン打ち込み濃度を調整して所望のしきい値を得ても良
いし、メモリセルと同様にフローティングゲートを有す
る構成として、所望のしきい値電圧となるように書き込
んでおいても良い。或いは、信号Ｓｒ１〜Ｓｒ３はダミ
ーセルを制御する信号であるが、この電圧値によって所
望のしきい値電圧としても良い。例えば、フローティン
グゲート構造のダミーセルをしきい値電圧の種類だけ用
意し、この電流値をカレントミラーで通常のＭＯＳトラ
ンジスタで構成したダミーセルＤＭ１１〜ＤＭ１３に伝
えることによって実現できる。

【００５７】図４において、ＹＳ１〜ＹＳｎは上位の入
出力線ＩＯＵ及び下位の入出力線ＩＯＤとセンスラッチ
とをＹアドレス情報に応じて接続するスイッチ（このス
イッチは、前述した実施例１の図１に示したＹＳ１〜Ｙ
Ｓｎのように、ＭＯＳトランジスタで構成すれば良い）
であり、ＣＶは上位と下位の入出力線ＩＯＵとＩＯＤの
情報から２値の情報を入出力線ＩＯに出力する変換回路
である。また、Ｗ１〜Ｗｍはワード線であり、ＭＳ１〜
ＭＳｎ及びＭＤ１〜ＭＤｎはｍ個のメモリセルの組を選
択するスイッチングトランジスタであり、これらのスイ
ッチングトランジスタはそれぞれコントロール信号ＳＤ
及びＳＳにより制御される。

【００５８】このように構成される本実施例回路で多値
のメモリセル情報を読み出すことができる原理を、図５
を用いて説明する。いま、ダミーセルＤＭ１１〜ＤＭｎ
１のしきい値電圧をＶｒ１とし、ダミーセルＤＭ１２〜
ＤＭｎ２のしきい値電圧をＶｒ２、ダミーセルＤＭ１３
〜ＤＭｎ３のしきい値電圧をＶｒ３とする。そして、２
ビット／セル（４値のしきい値電圧となり、それぞれの
中心値が低い方からＶ１〜Ｖ４）の場合において、しき
い値電圧Ｖｒ１は電圧Ｖ２とＶ３の間であり、しきい値
電圧Ｖｒ２は電圧Ｖ３とＶ４の間、しきい値電圧Ｖｒ３
はＶ１とＶ２の間となるように設定する。このしきい値
電圧の設定は、チャネルのイオン打ち込み濃度を調整し
たりするなどして上述のように行なう。

【００５９】さて、図４において、ワード線例えばＷ１
が選択され、コントロール信号ＳＤ，ＳＳもこれに接続
するＭＯＳトランジスタがオンするように選択されたと
する。ここで、スイッチＳＷ１１〜ＳＷｎ１をオンし、
制御信号Ｓｒ１を立ち上げてダミーセルＤＭ１１〜ＤＭ
ｎ１をオンさせる。このＤＭ１１〜ＤＭｎ１のしきい値
電圧はＶｒ１であるので、センスラッチ回路ＳＬ１１〜
ＳＬｎ１を用いて、メモリセルのしきい値電圧がＶ１，
Ｖ２の組とＶ３，Ｖ４の組のいずれであるかを判定す
る。具体的には、ノードＮ１１〜Ｎｎ１のうち高レベル
のものはＶ３，Ｖ４の組であり、ノードＮ１２〜Ｎｎ２
のうち高レベルのものは、Ｖ１，Ｖ２の組である。な
お、どちらであるかはもちろんセンスラッチ回路ＳＬ１
１〜ＳＬｎ１の各々で異なる。

【００６０】センスラッチ回路ＳＬ１１を例にとり、ノ
ードＮ１１が高レベルであり、ノードＮ１２が低レベル
であるとする。よって、メモリセルのしきい値電圧はＶ
３又はＶ４である。ノードＮ１１が高レベルであるの
で、スイッチＳＷ１４がオンし、スイッチＳＷ１３はノ
ードＮ１２が低レベルであるのでオンしない。次に、ス
イッチＳＷ１１をオフして、スイッチＳＷ１２をオン
し、制御信号Ｓｒ２及びＳｒ３を高レベルとしてダミー
セルをオンする。スイッチＳＷ１４がオンしているた
め、ダミーセルＤＭ１２とメモリセルの比較をセンスラ
ッチ回路ＳＬ１２で行なうことになる。ダミーセルＤＭ
１２のしきい値電圧はＶ３とＶ４の間にあるので、メモ
リセルのしきい値電圧がＶ３であるかＶ４であるかを判
定できる。もし、最初センスラッチ回路ＳＬ１１におい
て、ノードＮ１１が低レベルであり、ノードＮ１２が高
レベルであれば、メモリセルのしきい値電圧はＶ１又は
Ｖ２である。この場合は、スイッチＳＷ１３がオンであ
り、スイッチＳＷ１４がオフである。よって、しきい値
電圧がＶｒ３であるダミーセルＤＭ１３が用いられるこ
とになる。しきい値電圧Ｖｒ３はＶ１とＶ２の間である
ので、メモリセルのしきい値電圧がいずれであるかを判
定できる。他のビット線に接続する２組のセンスラッチ
回路でも同様である。

【００６１】このようにして、２値のデータに対応した
２組のデータがセンスラッチ回路に蓄えられたことにな
る。このデータを変換回路ＣＶでバイナリのデータに変
換する。すなわち、Ｙ選択スイッチＹＳ１〜ＹＳｎのひ
とつを開いたときに、入出力線ＩＯＵとＩＯＤが例えば
両方高レベルであれば、メモリセルのしきい値電圧はＶ
４であり入出力線ＩＯには“００”の情報が出力され
る。多値情報として１セル当り２ビット以上の場合に
は、センスラッチ回路とダミーセルの数を増やしていく
か、上位の情報が確定した時点でアレー外にデータを転
送してさらに下位の情報を読み出していく。

【００６２】以上の動作を、図６にタイミングチャート
で示す。なお、図６ではビット線のプリチャージ動作等
は省略している。センスラッチ回路では、ノードＮ１
１，Ｎ１２，Ｎｎ１，Ｎ１３，Ｎ２３，Ｎｎ３が高レベ
ルに、ノードＮ１２，Ｎ２２，Ｎｎ２，Ｎ１４，Ｎ２
４，Ｎｎ４が低レベルにプリセットされている。

【００６３】まず、ワード線Ｗ１とコントロール信号Ｓ
Ｄ，ＳＳが高レベルとなり、メモリセルの情報が読み出
され、スイッチＳＷ１１及び制御信号Ｓｒ１が高レベル
となり、メモリセルの電流信号とダミーセルの電流信号
がセンスラッチ回路に入力する。ここで、センスラッチ
回路が動作し、図６の例ではセンスラッチ回路ＳＬ１１
のノードＮ１１が低レベルとなり、ノードＮ１２が高レ
ベルとなる。他のセンスラッチ回路でもメモリセルの情
報に応じて、図６に示した例では、ノードＮ２１は高レ
ベルのままであり、ノードＮ２２は低レベルのままであ
り、ノードＮｎ１は低レベルとなり、Ｎｎ２は高レベル
となる。スイッチＳＷ１１〜ＳＷｎ１がオフし、センス
ラッチ回路ＳＬ１１〜ＳＬｎ１はビット線と切り離され
る。これにより、４値あるメモリセルの可能なしきい値
電圧の内、２組ある２値の組のいずれであるかの情報が
センスラッチ回路に格納されたことになる。

【００６４】これに対応して、スイッチＳＷ１３，ＳＷ
２４，ＳＷｎ３がオンし、スイッチＳＷ１４，ＳＷ２
３，ＳＷｎ４がオフする。これによって、それぞれの組
での２値のしきい値電圧の判定が可能なダミーセルと接
続することとなる。図６の例では、一旦ワード線Ｗ１を
立ち下げる。図には示していないビット線のプリチャー
ジ動作等の後、再びワード線Ｗ１を立ち上げ、また、ス
イッチＳＷ１２をオンし、制御信号Ｓｒ２，Ｓｒ３を立
ち上げる。これによって、センスラッチ回路ＳＬ１２へ
メモリセルの電流信号とダミーセルの電流信号が入力さ
れる。なお、ワード線Ｗ１は一旦立ち下げずに立ち上げ
たままでも良い。ここで、センスラッチ回路が動作し、
メモリセルの情報に応じてセンスラッチ回路ＳＬ１２で
はノードＮ１３が低レベルとなり、ノードＮ１４が高レ
ベルとなる。また、図６に示した例では、ノードＮ２３
が低レベルとなり、ノードＮ２４が高レベルとなり、ノ
ードＮｎ３は高レベルのままであり、ノードＮｎ４は低
レベルのままである。この後、スイッチＳＷ１２〜ＳＷ
ｎ２がオフし、センスラッチ回路ＳＬ１２〜ＳＬｎ２は
ビット線と切り離される。これによって、ビット線当た
り２組のセンスラッチにメモリセルの２ビットのデータ
に応じた情報が格納されたことになる。次いで、図６に
示したようにＹ選択スイッチＹＳ１〜ＹＳｎを順次立ち
上げていく。この時の入出力線ＩＯＵとＩＯＤの電圧に
よって、入出力線ＩＯに２値の信号が出力する。

【００６５】以上、図４〜図６を用いて説明したよう
に、２組のセンスラッチ回路を設けることによって、多
値記憶情報を読み出すことができる。なお、センスラッ
チ回路は複数のビット線で共有し、スイッチで切り替え
て用いることもできる。

【００６６】書込み・検証動作については、実施例１と
同様に、図９〜図１３に示した方法により行なえば良
い。

【００６７】＜実施例３＞図７は、本発明に係る不揮発
性半導体多値記憶装置の第３の実施例を示す要部の回路
構成図である。図７において、Ｖｒはセンスラッチ回路
ＳＬ１〜ＳＬｎでメモリセルの情報を増幅するときの参
照電圧であり、後述するようにこの参照電圧Ｖｒはメモ
リセルの情報が２値のときに用いる。また、ＭＡはメイ
ンアンプ回路であり、ＤＢは出力バッファである。ＤＤ
１は多値情報を読み出すときの多値センス回路であり、
ＳＲ１，ＳＲ２，ＳＲ３は多値センス回路ＤＤ１を使用
するときにオンさせるスイッチであり、ＳＳ１は多値セ
ンス回路ＤＤ１を使用しない時にオンさせるスイッチで
ある。

【００６８】本実施例では、多値センス回路ＤＤ１を用
いて多値情報を読み出すが、この読出し方法は第２の実
施例と本質的には同じである。すなわち、差動増幅器Ｏ
Ｐ１を用いて図５に示すところのＶｒ１のしきい値電圧
を持つダミーセルＤＭ１とメモリセルの読出し電流を比
較して、４値のしきい値電圧の可能性をまず２つにしぼ
り、その結果に従ってドライバＳＫを用いてダミーセル
ＤＭ２に接続するスイッチＳＭ２又はダミーセルＤＭ３
に接続するスイッチＳＭ３をオンさせて差動増幅器ＯＰ
２でどちらかを判定する。ダミーセルＤＭ２のしきい値
電圧は図５に示すところのＶｒ２であり、ダミーセルＤ
Ｍ３のしきい値電圧は図５に示すところのＶｒ３であ
る。こうして差動増幅器ＯＰ１の結果と差動増幅器ＯＰ
２の結果によって、変換回路ＣＶで対応する２値データ
を発生する。

【００６９】第２の実施例と異なるのは、例えばワード
線Ｗ１を選択し、Ｙ選択スイッチＹＳ１をオンさせてこ
れと接続するメモリセルＭ１１のみの多値情報を読み出
すというように、ビット毎又は多値センス回路ＤＤ１及
びこれと接続する入出力線ＩＯ等を８組設けてバイト毎
の読出しとする点である。第１及び第２の実施例では、
１本のワード線で選択されたメモリセル全てもしくは一
部のメモリセル情報を、まずセンスラッチ回路などのバ
ッファに格納し、その後、２値データに変換して出力す
る。そのため、先頭のデータが出力されるまでに１マイ
クロ秒以上の時間がかかってしまう。これに対して第３
の実施例では、やはり多値センス回路ＤＤ１で変換する
ので２値データの読出しよりは遅くなるが、例えば、２
値データの読出し速度が１００ナノ秒であるときに、４
値（２ビット）データの読出し速度は２００ナノ秒程度
である。このため、例えばデータブロック全体の読出し
時間としては第１又は第２の実施例と変わらなくても、
アプリケーションによって先頭の高速読出しが必要な場
合には、本実施例の読出し回路構成が有効である。

【００７０】図７の回路構成では、さらに、メモリセル
のデータが２値の場合には、センスラッチ回路ＳＬ１〜
ＳＬｎに一旦読出し、その後バースト転送で読出してい
く回路と兼ねることができる。すなわち、図８に示した
ように、２値モードでは、バースト読出しとし、スイッ
チＳＳ１をオンし、スイッチＳＲ１〜ＳＲ３をオフす
る。これによって、例えばワード線Ｗ１を選択し、これ
によって選択されたメモリセルＭ１１〜Ｍｎ１の情報を
センスラッチ回路ＳＬ１〜ＳＬｎに格納し、順にメイン
アンプＭＡで増幅して、出力バッファＤＢによって出力
端子Ｄｏに読出し情報を出力する。

【００７１】一方、多値モードでは、図８に示したよう
に、ランダムなビット又はバイト読出しとし、スイッチ
ＳＳ１をオフする。また、スイッチＳＲ２とＳＲ３をオ
ンさせ、ダミーセルＤＭ１を用いて前述の多値センス回
路ＤＤ１により読出しを行ない、次にスイッチＳＲ２を
オフし、スイッチＳＲ１をオンさせてダミーセルＤＭ２
又はＤＭ３を用いて前述の多値の読出しを行なう。この
結果を、変換回路ＣＶで２値データに変換し、メインア
ンプＭＡで増幅して、出力バッファＤＢによって出力端
子Ｄｏに読出し情報を出力する。なお、図７では２値の
バースト読出しとの切り替えを行なったが、第２の実施
例の回路の入出力線ＩＯＵ，ＩＯＤに図７と同様なスイ
ッチＳＲ１〜ＳＲ３，およびＳＳ１を設けて多値センス
回路ＤＤ１を接続して、本実施例での多値情報の読出し
方法と切り替えることもできる。尚、図７において、制
御信号線ＧＭは各ダミーセルＤＭ１，ＤＭ２，ＤＭ３を
オンするための信号であり、ダミーセルＤＭ１，ＤＭ
２，ＤＭ３のソースを接地電圧ＶＳに接続する。本実施
例でも、書込み・検証動作については、実施例１と同様
に、図９〜図１３に示した方法により行なえば良い。

【００７２】以上、本発明の好適な実施例について説明
したが、本発明は前記実施例に限定されることなく、本
発明の精神を逸脱しない範囲内において種々の設計変更
をなし得ることは勿論である。

【００７３】

【発明の効果】前述した実施例から明らかなように、本
発明では、読出し及び検証に用いる複数の電圧を発生で
きるワード線電圧発生回路、又は複数のダミーセルとビ
ット線毎にセンスラッチ回路を複数設けることによっ
て、書込み及び消去をファウラー・ノルトハイムトンネ
ル電流を用いて行なうフラッシュメモリにおける多値記
憶の読出し及び書込みを実現することができる。また、
隣合うしきい値電圧に対する情報のハミング距離を１に
設定することにより、多値データの書込みエラーの訂正
回路構成が容易となる。

【図面の簡単な説明】

【図１】本発明に係る不揮発性半導体多値記憶装置の第
１の実施例を示す要部回路図である。

【図２】図１に示した不揮発性半導体多値記憶装置の読
出し動作例を示す説明図であり、（ａ）はワード線電圧
波形図、（ｂ）はこのワード線電圧で読み出されるメモ
リセルのしきい値電圧分布図である。

【図３】第１の実施例の動作例を示すタイミングチャー
トである。

【図４】本発明に係る不揮発性半導体多値記憶装置の第
２の実施例を示す要部回路図である。

【図５】図４に示した不揮発性半導体多値記憶装置の読
出し動作の原理説明図であり、ダミーセルのしきい値電
圧とメモリセルのしきい値電圧分布図である。

【図６】第２の実施例の動作例を示すタイミングチャー
トである。

【図７】本発明に係る不揮発性半導体多値記憶装置の第
３の実施例を示す要部回路図である。

【図８】図７に示した不揮発性半導体多値記憶装置の２
つの読出し動作例を示す図である。

【図９】図１に示した不揮発性半導体多値記憶装置の書
込み・検証動作例を示す図である。

【図１０】図１に示した不揮発性半導体多値記憶装置の
ハミング距離を１とするデータの書込み方法を示す説明
図である。

【図１１】図１に示した不揮発性半導体多値記憶装置の
３種類の書込み・検証時のワード線タイミング例を示す
図であり、（１）はワード線電圧及び書込みパルス幅が
一定の場合、（２）はワード線電圧が一定で、書込みパ
ルス幅が増加する場合、（３）はワード線電圧が増加
し、書込みパルス幅が一定の場合である。

【図１２】図１１に示した（２）の書込み動作のフロー
例を示す図である。

【図１３】図１１に示した（３）の書込み動作のフロー
例を示す図である。

【図１４】図１に示した不揮発性半導体多値記憶装置で
用いる読出し及び検証動作時のワード線電圧発生回路の
一例を示す要部回路図である。

【図１５】図１に示した不揮発性半導体多値記憶装置で
用いる読出し及び検証動作時のワード線電圧発生回路の
別の例を示す要部回路図である。

【図１６】図１５に示したワード線電圧発生回路で用い
る可変基準電圧発生回路の一例を示す要部回路図であ
る。

【図１７】図１５に示したワード線電圧発生回路で用い
る可変基準電圧発生回路の別の例を示す要部回路図であ
る。

【図１８】不揮発性半導体記憶装置の従来例を示す要部
回路図である。

【符号の説明】

ＣＶ…変換回路、Ｍ１１〜Ｍｍｎ…メモリセル、ＭＳ１〜ＭＳｎ，ＭＤ１〜ＭＤｎ…選択トランジスタ、Ｗ１〜Ｗｍ…ワード線、Ｂ１〜Ｂｎ…ビット線、ＳＬ１〜ＳＬｎ，ＳＬ１１〜ＳＬｎ２…センスラッチ回
路、Ｋ１〜Ｋｎ…情報保持及び検証回路、ＶＷＧ１，ＶＷＧ２…ワード線電圧発生回路、ＶＧ…基準電圧発生回路、ＤＤ１…多値センス回路、ＶＲ１〜ＶＲ３…多値読出し／検証ワード線電圧、Ｖｒ１〜Ｖｒ３…多値読出し／検証レファレンス電圧。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 16/02

Claims

(57)【特許請求の範囲】

【請求項１】コントロールゲートとフローティングゲー
トとを有するメモリセルを複数有するメモリセルアレイ
と、第１の書き込み動作と上記第１の書き込み動作の後に実
行される第２の書き込み動作と上記書き込み動作の後に
実行される第３の書き込み動作とを実行する書き込み回
路とを有し、上記メモリセルのしきい値電圧は、そのフローティング
ゲートに注入された電荷量に依存し、上記メモリセルに
複数ビットの情報を記憶するため、第１状態である消去
状態、第２状態、第３状態及び第４状態のいずれかにあ
って、上記第２状態は上記第１状態と上記第３状態との
間に、上記第３状態は上記第２状態と上記第４状態との
間に設定され、上記メモリセルアレイは、そのしきい値電圧を上記第１
状態に保持すべき第１メモリセルと、そのしきい値電圧
を上記第１状態から上記第２状態に遷移させるべき第２
メモリセルと、そのしきい値電圧を上記第１状態から上
記第３状態に遷移させるべき第３メモリセルと、そのし
きい値電圧を上記第１状態から上記第４状態に遷移させ
るべき第４メモリセルとを含み、上記第１の書き込み動作は上記第２乃至第４メモリセル
に対して実行され、上記第２乃至第４メモリセルのしき
い値電圧の上記第２状態への遷移が検証されることによ
って終了し、上記第２の書き込み動作は上記第３及び第４メモリセル
に対して実行され、上記第３及び第４メモリセルのしき
い値電圧の上記第３状態への遷移が検証されることによ
って終了し、上記第３の書き込み動作は上記第４メモリセルに対して
実行され、上記第４メモリセルのしきい値電圧の上記第
４状態への遷移が検証されることによって終了すること
を特徴とする不揮発性半導体多値記憶装置。
【請求項２】上記書き込み動作のそれぞれは上記コント
ロールゲートに対する複数のパルスの印加動作を含み、
上記複数のパルスのうちの最初のパルスの幅が、最後の
パルスの幅よりも小さい請求項１記載の不揮発性半導体
多値記憶装置。
【請求項３】上記書き込み動作のそれぞれは上記コント
ロールゲートに対する複数のパルスの印加動作を含み、
上記複数のパルスのうちの最初のパルスの振幅が、最後
のパルスの振幅よりも小さい請求項１記載の不揮発性半
導体多値記憶装置。
【請求項４】上記第１の書き込み動作のみを行う第１の
時間帯と、上記第２の書き込み動作のみを行う第２の時
間帯と、上記第３の書き込み動作のみを行う第３の時間
帯とを有するように動作することを特徴とする請求項１
〜３のいずれか１項に記載の不揮発性半導体多値記憶装
置。
【請求項５】上記第１の書き込み動作に用いられる最初
のパルスの幅と、上記第２の書き込み動作に用いられる
最初のパルスの幅と、上記第３の書き込み動作に用いら
れる最初のパルスの幅とが異なることを特徴とする請求
項２〜４のいずれか１項に記載の不揮発性半導体多値記
憶装置。
【請求項６】上記第１の書き込み動作に用いられる最後
のパルスの振幅の絶対値が上記第２の書き込み動作に用
いられる最初のパルスの振幅の絶対値よりも大きく、上
記第２の書き込み動作に用いられる最後のパルスの振幅
の絶対値が上記第３の書き込み動作に用いられる最初の
パルスの振幅の絶対値よりも大きいことを特徴とする請
求項２〜５のいずれか１項に記載の不揮発性半導体多値
記憶装置。
【請求項７】上記複数のパルスの印加動作中に、各パル
スの印加の度に上記メモリセルの状態をチェックするベ
リファイ動作を行い、該ベリファイ動作はメモリセルに
対して所定のベリファイ電圧パルスを印加することによ
り行われることを特徴とする請求項３〜６のいずれか１
項に記載の不揮発性半導体多値記憶装置。
【請求項８】上記消去状態にあるメモリセルのしきい値
電圧Ｖｔｈ０、上記第１状態にあるメモリセルのしきい
値電圧Ｖｔｈ１、上記第２状態にあるメモリセルのしき
い値電圧Ｖｔｈ２、上記第３状態にあるメモリセルのし
きい値電圧Ｖｔｈ３は、Ｖｔｈ０＞Ｖｔｈ１＞Ｖｔｈ２
＞Ｖｔｈ３の関係を有し、上記第１の書き込み動作中に印加される上記ベリファイ
電圧Ｖｖ１と上記第２の書き込み動作中に印加される上
記ベリファイ電圧Ｖｖ２と上記第３の書き込み動作中に
印加される上記ベリファイ電圧Ｖｖ３とは、Ｖｔｈ１＜
Ｖｖ１＜Ｖｔｈ０、Ｖｔｈ２＜Ｖｖ２＜Ｖｔｈ１、Ｖｔ
ｈ３＜Ｖｖ３＜Ｖｔｈ２の関係を満たすことを特徴とす
る請求項７に記載の不揮発性半導体多値記憶装置。
【請求項９】上記第１の書き込み動作または上記第２の
書き込み動作は、同じ幅を有する書き込みパルスが連続
する部分を有することを特徴とする請求項１〜８のいず
れか１項に記載の不揮発性半導体多値記憶装置。
【請求項１０】複数のメモリセルがそれぞれフローティ
ングゲートとコントロールゲートを有し、フローティン
グゲートにトンネル現象を用いて電荷の出し入れを行っ
てそのしきい値電圧が消去状態である第１状態、第２状
態、第３状態及び第４状態を含む複数の状態をとること
によって１メモリセル当たり複数のビット情報を記憶す
る不揮発性半導体多値記憶装置において、前記第２状態は前記第１状態と前記第３状態との間に、
前記第３状態は前記第２状態と前記第４状態との間に設
定され、読出し及び検証用の複数の電圧を発生する電圧発生手段
と、メモリセルのコントロールゲートに前記電圧発生手段の
複数の電圧を順次印加してこの時のメモリセルに流れる
電流値に基づいてメモリセルが所望のしきい値電圧に成
ったか否かを判定する判定手段と、前記電荷の出し入れに必要な電圧を与える書込みパルス
を各メモリセルに印加する書き込み手段とを有し、前記複数のメモリセルに、そのしきい値電圧を前記第１
状態に保持すべき第１メモリセルと、そのしきい値電圧
を前記第１状態から前記第２状態に遷移させるべき第２
メモリセルと、そのしきい値電圧を前記第１状態から前
記第３状態に遷移させるべき第３メモリセルと、そのし
きい値電圧を前記第１状態から前記第４状態に遷移させ
るべき第４メモリセルとを含み、前記書き込み手段は前記第２乃至第４メモリセルに前記
書き込みパルスを印加し、前記判定手段が前記第２乃至
第４メモリセルが前記第１状態になったことを判定した
後に前記書き込み手段は前記第３及び第４メモリセルに
前記書き込みパルスを印加し、前記判定手段が前記第３
及び第４メモリセルが前記第２状態になったことを判定
した後に前記書き込み手段は前記第４メモリセルに前記
書き込みパルスを印加することを特徴とする不揮発性半
導体多値記憶装置。
【請求項１１】複数のメモリセルがそれぞれフローティ
ングゲートとコントロールゲートを有し、フローティン
グゲートにトンネル現象を用いて電荷の出し入れを行っ
てそのしきい値電圧が消去状態である第１状態、第２状
態、第３状態及び第４状態を含む複数の状態をとること
によって１メモリセル当たり複数のビット情報を記憶す
る不揮発性半導体多値記憶装置において、前記第２状態は前記第１状態と前記第３状態との間に、
前記第３状態は前記第２状態と前記第４状態との間に設
定され、それぞれ異なるしきい値電圧を有する複数のダミーセル
と、メモリセルのコントロールゲートに所定の電圧を印加し
てこの時のメモリセルに流れる電流値に基づいてメモリ
セルが所望のしきい値電圧になったか否かを前記複数の
ダミーセルを用いて判定する判定手段と、前記電荷の出し入れに必要な電圧を与える書込みパルス
を各メモリセルに印加する書き込み手段とを有し、前記複数のメモリセルに、そのしきい値電圧を前記第１
状態に保持すべき第１メモリセルと、そのしきい値電圧
を前記第１状態から前記第２状態に遷移させるべき第２
メモリセルと、そのしきい値電圧を前記第１状態から前
記第３状態に遷移させるべき第３メモリセルと、そのし
きい値電圧を前記第１状態から前記第４状態に遷移させ
るべき第４メモリセルとを含み、前記書き込み手段は前記第２乃至第４メモリセルに前記
書き込みパルスを印加し、前記判定手段が前記第２乃至
第４メモリセルが前記第１状態になったことを判定した
後に前記書き込み手段は前記第３及び第４メモリセルに
前記書き込みパルスを印加し、前記判定手段が前記第３
及び第４メモリセルが前記第２状態になったことを判定
した後に前記書き込み手段は前記第４メモリセルに前記
書き込みパルスを印加することを特徴とする不揮発性半
導体多値記憶装置。
【請求項１２】メモリセルがフローティングゲートとコ
ントロールゲートを有し、フローティングゲートにトン
ネル現象を用いて電荷の出し入れを行なってそのしきい
値電圧が消去状態である第１状態、第２状態、第３状態
及び第４状態を含む複数の状態をとることによって１メ
モリセル当たり複数のビット情報を記憶する不揮発性半
導体多値記憶装置において、前記第２状態は前記第１状態と前記第３状態との間に、
前記第３状態は前記第２状態と前記第４状態との間に設
定され、前記電荷の出し入れに必要な電圧を与える書込みパルス
を各メモリセルに印加する書き込み回路と、ビット線毎にスイッチを介して設けた複数のセンスラッ
チ回路と、各センスラッチ回路にスイッチを介して接続された所望
の異なるしきい値電圧をそれぞれ有する複数のダミーセ
ルとを少なくとも備え、メモリセルのコントロールゲートに所定の電圧を印加し
てこの時のメモリセルに流れる電流値に基づいてメモリ
セルが所望のしきい値電圧になったか否かを前記センス
ラッチ回路に順次切り換え接続すると共に該センスラッ
チ回路に前記複数のダミーセルを順次切り換え接続して
判定するように構成し、前記複数のメモリセルに、そのしきい値電圧を前記第１
状態に保持すべき第１メモリセルと、そのしきい値電圧
を前記第１状態から前記第２状態に遷移させるべき第２
メモリセルと、そのしきい値電圧を前記第１状態から前
記第３状態に遷移させるべき第３メモリセルと、そのし
きい値電圧を前記第１状態から前記第４状態に遷移させ
るべき第４メモリセルとを含み、前記書き込み手段は前記第２乃至第４メモリセルに前記
書き込みパルスを印加し、前記判定手段が前記第２乃至
第４メモリセルが前記第１状態になったことを判定した
後に前記書き込み手段は前記第３及び第４メモリセルに
前記書き込みパルスを印加し、前記判定手段が前記第３
及び第４メモリセルが前記第２状態になったことを判定
した後に前記書き込み手段は前記第４メモリセルに前記
書き込みパルスを印加することを特徴とする不揮発性半
導体多値記憶装置。
【請求項１３】前記電荷の出し入れに必要な電圧を与え
る書込みパルスを各メモリセルに印加する動作と、この
後にメモリセルが所望のしきい値電圧に成ったか否かを
メモリセルのコントロールゲートに電圧を与えてこの時
のメモリセルに流れる電流値に基づいて検証する動作を
１サイクルとして、この書込み・検証サイクルを繰り返
す際に、書込み・検証サイクルが所定回数進むと共に前
記書込みパルスのパルス幅または振幅を大きくするよう
に設定する手段を有することを特徴とする請求項１０〜
１２のいずれか１項に記載の不揮発性半導体多値記憶装
置。